KR100750803B1 - Method of forming metal line in semiconductor device - Google Patents
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Abstract
Description
도 1은 본 발명의 일실시예에 의하여 제1 및 제2 층간 절연막 및 하부 금속 배선 구조물을 도시한 단면도이다.1 is a cross-sectional view showing a first and a second interlayer insulating film and a lower metal wiring structure according to an embodiment of the present invention.
도 2는 도 1에 도시된 제1 및 제2 층간 절연막에 콘택홀을 형성한 것을 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating contact holes formed in the first and second interlayer insulating layers illustrated in FIG. 1.
도 3은 도 2에 도시된 제2 층간 절연막 패턴 상에 제3 층간 절연막을 형성한 것을 도시한 단면도이다.3 is a cross-sectional view illustrating a third interlayer insulating film formed on the second interlayer insulating film pattern illustrated in FIG. 2.
도 4는 도 3에 도시된 제3 층간 절연막을 패터닝 하여 트랜치를 갖는 제3 층간 절연막 패턴을 형성한 것을 도시한 단면도이다.4 is a cross-sectional view of a third interlayer insulating film pattern having a trench formed by patterning the third interlayer insulating film illustrated in FIG. 3.
도 5는 도 4에 도시된 폴리머층을 제거한 것을 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating the removal of the polymer layer shown in FIG. 4.
도 6은 상부 금속 배선을 도시한 단면도이다.6 is a cross-sectional view showing the upper metal wiring.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
20: 하부 금속 배선 구조물 35: 제1 층간 절연막 패턴20: lower metal wiring structure 35: first interlayer insulating film pattern
45: 제2 층간 절연막 패턴 48: 폴리머층45: second interlayer insulating film pattern 48: polymer layer
55: 제3 층간 절연막 패턴 60: 상부 금속 배선55: third interlayer insulating film pattern 60: upper metal wiring
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming metal wiring of a semiconductor device.
최근 들어 반도체 소자의 고속화, 고집적화가 급속히 진행되고 있고, 이로 인해 트랜지스터의 크기는 보다 작아지고 있는 추세이다. 트랜지스터의 집적도가 증가됨에 따라 반도체 소자의 배선은 보다 미세화되고 있으며, 이 결과 배선에 인가된 신호가 지연되거나 왜곡되어 반도체 소자의 고속 동작이 방해받고 있다.In recent years, high speed and high integration of semiconductor devices are rapidly progressing, and as a result, transistors have become smaller in size. As the integration degree of the transistor increases, the wiring of the semiconductor device becomes more fine, and as a result, a signal applied to the wiring is delayed or distorted, thereby preventing high-speed operation of the semiconductor device.
이와 같은 이유로 최근 반도체 소자의 배선 재료로 널리 이용해 왔던 알루미늄 또는 알루미늄 합금 보다 저항이 작고, 높은 EM(Electro-migration) 내성을 갖는 재료인 구리(copper)를 이용한 구리 배선에 대한 개발이 급속히 진행되고 있다.For this reason, the development of copper wiring using copper, which is a material having a lower resistance and having high EM (Electro-migration) resistance than aluminum or aluminum alloy, which has been widely used as a wiring material of semiconductor devices, is rapidly progressing. .
그러나, 구리 배선을 형성하기 위해서는 구리막을 형성한 후 구리막을 식각해야 하지만 구리는 식각이 용이하지 않고, 공정 중 표면이 산화되는 문제점을 갖고, 최근에는 이와 같은 구리 배선 형성시 문제점을 해결하기 위한 "다마신(Damascene) 공정"이 개발된 바 있다.However, in order to form the copper wiring, the copper film must be etched after forming the copper film, but copper is not easily etched, and the surface is oxidized during the process. "Damascene process" has been developed.
다마신 공정은 절연막에 트랜치 및 콘택홀을 형성하고, 트랜치 및 콘택홀이 채우도록 절연막 상에 구리막을 증착한 후 화학기계적 연마(CMP) 공정으로 구리막을 평탄화하여 트랜치 및 콘택홀 내부에 구리 배선을 형성한다.The damascene process forms a trench and a contact hole in the insulating film, deposits a copper film on the insulating film to fill the trench and the contact hole, and then flattens the copper film by a chemical mechanical polishing (CMP) process to form a copper wiring inside the trench and the contact hole. Form.
상술된 다마신 공정은 금속배선 외에 반도체 소자의 비트 라인 또는 워드 라인 형성에 이용될 수 있다. 특히 다층 금속배선에서 상층 금속배선과 하층 금속배선을 접속시키기 위한 콘택홀(또는 비아홀)을 동시에 형성할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.The damascene process described above may be used to form bit lines or word lines of semiconductor devices in addition to metal wiring. In particular, it is possible to simultaneously form a contact hole (or via hole) for connecting the upper metal wiring and the lower metal wiring in the multilayer metal wiring, and to eliminate the step difference caused by the metal wiring, thereby facilitating subsequent processes. There is this.
다마신 공정은 크게 비어 퍼스트법(Via first)과 트랜치 퍼스트법(Trench first)으로 구분되는데, 비어 퍼스트법은 절연막(Dielectric layer)을 식각하여 콘택홀을 먼저 형성한 후, 콘택홀 내에 노볼락 레진(Novolac resine)을 채워넣은 후 절연막 상에 다른 절연막을 추가로 형성한 후 추가 절연막에 콘택홀을 노출하는 트랜치를 형성하고, 노볼락 레진을 제거한 후 트랜치 및 콘택홀 내부에 구리 배선을 형성하는 공정을 포함한다.The damascene process is largely divided into a via first method and a trench first method. The via first method first forms a contact hole by etching a dielectric layer, and then a novolak resin in the contact hole. (Novolac resine) after filling another insulating film on the insulating film and then forming a trench to expose the contact hole in the additional insulating film, removing the novolak resin and forming a copper wiring inside the trench and the contact hole It includes.
그러나, 이와 같은 비어 퍼트스법에 의한 다마신 공정은 콘택홀 내에 채워지는 노볼락 레진은 비교적 높은 점성을 갖기 때문에 종횡비(aspect ratio)가 높거나 콘택홀의 직경이 지나치게 작을 경우, 노볼락 레진이 콘택홀 내에 완전히 채워지지 않아 트랜치를 형성하는 도중 콘택홀 내부가 손상되거나 콘택홀에 의하여 노출된 하부 금속 배선이 손상되는 등 치명적인 문제점을 갖는다.However, in the damascene process by the via putts method, the novolak resin filled in the contact hole has a relatively high viscosity, so when the aspect ratio is high or the diameter of the contact hole is too small, the novolak resin becomes the contact hole. There is a fatal problem such that the inside of the contact hole is damaged or the lower metal wiring exposed by the contact hole is damaged while the trench is not completely filled.
따라서, 본 발명의 목적은 다마신 제조 공정 중 콘택홀 손상 및 하부 금속 배선의 손상을 방지하여 구리 배선의 품질을 개선한 반도체 소자의 금속 배선 형성 방법을 제공한다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device in which the quality of copper wiring is improved by preventing contact hole damage and damage to a lower metal wiring during a damascene manufacturing process.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 소자의 금속 배선 형성 방법은 하부 금속 배선을 덮는 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계, 하부 금속 배선이 노출되도록 제1 및 제2 층간 절연막들을 이방성 식각하여 제1 및 제2 층간 절연막들을 관통하는 콘택홀을 형성 및 콘택홀 형성 도중 발생한 부산물인 폴리머를 이용하여 제1 및 제2 층간 절연막들의 내벽에 폴리머층을 형성하는 단계, 제2 층간 절연막 상에 제3 층간 절연막을 형성하는 단계, 제3 층간 절연막 중 콘택홀과 대응하는 부분을 식각하여 트랜치를 형성하는 단계, 콘택홀 내의 폴리머층을 제거하는 단계 및 콘택홀 및 트랜치에 금속을 채워 금속 배선을 형성하는 단계를 포함한다.The metal wire forming method of the semiconductor device for implementing the above object of the present invention comprises the steps of forming a first interlayer insulating film covering the lower metal wiring, forming a second interlayer insulating film on the first interlayer insulating film, Anisotropically etch the first and second interlayer insulating layers to expose the metal wires, thereby forming contact holes penetrating the first and second interlayer insulating layers, and using the polymer that is a by-product generated during the formation of the contact holes. Forming a polymer layer on an inner wall, forming a third interlayer insulating film on the second interlayer insulating film, etching a portion of the third interlayer insulating film corresponding to the contact hole, forming a trench, and forming a polymer layer in the contact hole And removing metal from the contact hole and the trench to form a metal wiring.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들이 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들이 직접 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들이 기판상에 추가로 형성될 수 있다. 또한, 제1 층간 절 연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들이, 예를 들어, "제1", "제2"," 제3" 및/또는 "제4" 등으로 언급되는 경우, 이는 이러한 부재들을 한정하기 위한 것이 아니라 단지 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들을 구분하기 위한 것이다. 따라서, 예를 들어, "제1", "제2", "제3" 및/또는 "제4"와 같은 기재는 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 폴리머층 및 기타 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.Hereinafter, a method for forming metal wirings of a semiconductor device according to embodiments of the present invention will be described in detail with reference to the accompanying drawings, but the present invention is not limited to the following embodiments, and is commonly known in the art. Persons having the present invention may implement the present invention in various other forms without departing from the spirit of the present invention. In the accompanying drawings, dimensions of the first interlayer insulating film, the second interlayer insulating film, the third interlayer insulating film, the polymer layer, and other structures are shown in an enlarged scale than actual for clarity of the present invention. In the present invention, when the first interlayer insulating film, the second interlayer insulating film, the third interlayer insulating film, the polymer layer and other structures are referred to as being formed "on", "upper" or "lower", the first interlayer An insulating film, a second interlayer insulating film, a third interlayer insulating film, a polymer layer and other structures are directly formed on or beneath the first interlayer insulating film, the second interlayer insulating film, the third interlayer insulating film, the polymer layer and other structures, or Other first interlayer insulating films, second interlayer insulating films, third interlayer insulating films, polymer layers and other structures may be further formed on the substrate. In addition, the first interlayer insulation film, the second interlayer insulation film, the third interlayer insulation film, the polymer layer and other structures may be, for example, “first”, “second”, “third” and / or “fourth”. Etc., this is not intended to limit these members but merely to distinguish between the first interlayer insulating film, the second interlayer insulating film, the third interlayer insulating film, the polymer layer and other structures. Thus, for example, substrates such as “first”, “second”, “third” and / or “fourth” may be used to describe a first interlayer insulating film, a second interlayer insulating film, a third interlayer insulating film, a polymer layer, and the like. Can be used selectively or interchangeably for the structures, respectively.
도 1은 본 발명의 일실시예에 의하여 제1 및 제2 층간 절연막 및 하부 금속 배선 구조물을 도시한 단면도이다.1 is a cross-sectional view showing a first and a second interlayer insulating film and a lower metal wiring structure according to an embodiment of the present invention.
도 1을 참조하면, 하부 금속 배선 구조물(20)은 베이스 층간 절연막 패턴(22), 하부 금속 배선(24) 및 캡핑막 패턴(25)을 포함한다.Referring to FIG. 1, the lower
본 실시예에서, 하부 금속 배선 구조물(20)을 형성하기 위해서, 먼저, 반도체 소자(미도시)가 형성된 반도체 기판(미도시) 상에는 예를 들어, TEOS 물질로 이루어진 베이스 층간 절연막(미도시)이 먼저 형성된다. 베이스 층간 절연막이 형성된 후, 베이스 층간 절연막은 사진-식각 공정에 의하여 패터닝되어, 베이스 층간 절연막 관통하는 트랜치(22a) 및 콘택홀(22b)을 갖는 베이스 층간 절연막 패턴(22)이 형성된다.In the present embodiment, in order to form the lower
이어서, 베이스 층간 절연막 패턴(22) 상에는 트랜치(22a) 및 콘택홀(22b)을 덮는 금속막, 예를 들면, 구리막이 형성되고, 구리막은 화학적 기계적 연마(CMP) 공정에 의하여 연마되어 트랜치(22a) 및 콘택홀(22b) 내부에는 하부 금속 배선(24) 이 형성된다.Subsequently, a metal film, for example, a copper film covering the
트랜치(22a) 및 콘택홀(22b) 내부에 하부 금속 배선(24)을 형성한 후, 베이스 층간 절연막 패턴(22)의 상부에는 캡핑막 패턴(25)이 형성되어 하부 금속 배선 구조물(20)이 형성된다.After the
하부 금속 배선 구조물(20)이 형성된 후, 하부 금속 배선 구조물(20)의 캡핑막 패턴(25) 상에는 제1 층간 절연막(30) 및 제2 층간 절연막(40)이 순차적으로 형성된다. 본 실시예에서, 제1 층간 절연막(30) 및 제2 층간 절연막(40)은 낮은 유전 상수를 갖는 TEOS 물질을 포함할 수 있다. 본 실시예에서, 제1 층간 절연막(30) 및 제2 층간 절연막(40) 사이에는 식각 방지층 및/또는 반사 방지막 등이 더 형성될 수 있다. 본 실시예에서, 제1 층간 절연막(30) 및 제2 층간 절연막(40)은 서로 다른 식각 선택비를 갖는 것이 바람직하다.After the lower
도 2는 도 1에 도시된 제1 및 제2 층간 절연막에 콘택홀을 형성한 것을 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating contact holes formed in the first and second interlayer insulating layers illustrated in FIG. 1.
도 2를 참조하면, 하부 금속 배선 구조물(20) 상에 제1 및 제2 층간 절연막(30, 40)이 형성된 후, 제2 층간 절연막(40) 상에는 포토레지스트 필름이 형성된다. 본 실시예에서, 포토레지스트 필름은, 예를 들어, 스핀 코팅 공정 등에 의하여 형성될 수 있다.Referring to FIG. 2, after the first and second
포토레지스트 필름을 제2 층간 절연막(40) 상에 형성한 후, 포토레지스트 필름은 사진-식각 공정에 의하여 패터닝 되어 제2 층간 절연막(40) 상에는 개구(43)를 갖는 포토레지스트 패턴(41)이 형성된다.After the photoresist film is formed on the second interlayer
포토레지스트 패턴(41)이 형성된 후, 포토레지스트 패턴(41)을 식각 마스크로 삼아 제2 층간 절연막(40) 및 제1 층간 절연막(30)을 순차적으로 패터닝한다. 본 실시예에서, 제2 층간 절연막(40) 및 제1 층간 절연막(30)은 반응성 이온 식각(RIE) 공정에 의하여 이방성 식각되어, 제2 층간 절연막(40) 및 제1 층간 절연막(30)에는 제2 층간 절연막(40) 및 제1 층간 절연막(30)을 관통하는 콘택홀(47)이 형성된다. 콘택홀(47)을 형성함에 따라 하부 금속 배선 구조물(20) 상에는 제1 층간 절연막 패턴(35) 및 제2 층간 절연막 패턴(45)이 형성된다.After the
한편, 반응성 이온 식각(RIE) 공정에 의하여 제1 및 제2 층간 절연막 패턴(35, 45)을 형성할 때, 콘택홀(47) 내부에서 발생된 다량의 부산물(byproducts), 예를 들면, 폴리머(polymer)를 제1 및 제2 층간 절연막 패턴(35, 45)의 내벽에 재증착(redeposition)하여 제1 및 제2 층간 절연막 패턴(35, 45)의 내벽에 폴리머층(48)을 형성한다. 이때, 반응성 이온 식각 공정 환경, 예를 들면, 반응 온도, 반응 압력, 반응 시간 등을 조절함으로써 부산물인 폴리머를 제1 및 제2 층간 절연막 패턴(35, 45)의 내벽에 재증착할 수 있다. 본 실시예에서, 폴리머층(48)은 제1 및 제2 층간 절연막 패턴(35, 45) 및 후술될 제3 층간 절연막 패턴(55)과 서로 다른 식각 선택비를 갖는다.Meanwhile, when the first and second interlayer
도 3은 도 2에 도시된 제2 층간 절연막 패턴 상에 제3 층간 절연막을 형성한 것을 도시한 단면도이다.3 is a cross-sectional view illustrating a third interlayer insulating film formed on the second interlayer insulating film pattern illustrated in FIG. 2.
도 3을 참조하면, 제2 층간 절연막 패턴(45)을 형성한 후, 제2 층간 절연막 패턴(45) 상에는 제3 층간 절연막(50)이 형성된다. 본 실시예에서, 제3 층간 절연 막(50)은 낮은 유전상수를 갖는 TEOS 물질을 포함할 수 있으며, 제1 및 제2 층간 절연막 패턴(35,45)와 다른 식각 선택비를 가질 수 있다.Referring to FIG. 3, after the second interlayer
도 4는 도 3에 도시된 제3 층간 절연막을 패터닝 하여 트랜치를 갖는 제3 층간 절연막 패턴을 형성한 것을 도시한 단면도이다.4 is a cross-sectional view of a third interlayer insulating film pattern having a trench formed by patterning the third interlayer insulating film illustrated in FIG. 3.
도 4를 참조하면, 제2 층간 절연막 패턴(45) 상에 형성된 제3 층간 절연막(50)의 상면에는 사진-식각 공정에 의하여 포토레지스트 패턴(미도시)이 형성되고, 제3 층간 절연막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝되어, 트랜치(53)를 갖는 제3 층간 절연막 패턴(55)이 형성된다. 본 실시예에서, 트랜치(53)에 의하여 제1 및 제2 층간 절연막 패턴(35,45)에 형성된 폴리머층(48)은 외부에 대하여 노출된다. 본 실시예에서, 폴리머층(48)은 제3 층간 절연막(50)을 패터닝하는 도중 콘택홀(47) 및 하부 금속 배선(24)의 손상을 방지하는 역할을 한다.Referring to FIG. 4, a photoresist pattern (not shown) is formed on the upper surface of the third
도 5는 도 4에 도시된 폴리머층을 제거한 것을 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating the removal of the polymer layer shown in FIG. 4.
도 5를 참조하면, 제3 층간 절연막(50)을 패터닝하여 트랜치(53)를 갖는 제3 층간 절연막 패턴(55)을 형성한 후, 트랜치(53)에 의하여 노출된 폴리머층(48)은 제1 및 제2 층간 절연막 패턴(35,45)로부터 제거된다. 본 실시예에서, 폴리머층(48)은 제1 및 제2 층간 절연막 패턴(35,45)은 식각하지 못하고 폴리머층(48)만을 선택적으로 식각하는 에천트(etchant)를 이용하여 습식 식각될 수 있다. 이와 다르게, 폴리머층(48)은 산소 플라즈마를 이용한 애싱(ashing) 공정에 의하여 제1 및 제2 층간 절연막 패턴(35,45)으로부터 제거되어, 제1 및 제2 층간 절연막 패턴(35,45)에는 콘택홀(47)이 형성되고, 제3 층간 절연막 패턴(55)에는 트랜치(53) 가 형성된다.Referring to FIG. 5, after the third
도 6은 상부 금속 배선을 도시한 단면도이다.6 is a cross-sectional view showing the upper metal wiring.
도 6을 참조하면, 제1 및 제2 층간 절연막 패턴(35,45)에 형성된 콘택홀(47) 및 제3 층간 절연막 패턴(55)에 형성된 트랜치(53) 내부에 상부 금속 배선(60)을 형성하기 위해서, 먼저, 제3 층간 절연막 패턴(55) 상에는 전면적에 걸쳐 콘택홀(47) 및 트랜치(53)를 채우는 구리막(미도시)이 형성된다.Referring to FIG. 6, the
구리막이 형성된 후, 구리막은 화학적 기계적 연마(CMP) 공정에 의하여 연마된다. 이때, CMP 공정에서는 제3 층간절연막 패턴(55)을 엔드 포인트 디텍팅하여 제3 층간 절연막 패턴(55)의 손상없이 구리막을 패터닝함으로써 트랜치(53) 및 콘택홀(47) 내부에 상부 금속 배선(60)을 형성할 수 있다.After the copper film is formed, the copper film is polished by a chemical mechanical polishing (CMP) process. At this time, in the CMP process, the copper oxide is patterned without damaging the third interlayer insulating
이상에서 상세하게 설명한 바에 의하면, 다마신 공정을 수행하기 위해 층간 절연막에 콘택홀을 형성하는 도중 발생된 폴리머를 콘택홀을 형성하는 층간 절연막의 내벽에 재증착시켜 얇은 두께의 폴리머층을 콘택홀을 형성하는 층간 절연막의 내벽에 형성하여 콘택홀의 종횡비가 높거나 작은 직경을 갖는 콘택홀을 이용하여 콘택홀 및 트랜치를 갖는 다마신 패턴을 형성할 수 있도록 한다.As described in detail above, in order to perform the damascene process, the polymer generated during the formation of the contact hole in the interlayer insulating film is redeposited on the inner wall of the interlayer insulating film forming the contact hole, thereby forming a thin polymer layer in the contact hole. It is formed on the inner wall of the interlayer insulating film to be formed so as to form a damascene pattern having contact holes and trenches by using contact holes having a high or small aspect ratio of the contact holes.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이 해할 수 있을 것이다.Although the detailed description of the present invention has been described with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art will have the spirit and scope of the present invention as set forth in the claims below. It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the art.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060065404A KR100750803B1 (en) | 2006-07-12 | 2006-07-12 | Method of forming metal line in semiconductor device |
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| KR1020060065404A KR100750803B1 (en) | 2006-07-12 | 2006-07-12 | Method of forming metal line in semiconductor device |
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| KR100750803B1 true KR100750803B1 (en) | 2007-08-20 |
Family
ID=38614969
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| KR1020060065404A KR100750803B1 (en) | 2006-07-12 | 2006-07-12 | Method of forming metal line in semiconductor device |
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| KR (1) | KR100750803B1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000055594A (en) * | 1999-02-08 | 2000-09-15 | 윤종용 | Method for cleaning contact hole |
| KR20010019185A (en) * | 1999-08-25 | 2001-03-15 | 윤종용 | Method for fabrication a trench isolation |
-
2006
- 2006-07-12 KR KR1020060065404A patent/KR100750803B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000055594A (en) * | 1999-02-08 | 2000-09-15 | 윤종용 | Method for cleaning contact hole |
| KR20010019185A (en) * | 1999-08-25 | 2001-03-15 | 윤종용 | Method for fabrication a trench isolation |
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