KR100859478B1 - Method for Forming Metal Line of Semiconductor Device - Google Patents

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Abstract

본 발명은 소정의 반도체 소자가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 콘택홀이 형성될 영역을 제외한 나머지 영역의 상기 제1 절연막을 소정의 두께로 식각하여 콘택홀 채움부 및 확산방지부를 형성하는 단계와, 상기 콘택홀 채움부 및 상기 확산방지부를 포함하는 제1 절연막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 상기 콘택홀 채움부가 내부에 포함되는 트렌치 오프닝을 가지는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 콘택홀 채움부의 상단이 노출될 때까지 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 콘택홀 채움부를 이루는 상기 제1 절연막의 일부를 선택적으로 제거하여 상기 제2 절연막 내부에 콘택홀을 형성하는 단계와, 상기 제2 절연막 내부에 도전성 물질을 채움으로써 콘택 및 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법에 관한 것이다.According to an embodiment of the present invention, a method of forming a first insulating film on a semiconductor substrate on which a predetermined semiconductor element is formed, and etching the first insulating film of a region other than a region where a contact hole is to be formed to a predetermined thickness, provides a contact hole filling portion and a diffusion layer. Forming a prevention portion, forming a second insulating layer on the first insulating layer including the contact hole filling portion and the diffusion preventing portion, and forming a trench opening in the contact hole filling portion on the second insulating layer. Forming a photoresist pattern, etching the second insulating layer until the upper end of the contact hole filling portion is exposed using the photoresist pattern as a mask, and forming a trench; Selectively removing a portion of the first insulating film to form a contact hole in the second insulating film; It relates to a metal wiring method for forming a semiconductor device including forming a contact and a metal wire by filling a conductive material therein.

금속배선 Metal wiring

Description

반도체 소자의 금속배선 형성 방법{Method for Forming Metal Line of Semiconductor Device}Method for forming metal line of semiconductor device {Method for Forming Metal Line of Semiconductor Device}

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도. 1A to 1F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***

100: 반도체 기판 102a: 콘택 홀 채움부100: semiconductor substrate 102a: contact hole filling portion

106a: 제2 절연막 패턴 114: 장벽 금속층106a: second insulating film pattern 114: barrier metal layer

116: 시드 구리층 118: 금속배선116: seed copper layer 118: metal wiring

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히, 반도체 소자의 금속배선 공정을 줄이는 반도체 소자의 금속배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device which reduces a metal wiring process of the semiconductor device.

종래 기술에서 반도체 소자의 금속배선 공정은 반도체 기판 상에 질화막 및 절연막을 순차적으로 형성하고 식각 공정을 수행하여 비아 홀 및 트렌치를 형성한 후 반도체 기판의 하부 금속배선과 상부 금속배선이 콘택될 수 있도록 식각 공정을 재 수행하여 질화막을 선택적으로 제거하여 질화막 패턴을 형성한다.In the prior art, the metallization process of the semiconductor device may sequentially form a nitride film and an insulating layer on the semiconductor substrate and perform an etching process to form via holes and trenches so that the lower metallization and the upper metallization of the semiconductor substrate may be contacted. The etching process is performed again to selectively remove the nitride layer to form a nitride layer pattern.

이 후, 패턴을 포함하는 반도체 기판 전면에 베리어 막 및 금속막을 증착한 후 화학기계적 연마(CMP:Chemical Mechanical Planarization) 방법으로 평탄화를 수행하여 상부 금속배선을 형성한다.Thereafter, the barrier film and the metal film are deposited on the entire surface of the semiconductor substrate including the pattern, and then planarization is performed by chemical mechanical planarization (CMP) to form the upper metal wiring.

그러나, 종래 기술에서 복잡한 금속 배선 공정을 진행하여 반도체 소자의 제조 원가 상승 또는 반도체 소자의 수율(yield)이 저감되는 문제가 있다.However, in the related art, a complicated metal wiring process is performed to increase the manufacturing cost of the semiconductor device or to reduce the yield of the semiconductor device.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 금속배선 공정을 줄이는 반도체 소자의 금속배선 형성 방법을 제공하는 데 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device to reduce the metal wiring process of the semiconductor device.

전술한 목적을 달성하기 위한 본 발명의 특징은 소정의 반도체 소자가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와, 콘택홀이 형성될 영역을 제외한 나머지 영역의 상기 제1 절연막을 소정의 두께로 식각하여 콘택홀 채움부 및 확산방지부를 형성하는 단계와, 상기 콘택홀 채움부 및 상기 확산방지부를 포함하는 제1 절연막 위에 제2 절연막을 형성하는 단계와, 상기 제2 절연막 위에 상기 콘택홀 채움부가 내부에 포함되는 트렌치 오프닝을 가지는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 콘택홀 채움부의 상단이 노출될 때까지 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계와, 상기 콘택홀 채움부를 이루는 상기 제1 절연막의 일부를 선택적으로 제거하여 상기 제2 절연막 내부에 콘택홀을 형성하는 단계와, 상기 제2 절연막 내부에 도전성 물질을 채움으로써 콘택 및 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법에 관한 것이다.A feature of the present invention for achieving the above object is the step of forming a first insulating film on a semiconductor substrate on which a predetermined semiconductor element is formed, the predetermined thickness of the first insulating film in the remaining region except the region where the contact hole is to be formed Forming a contact hole filling portion and a diffusion preventing portion by forming a second insulating film on the first insulating layer including the contact hole filling portion and the diffusion preventing portion, and filling the contact hole on the second insulating layer Forming a photoresist pattern having a trench opening included therein, and etching the second insulating layer until the upper end of the contact hole filling portion is exposed using the photoresist pattern as a mask to form a trench And selectively removing a portion of the first insulating film forming the contact hole filling part to contact the inside of the second insulating film. And forming a contact and a metal wiring by filling a hole with a conductive material in the second insulating layer.

본 발명에서 상기 반도체 기판은 실리콘 반도체 기판이고, 상기 제1 절연막은 실리콘 질화막인 것을 특징으로 한다.In the present invention, the semiconductor substrate is a silicon semiconductor substrate, and the first insulating film is characterized in that the silicon nitride film.

본 발명에서 상기 제1 절연막은 최종적으로 형성될 콘택홀의 깊이와 동일한 치수의 두께로 형성되는 것을 특징으로 한다.In the present invention, the first insulating film is formed to a thickness having the same dimension as the depth of the contact hole to be finally formed.

본 발명에서 상기 제2 절연막은 FSG 또는 SiH4를 이용한 실리콘 산화막인 것을 특징으로 한다. In the present invention, the second insulating film is characterized in that the silicon oxide film using FSG or SiH 4 .

본 발명에서 상기 제2 절연막은 상기 제1 절연막의 상기 콘택홀 채움부 위로 적어도 최종적으로 형성될 트렌치의 깊이와 동일한 치수의 두께를 갖도록 형성되는 것을 특징으로 한다.In the present invention, the second insulating film is formed to have a thickness equal to a depth of a trench to be formed at least over the contact hole filling portion of the first insulating film.

본 발명에서 상기 제2 절연막 내부에 상기 도전성 물질을 채우는 단계는, 상기 제2 절연막 내부에 형성된 상기 콘택홀 및 상기 트렌치 내벽에 장벽금속층을 형성하는 단계와, 상기 장벽금속층 위에 금속배선용 금속막을 형성하는 단계를 포함하는 것을 특징으로 한다.The filling of the conductive material in the second insulating film may include forming a barrier metal layer in the contact hole and the inner wall of the trench formed in the second insulating film, and forming a metal wiring metal film on the barrier metal layer. Characterized in that it comprises a step.

이하에서 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 금속배선 형성 방법에 대해서 상세히 설명한다.Hereinafter, a method of forming metal wirings of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.

먼저, 도 1a 및 도 1b에서 나타낸 바와 같이, 소정의 반도체 소자가 형성된 반도체 기판(100) 상에 플라즈마 화학기상 증착(PECVD:Plasma Enhanced CVD) 방법을 이용하여 소정의 두께를 갖는 제1 절연막(102)을 형성하고 제1절연막(102) 상에 포토 레지스트 물질을 도포한 후 패터닝하여 제1 포토레지스트 패턴(104)을 형성한다.First, as shown in FIGS. 1A and 1B, a first insulating film 102 having a predetermined thickness using a plasma enhanced CVD (PECVD) method on a semiconductor substrate 100 on which a predetermined semiconductor element is formed. ), A photoresist material is coated on the first insulating layer 102, and then patterned to form a first photoresist pattern 104.

여기서, 반도체 기판(100)은 실리콘 반도체 기판이고, 제1 절연막(102)은 실리콘 질화막(SiN)이다.Here, the semiconductor substrate 100 is a silicon semiconductor substrate, and the first insulating film 102 is a silicon nitride film (SiN).

또한, 제1 절연막(102)는 최종적으로 형성될 콘택 홀의 깊이와 동일한 소정의 두께 예컨대, 3000~4000Å의 두께로 형성하는 것이 바람직하다.In addition, the first insulating film 102 is preferably formed to have a predetermined thickness equal to the depth of the contact hole to be finally formed, for example, a thickness of 3000 to 4000 kPa.

이후, 제1 포토 레지스트 패턴(104)을 이용하는 식각 공정을 수행하여 콘택홀이 형성될 영역을 제외한 나머지 영역의 제1 절연막(102)을 소정의 두께로 식각하여 콘택홀 채움부(102a) 및 확산 방지부(102b)를 형성한 후 에싱 및 세정공정을 수행하여 제1 포토 레지스트 패턴(104)을 제거한다.Thereafter, an etching process using the first photoresist pattern 104 is performed to etch the first insulating layer 102 in the remaining regions except for the region where the contact hole is to be formed to a predetermined thickness, thereby forming the contact hole filling portion 102a and the diffusion. After forming the protection unit 102b, the first photoresist pattern 104 is removed by performing an ashing and cleaning process.

여기서, 콘택 홀 채움부(102a)는 3000~4000Å의 두께로 형성하고, 확산 방지부(102b)는 900~1100Å의 두께로 형성하는 것이 바람직하다.Here, it is preferable that the contact hole filling portion 102a is formed to have a thickness of 3000 to 4000 kPa, and the diffusion preventing portion 102b is formed to have a thickness of 900 to 1100 kPa.

도 1c에서 나타낸 바와 같이, 콘택 홀 채움부(102a) 및 확산 방지부(102b)를 포함하는 제1 절연막(102) 위에 플라즈마 화학기상 증착(PECVD:Plasma Enhanced CVD) 방법을 이용하여 소정의 두께 예컨대, 7000~7600Å의 두께로 제2 절연막(106)을 형성한다.As shown in FIG. 1C, a predetermined thickness, for example, using a plasma enhanced CVD (PECVD) method is formed on the first insulating film 102 including the contact hole filling portion 102a and the diffusion preventing portion 102b. The second insulating film 106 is formed to a thickness of 7000 to 7700 kPa.

여기서, 제2 절연막(106)은 FSG 또는 SiH4를 이용한 실리콘 산화막이고 제1 절연막(102)의 콘택 홀 채움부(102a) 위로 최종적으로 형성될 트렌치의 깊이와 동일한 소정의 두께로 형성하는 것이 바람직하다.Here, the second insulating film 106 is a silicon oxide film using FSG or SiH4 and preferably formed to have a predetermined thickness equal to the depth of the trench to be finally formed over the contact hole filling portion 102a of the first insulating film 102. .

이 후, 제2 절연막(106) 상에 콘택 홀 채움부(102a)를 내부에 포함하는 트렌치 오프닝(107)을 가지는 포토 레지스트 패턴(108)을 형성한다.Thereafter, a photoresist pattern 108 having a trench opening 107 including a contact hole filling portion 102a therein is formed on the second insulating layer 106.

도 1d에서 제2 포토 레지스트 패턴(108)을 마스크로 이용하는 식각 공정을 수행하여 콘택홀 채움부(102a)의 상단이 노출될 때까지 제2 절연막(106)을 선택적으로 식각하여 트렌치(112)를 형성한 후 에싱 및 세정 공정을 수행하여 제2 포토 레지스트 패턴(108)을 제거한다.In FIG. 1D, the trench 112 is selectively etched by selectively etching the second insulating layer 106 until the upper end of the contact hole filling part 102a is exposed by performing an etching process using the second photoresist pattern 108 as a mask. After forming, the second photoresist pattern 108 is removed by an ashing and cleaning process.

도 1e에서 나타낸 바와 같이, 식각 공정을 수행하여 콘택 홀 채움부(102a)를 이루는 제1 절연막(102)의 일부를 선택적으로 제거하여 제2 절연막 패턴(106a) 내부에 콘택 홀(110)을 형성한다.As shown in FIG. 1E, a portion of the first insulating film 102 forming the contact hole filling part 102a is selectively removed by performing an etching process to form the contact hole 110 inside the second insulating film pattern 106a. do.

도 1f에서 나타낸 바와 같이, 제2 절연막 패턴(106a)의 트렌치(110) 및 콘택 홀(112) 내벽에 장벽 금속층(114) 및 시드 구리막(116)을 을 형성한 후 제2 절연막 패턴(106a)의 트렌치(110) 및 콘택 홀(112) 내에 도전성 물질을 매립한 후 제2 절연막 패턴(106a)이 노출되도록 화학 기계적 연마(CMP:Chemical Mechanical Planarization)방법으로 평탄화를 수행하여 콘택 및 금속배선(118)을 형성한다.As shown in FIG. 1F, after forming the barrier metal layer 114 and the seed copper film 116 in the trench 110 and the inner wall of the contact hole 112 of the second insulating film pattern 106a, the second insulating film pattern 106a is formed. After the conductive material is embedded in the trench 110 and the contact hole 112 of the semiconductor layer, the planarization is performed by chemical mechanical planarization (CMP) to expose the second insulating layer pattern 106a. 118).

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the present invention has been described with reference to the limited embodiments and the drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains can make various modifications and Modifications are possible.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되 며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속배선 형성 방법에 따라 반도체 소자 공정을 줄임으로써, 반도체 소자의 원가를 절감할 수 있는 효과가 있다As described above, by reducing the semiconductor device process according to the method for forming a metal wiring of the semiconductor device according to the present invention, the cost of the semiconductor device can be reduced.

본원 발명은 반도체 소자의 수율(yield)을 향상시킬 수 있는 효과가 있다.The present invention has the effect of improving the yield (yield) of the semiconductor device.

Claims (6)

소정의 반도체 소자가 형성된 반도체 기판 상에 제1 절연막을 형성하는 단계와,Forming a first insulating film on a semiconductor substrate on which a predetermined semiconductor element is formed; 콘택홀이 형성될 영역을 제외한 나머지 영역의 상기 제1 절연막을 소정의 두께로 식각하여 콘택홀 채움부 및 확산방지부를 형성하는 단계와,Forming a contact hole filling part and a diffusion preventing part by etching the first insulating film of the remaining area except the area where the contact hole is to be formed to a predetermined thickness; 상기 콘택홀 채움부 및 상기 확산방지부를 포함하는 제1 절연막 위에 제2 절연막을 형성하는 단계와,Forming a second insulating film on the first insulating film including the contact hole filling part and the diffusion preventing part; 상기 제2 절연막 위에 상기 콘택홀 채움부가 내부에 포함되는 트렌치 오프닝을 가지는 포토레지스트 패턴을 형성하는 단계와,Forming a photoresist pattern on the second insulating layer, the photoresist pattern having a trench opening inside the contact hole filling portion; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 콘택홀 채움부의 상단이 노출될 때까지 상기 제2 절연막을 식각하여 트렌치를 형성하는 단계와,Using the photoresist pattern as a mask to form a trench by etching the second insulating layer until an upper end of the contact hole filling portion is exposed; 상기 콘택홀 채움부를 이루는 상기 제1 절연막의 일부를 선택적으로 제거하여 상기 제2 절연막 내부에 콘택홀을 형성하는 단계와,Selectively removing a portion of the first insulating film forming the contact hole filling part to form a contact hole in the second insulating film; 상기 제2 절연막 내부에 도전성 물질을 채움으로써 콘택 및 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.Forming a contact and a metal wiring by filling a conductive material in the second insulating film. 제1항에 있어서,The method of claim 1, 상기 반도체 기판은 실리콘 반도체 기판이고, 상기 제1 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.Wherein said semiconductor substrate is a silicon semiconductor substrate, and said first insulating film is a silicon nitride film. 제1항에 있어서,The method of claim 1, 상기 제1 절연막은 최종적으로 형성될 콘택홀의 깊이와 동일한 치수의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And the first insulating layer is formed to have a thickness equal to a depth of a contact hole to be finally formed. 제2항에 있어서,The method of claim 2, 상기 제2 절연막은 FSG 또는 SiH4를 이용한 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And the second insulating film is a silicon oxide film using FSG or SiH 4 . 제1항에 있어서,The method of claim 1, 상기 제2 절연막은 상기 제1 절연막의 상기 콘택홀 채움부 위로 적어도 최종적으로 형성될 트렌치의 깊이와 동일한 치수의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.And the second insulating film is formed to have a thickness equal to a depth of a trench to be formed at least finally over the contact hole filling portion of the first insulating film. 제1항에 있어서,The method of claim 1, 상기 제2 절연막 내부에 상기 도전성 물질을 채우는 단계는,Filling the conductive material in the second insulating film, 상기 제2 절연막 내부에 형성된 상기 콘택홀 및 상기 트렌치 내벽에 장벽금속층을 형성하는 단계와,Forming a barrier metal layer in the contact hole and the inner wall of the trench formed in the second insulating layer; 상기 장벽금속층 위에 금속배선용 금속막을 형성하는 단계를 포함하는 것을 특징으 로 하는 반도체 소자의 금속배선 형성 방법.Forming a metal film for metallization on the barrier metal layer.
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* Cited by examiner, † Cited by third party
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KR20060071544A (en) * 2004-12-22 2006-06-27 동부일렉트로닉스 주식회사 Method for forming the copper interconnection of semiconductor device
KR20060072418A (en) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 Method for forming copper wiring layer using etchless dual damascene process
KR20060077008A (en) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 A method for dual damascene etching of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060071544A (en) * 2004-12-22 2006-06-27 동부일렉트로닉스 주식회사 Method for forming the copper interconnection of semiconductor device
KR20060072418A (en) * 2004-12-23 2006-06-28 동부일렉트로닉스 주식회사 Method for forming copper wiring layer using etchless dual damascene process
KR20060077008A (en) * 2004-12-29 2006-07-05 동부일렉트로닉스 주식회사 A method for dual damascene etching of semiconductor device

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