KR19980056165A - Metal wiring formation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 신뢰성을 개선할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것이다.The present invention provides a method for forming metal wirings of a semiconductor device that can improve the metal wiring reliability of the semiconductor devices.
본 발명은, 직접 회로가 형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여, 접촉부보다 입구부의 폭이 넓은 콘택홀을 형성하는 단계; 상기 콘택홀의 접촉부에 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그와 콘택되도록 상기 콘택홀의 입구부에 금속 배선을 매립하는 단계를 포함하는 것을 특징으로 한다.The present invention includes forming an interlayer insulating film on a semiconductor substrate on which an integrated circuit is formed; Etching the interlayer insulating film to form a contact hole having a wider inlet than a contact; Forming a tungsten plug in a contact portion of the contact hole; And embedding a metal wire in an inlet of the contact hole to be in contact with the tungsten plug.
Description
본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 보다 구체적으로는, 금속 배선 신뢰성을 확보할 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in semiconductor devices, and more particularly, to a method for forming metal wirings in semiconductor devices that can ensure metal wiring reliability.
반도체 소자가 미세화되고 고집적화됨에 따라, 폴리실리콘의 게이트 전극이나 소오스 및 드레인 확산 영역을 금속 배선과 접촉시켜 주기 위한 콘택홀의 폭이 작아지고, 또한 확산 영역의 PN 접합의 깊이도 점점 얇아지게 됨으로써, 배선의 접촉저항이 증대되며, 다층의 금속 배선 공정이 요구된다.As semiconductor devices become finer and more highly integrated, the width of the contact hole for contacting the gate electrode or the source and drain diffusion regions of polysilicon with the metal wiring becomes smaller, and the depth of the PN junction of the diffusion regions becomes thinner and thinner. Contact resistance is increased, and a multilayer metal wiring process is required.
따라서, 종래에는 미세한 콘택홀내에 금속 배선을 용이하게 형성하기 위하여, 텅스텐 플러그를 이용한 금속 배선 방법이 제안되었다.Therefore, conventionally, a metal wiring method using a tungsten plug has been proposed in order to easily form metal wiring in minute contact holes.
여기서, 종래의 콘택홀 플러그 형성방법을 도 1에 의거하여 설명하면, 반도체 기판(1) 예를 들어, 집적 회로가 형성된 반도체 기판(1) 상부에 층간 절연막(2)이 소정 두께로 증착된 후, 반도체 기판의 소정 부분 즉 반도체 기판의 전도 영역이 노출되도록 층간 절연막이 식각되어 콘택홀(도시되지 않음)이 형성된다, 그후, 매립 특성이 우수한 텅스텐막이 노출된 전도 영역과 콘택될 만큼의 두께로 층간 절연막(3) 상부에 증착된 다음, 텅스텐막은 층간 절연막(3)이 노출될 때까지 에치백 또는 화학적 기계적 연마 방식에 의하여 연마하여, 콘택홀 내에 매립되어, 텅스텐 플러그(3)이 형성된다. 그후, 텅스텐 플러그(3)와 콘택되도록 금속 배선(4)이 형성된다.Herein, a conventional method for forming a contact hole plug will be described with reference to FIG. 1, after the interlayer insulating film 2 is deposited to a predetermined thickness on a semiconductor substrate 1, for example, on a semiconductor substrate 1 on which an integrated circuit is formed. The interlayer insulating film is etched to expose a predetermined portion of the semiconductor substrate, i.e., the conductive region of the semiconductor substrate, to form a contact hole (not shown). After being deposited on the interlayer insulating film 3, the tungsten film is polished by an etch back or chemical mechanical polishing method until the interlayer insulating film 3 is exposed, and embedded in the contact hole, thereby forming a tungsten plug 3. Thereafter, the metal wiring 4 is formed to be in contact with the tungsten plug 3.
그러나, 상기와 같은 텅스텐 플러그는, 텅스텐막의 에치백 또는 화학적 기계적 연마 공정시, 텅스텐 찌꺼기가 층간 절연막 상부에 남게 되어, 브리지(bridge) 현상을 유발하게 된다.However, in the tungsten plug as described above, during the etch back or chemical mechanical polishing process of the tungsten film, tungsten residue remains on the interlayer insulating film, causing a bridge phenomenon.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 텅스텐 플러그막의 형성시, 텅스텐 찌꺼기에 의한 브리지 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method for forming a metal wiring of a semiconductor device capable of preventing a bridge phenomenon caused by tungsten waste when forming a tungsten plug film.
도 1은 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a metal wiring formation method of a conventional semiconductor device.
도 2A 내지 2E는 본 발명의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도.2A to 2E are cross-sectional views of respective manufacturing processes for explaining a method for forming metal wirings of a semiconductor device of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11 : 반도체 기판12 : 층간 절연막11 semiconductor substrate 12 interlayer insulating film
13-1,13-2 : 마스크 패턴14 : 베리어 금속막13-1, 13-2: mask pattern 14: barrier metal film
15 : 텅스텐막15A : 텅스텐 플러그15: tungsten film 15A: tungsten plug
16 : 금속막16A : 금속 배선16 metal film 16A metal wiring
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 직접 회로가 형성된 반도체 기판상에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여, 접촉부보다 입구부의 폭이 넓은 콘택홀을 형성하는 단계; 상기 콘택홀의 접촉부에 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그와 콘택되도록 상기 콘택홀의 입구부에 금속 배선을 매립하는 단계를 포함한다.In order to achieve the above object of the present invention, the present invention comprises the steps of forming an interlayer insulating film on a semiconductor substrate on which an integrated circuit is formed; Etching the interlayer insulating film to form a contact hole having a wider inlet than a contact; Forming a tungsten plug in a contact portion of the contact hole; Embedding a metal wire in an inlet of the contact hole to be in contact with the tungsten plug.
본 발명에 의하면, 콘택홀을 접촉부와, 접촉부보다 그 폭을 갖는 입구부를 갖도록 형성하여, 접촉부에는 텅스텐 플러그를 형성하고, 입구부에는 접촉부의 텅스텐 플러그와 콘택되도록 매립된 형태의 알루미늄 금속 배선을 형성하여, 텅스텐의 금속 브리지 현상을 방지하며, 더불어 반도체 기판 표면이 평탄화된다.According to the present invention, the contact hole is formed to have a contact portion and an inlet portion having a width greater than that of the contact portion, thereby forming a tungsten plug in the contact portion, and forming an aluminum metal wiring in a form embedded to contact the tungsten plug in the contact portion at the inlet portion. Thus, metal bridge phenomenon of tungsten is prevented, and the surface of the semiconductor substrate is planarized.
[실시예]EXAMPLE
이하 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부된 도면 도 2A 내지 2E는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 각 제조 공정별 단면도이다.2A to 2E are cross-sectional views of respective manufacturing processes for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
먼저, 도 2A를 참조하여, 집적 회로 예를 들어, 모스 트랜지스터가 형성된 반도체 기판(11) 상부에 제 1 층간 절연막(12)이 소정 두께로 증착된다. 이어서, 층간 절연막(12) 상부에 콘택홀을 한정하기 위한 제 1 콘택 마스크 패턴(13-1)이 형성된 후, 이 제 1 콘택 마스크 패턴(13-1)의 형태로 층간 절연막(12)이 식각되어, 제 1 콘택홀(H1)이 형성된다.First, referring to FIG. 2A, a first interlayer insulating layer 12 is deposited to a predetermined thickness on an integrated circuit, for example, a semiconductor substrate 11 on which a MOS transistor is formed. Subsequently, after the first contact mask pattern 13-1 is formed on the interlayer insulating layer 12 to define the contact hole, the interlayer insulating layer 12 is etched in the form of the first contact mask pattern 13-1. As a result, a first contact hole H1 is formed.
그후, 제 1 콘택 마스크(13-1)는 공지의 방식에 의하여 제거되고, 도 2B에 도시된 바와 같이, 층간 절연막(12) 상부에 제 1 콘택홀(H1) 및 제 1 콘택홀(H1) 양측의 제 1 층간 절연막(12)가 노출되도록 제 2 콘택 마스크 패턴(13-2)이 형성된다. 즉, 제 2 콘택 마스크 패턴(13-2)에 의하여 노출되는 폭이 제 1콘택 마스크 패턴(13-1)의 폭보다 크다. 그후, 제 2 콘택 마스크 패턴(13-2)의 형태로 노출된 제 1 층간 절연막(12)이 소정 두께만큼 식각되어, 제 2 콘택홀(H)이 형성된다. 따라서, 제 2 콘택홀(H2)은 접촉부(T1)의 폭은 입구부(T2)의 폭보다 좁게 형성되는자 형태가 된다.Thereafter, the first contact mask 13-1 is removed by a known method, and as shown in FIG. 2B, the first contact hole H1 and the first contact hole H1 are disposed on the interlayer insulating layer 12. The second contact mask pattern 13-2 is formed to expose the first interlayer insulating layer 12 on both sides. That is, the width exposed by the second contact mask pattern 13-2 is larger than the width of the first contact mask pattern 13-1. Thereafter, the first interlayer insulating layer 12 exposed in the form of the second contact mask pattern 13-2 is etched by a predetermined thickness to form a second contact hole H. Therefore, the width of the contact portion T1 of the second contact hole H2 is smaller than that of the inlet portion T2. It becomes a form.
그후, 도 2C에 도시된 바와 같이, 제 2 콘택홀(H)이 형성된 반도체 기판(11) 결과물 상부에 이후의 금속 배선과의 접촉 특성이 우수한 베리어 금속막(14)이 소정두께로 형성된다. 여기서, 베리어 금속막(14)는 티타늄 금속막 또는 티타늄 금속막 티타늄 질화막의 적층막으로 형성될 수 있다. 이어서, 베리어 금속막(14) 상부에 하부 구조물이 매립될 만큼의 두께를 갖는 텅스텐막(15)이 형성된다.Thereafter, as shown in FIG. 2C, a barrier metal film 14 having excellent contact characteristics with subsequent metal wirings is formed on the semiconductor substrate 11 formed with the second contact hole H to have a predetermined thickness. Here, the barrier metal film 14 may be formed of a laminated film of a titanium metal film or a titanium metal film titanium nitride film. Subsequently, a tungsten film 15 having a thickness sufficient to embed the lower structure is formed on the barrier metal film 14.
이어서, 도 2D를 참조하여, 텅스텐막(15)은 상기 제 1 층간 절연막(12) 상부가 노출되도록 이방성 에치백하여, 상기 제 2 콘택홀(H2)의 접촉부(T1)에 매립된다. 이때, 상기 텅스텐막(15)은 베리어 금속막(14)에 비하여 식각속도가 빠르므로, 접촉부(T1) 내에만 용이하게 매립될 수 있다. 그후, 결과물 상부에는, 금속막 예를 들어 알루미늄과 같이 전도 특성이 우수한 막(16)이 하부 구조물이 매립되도록 형성된다.Next, referring to FIG. 2D, the tungsten film 15 is anisotropically etched back to expose the upper portion of the first interlayer insulating film 12, and is buried in the contact portion T1 of the second contact hole H2. At this time, since the tungsten film 15 has a higher etching rate than the barrier metal film 14, the tungsten film 15 may be easily buried only in the contact portion T1. Then, on top of the resultant, a film 16 having excellent conductive properties, such as a metal film, for example, aluminum, is formed so that the lower structure is embedded.
그런 다음, 도 2E에 도시된 바와 같이, 알루미늄막(16)은 제 1 층간 절연막(12) 표면이 노출되도록 화학적 기계적 연마되어, 상기 제 2 콘택홀(H2)의 입구부(T2) 내에 매립된다. 따라서, 금속 배선(16A)이 형성된다. 이때, 입구부(T2)의 폭은 접촉부(T1)의 폭에 비하여 넓은 폭을 갖으므로, 알루미늄과 같은 금속막이 용이하게 매립되고, 더불러, 반도체 기판 표면은 평탄화된다. 그 후, 결과물 상부에 제 2 층간 절연막(17)이 형성된다.Then, as shown in FIG. 2E, the aluminum film 16 is chemically mechanically polished to expose the surface of the first interlayer insulating film 12, and is embedded in the inlet portion T2 of the second contact hole H2. . Thus, the metal wiring 16A is formed. At this time, since the width of the inlet portion T2 is wider than the width of the contact portion T1, a metal film such as aluminum is easily embedded, and the surface of the semiconductor substrate is flattened. Thereafter, a second interlayer insulating film 17 is formed on the resultant.
이상에서 자세히 설명되어진 바와 같이, 본 발명에 의하면, 콘택홀을 접촉부와 접촉부보다 그 폭이 큰 입구부를 갖도록 형성하여, 접촉부에는 텅스텐 플러그를 형성하고, 입구부에는 접촉부의 텅스텐 플러그와 콘택되도록 매립된 형태의 알루미늄 금속 배선을 형성하여, 텅스텐의 금속 브리지 현상을 방지하며, 더불어 반도체 기판 표면이 평탄화된다.As described in detail above, according to the present invention, the contact hole is formed to have a contact portion and an inlet portion having a width greater than that of the contact portion, thereby forming a tungsten plug at the contact portion, and the inlet portion is buried to contact the tungsten plug at the contact portion. Forming aluminum metal wirings in the form prevents the tungsten metal bridge phenomenon, and the semiconductor substrate surface is planarized.
따라서, 금속 배선의 신뢰성이 개선된다.Thus, the reliability of the metal wiring is improved.
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