KR20070061888A - 반도체 장치 및 상기 반도체 장치 형성 방법 - Google Patents
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Abstract
MOSFET에 관련하여 다수의 구조적 목적들을 만족시키는 MOSFET의 제조시 재산화 단계를 제공하는 것은 알려져 있다. 그러나, 보다 작은 집적 회로들에 대한 구동을 조절하기 위하여 MOSFET들의 게이트 절연층들에 대해 고 유전 상수의 재료들을 제공할 필요성은 게이트 절연층과 기판 사이에 SiO2 인터페이스 층의 과도한 성장을 유발한다. SiO2의 과도한 성장은 MOSFET에서 누설 전류 증가를 유도하는 유효 산화물 두께(EOT)를 발생시킨다. 게다가, 전극들 같은 금속들로 폴리실리콘을 대체하는 것은 처리 동안 산소 노출을 배제시킨다. 결과적으로, 본 발명은 MOSFET의 게이트 전극(32)의 적어도 측벽들(34)상에 산소 배리어 층(4)의 증착으로 재산화 단계를 대체 또는 선행하는 것을 제공하여, EOT 증가를 방지하고 금속 게이트 전극을 보존하는 산소 확산을 위한 배리어를 유전체 인터페이스 및 금속 게이트 전극에 제공하는 것이다.
산소 배리어 층, 스페이서, 전계 효과 트랜지스터
Description
본 발명은 예를 들어 전계 효과 트랜지스터 같은 게이트 전극의 적어도 측벽들 상에 배리어 층을 포함하는 타입의 반도체 장치를 형성하는 방법에 관한 것이다. 본 발명은 예를 들어 전계 효과 트랜지스터 같은 배리어 층의 형성을 요구하는 타입의 반도체 장치를 형성하는 방법에 관한 것이다.
반도체 장치의 분야에서, 게이트, 소스 및 드레인을 가진 금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET)을 형성하는 것은 잘 알려져 있다. 통상적으로, 게이트는 실리콘 기판상에 게이트 절연체 층을 구성하는 실리콘 이산화물(SiO2)을 증착하고, 그 다음 게이트 절연층 상에 게이트 전극을 구성하는 폴리실리콘 층을 증착하여 형성된다. 그 다음 게이트 전극 층 및 선택적으로 게이트 절연체 층은 적당한 모양의 게이트를 형성하기 위하여 에칭된다. 그러나, 게이트 절연체 층 및 게이트 전극 층들은 동일한 프로파일을 항상 공유하지 않는다.
MOSFET의 처리의 일부로서, 통상적으로 높은 온도(700℃ 이상)에서 재산화 단계가 게이트 전극의 측벽들 및 게이트 절연체 층의 최상부 표면상, 또는 만약 게 이트 절연체 층이 게이트 전극 층과 동일한 프로파일을 공유하면, 게이트 전극 층 및 게이트 절연체 층 양쪽의 측벽들, 및 실리콘 기판의 상부 표면상에 실리콘 이산화물의 층을 증착, 또는 성장시키기 위하여 수행될 때 당업자(추후 이 서류에서)에게 알려진 산소 분위기에서의 열처리 또는 어닐링 단계는 수행된다.
재산화 단계 및 추후 성장된 실리콘 이산화물 층은 다수의 목적들을 만족시키고, 상기 목적은 실리콘 질화물 스페이서를 위한 에칭 스톱, 게이트 전극 및 스페이서 증착물 사이의 버퍼, 및 드레인 영역 및 소스 영역의 형성을 촉진시키는 것을 포함한다. 고온 재산화 단계는 게이트, 소스 및 드레인 영역들을 어닐링하기 위하여 작용하고, 이에 따라 트랜지스터의 성능을 개선시킨다.
집적 회로들과 관련하여, 물론 집적 회로들의 크기를 감소시키려고 하는 일정한 경향이 있고 이것은 게이트 절연체 층의 두께를 감소시킬 필요성을 발생시킨다. 그러나, 게이트 절연체 층으로서 실리콘 이산화물의 층들을 보다 얇게 형성하는 것은 누설, 즉 불충분한 장치 전력 소비를 유발하는 게이트 유전체를 통하여 흐르는 전류를 발생시킨다.
결과적으로, 이종 금속 산화물들 및 실리케이트들을 바탕으로 높은 K 유전체들로서 알려져 있는 고 유전 상수 재료들은 게이트 절연체 층 부분을 형성하기 위하여 사용되고, 게이트 절연체는 통상적으로 높은 K 유전체 층 및 보다 얇은 실리콘 이산화물 층인 두 개의 서브 층들로부터 형성된다. 실리콘 이산화물 층은 높은 K 유전체 층 및 실리콘 기판 사이에 놓인다.
그러나, 높은 K 유전체 층이 사용될 때, 높은 K 필름들이 우수한 산소 배리 어들이 아니기 때문에 재산화를 수행하는 것이 어렵고, 이에 따라 인터페이스로서 알려져 있는 실리콘 이산화물 서브 층은 폭이 증가하여, 소위 등가 산화물 두께(EOT)의 품질을 감소시키고 따라서 절연 층에서 캐패시턴스를 감소시킨다. 명확하게, 이것은 이 구조를 포함하는 임의의 MOSFET의 성능을 감소시킨다.
부가적으로, 근래에 폴리실리콘 게이트 전극들은 금속 합금들 또는 금속 실리사이드들로 형성된 게이트 전극들 같은 금속 또는 금속 유사 게이트 전극들에 의해 대체된다. 금속 게이트 전극상에서 통상적인 재산화 단계를 수행하는 것은 금속의 산화를 유발하여, 게이트 전극의 완전성(integrity)을 손상시킨다. 따라서, 재산화 단계는 금속 게이트 전극들에서 수행될 수 없다.
본 발명의 제 1 측면에 따라, 첨부된 청구항들에 나타나는 바와 같은 반도체 장치가 제공된다.
본 발명의 제 2 측면에 따라, 첨부된 청구항들에 나타나는 바와 같은 전계 효과 트랜지스터가 제공된다.
본 발명의 제 3 측면에 따라, 첨부 청구항들에 나타나는 바와 같은 반도체 장치를 형성하는 방법이 제공된다.
본 발명의 다른 측면들은 종속항들에서 청구된다.
재산화 단계에 의해 발생되는 인터페이스 층에서의 단점 증가를 방지하면서, 바람직한 장점을 제공하는 반도체 장치 및 반도체 장치의 형성 방법을 제공하는 것은 가능하다. 부가적으로, 알루미늄 산화물(또는 알루미늄 질화물, 알루미늄 옥시니트라이드, 알루미늄 니트라이디드 실리케이트들 또는 알루미늄 실리케이트, 또는 알루미늄, 및 산소, 질소 및/또는 실리콘 중 적어도 하나를 포함하는 임의의 다른 적당한 화합물들 같은 재료들을 포함하는 다른 관련된 알루미늄) 층은 범위 250-400℃의 비교적 낮은 온도에서 증착될 수 있고, 이에 따른 EOT의 추가 증가를 방지한다. 상기 배리어 층은 저온에서 제어 가능한 두께들로 증착하기에 비교적 간단하고, 우수한 산소 배리어이다. 배리어 층은 배리어 층의 증착 후 처리 단계들에서 제공되는 분위기들에 저항하고 필요할 때 쉽게 에칭 가능하다. 결과적으로, 재산화 단계의 장점들이 장치 성능에 중요한 것으로 간주되면, 상기 배리어 층은 유전체 EOT 또는 금속 게이트 전극을 손상하지 않고 고온 산소 분위기 어닐링에서 계속된 성능을 허용한다. 상기 배리어 층의 제공은 소스 및 드레인 영역들의 형성을 방해하지 않고 배리어 층의 건식 또는 습식 에칭은 가능하다. 상기 배리어 층의 증착은 종래 처리 기술들과 호환 가능하다.
본 발명의 적어도 하나의 실시예는 첨부 도면들을 참조하여 예시적으로 기술될 것이다.
도 1 및 2는 본 발명의 실시예를 구성하는 반도체 장치의 일부로서 성장된 초기 공통 층들의 개략도.
도 3A는 제 1 공통 장치 구조의 게이트 전극 처리의 개략도.
도 3B는 제 2 공통 장치 구조의 게이트 전극층 및 절연체 층의 처리 개략도.
도 4A 및 4C는 도 3A의 제 1 공통 장치 구조를 바탕으로 각각 제 1 및 제 2 장치 구조들에 대한 배리어 층의 형성을 도시한 개략도.
도 4B 및 4D는 도 3B의 제 2 공통 장치 구조를 바탕으로 각각 제 3 및 제 4 장치 구조에 대한 배리어 층의 형성을 도시한 개략도.
도 5A 및 5C는 각각 도 4A 및 4C의 제 1 및 제 2 장치에 대한 스페이서의 성장을 도시한 개략도.
도 5B 및 5D는 각각 도 4B 및 4D의 제 1 및 제 2 장치 구조에 대한 스페이서의 성장을 도시한 개략도.
도 5E 및 5F는 도 5C 및 5D 장치 구조에 대한 다른 구조들의 개략도.
도 6은 드레인 및 소스 형성들을 도시하는 제 3 장치 구조의 개략도.
다음 상세한 설명을 통하여 동일한 참조 번호들은 유사한 부분들을 식별하기 위하여 사용될 것이다.
도 1을 참조하여, 실리콘 기판(10)은 알려져 있는 상보형 금속 산화물 반도체(CMOS) 처리 기술에 따라 성장된다. 선택적으로, 기판은 실리콘 온 절연체(SOI) 기판일 수 있다.
알려져 있는 적당한 증착 기술을 사용하여, 예를 들어 실리콘 이산화물(SiO2)인 유전체 재료, 또는 높은 K 재료로서 알려져 있는 실리콘보다 큰 유전 상수를 가진 재료는 게이트 절연체 층(20)으로서 기판(10)상에 증착된다. 게이트 절연체 층(20)은 고품질 유전체 층을 구성하기에 충분한 두께로 성장된다. 통상적으 로, 게이트 절연층(20)은 재료의 유전 상수 및 기술적 응용에 따라 약 15 및 30 옴스트롱 사이의 두께로 성장된다.
그러나, 게이트 절연체 층(20)의 초기 두께가 요구된 에칭 양과 다르다는 것이 인식되어야 한다. 게이트 절연체 층(20)을 형성하기 위하여 사용된 유전체 재료는 단일 유전체 층 또는 다중 층들을 얻기 위하여 하나 또는 그 이상의 단계들에서 증착될 수 있다.
그러므로 게이트 절연체 층(20)은 서브 층들을 포함하는 것으로서 고려될 수 있다. 통상적으로, 유전체 층(20)은 실리콘 및 산소를 포함하는 인터페이스층 및 통상적으로 하프늄(Hf)을 포함하는 보다 높은 K 재료 층으로 구성된다. 이 실시예에서, 높은 K 재료는 하프늄 산화물이지만, 임의의 다른 적당한 높은 K 재료가 사용될 수 있고, 예를 들어 지르코늄 산화물 또는 알루미늄 산화물 또는 하프늄 산화물, 지르코늄 산화물 및 알루미늄 산화물의 임의의 결합물이 높은 K 재료일 수 있다. 높은 K 재료는 이 실시예에서 비록 다른 기술들, 예를 들어 물리 기상 증착(PVD), 화학 기상 증착(CVD) 또는 그것의 결합이 사용될 수 있지만 원자 층 증착(ALD) 기술을 사용하여 증착된다.
그 후(도 2), 폴리실리콘(PolySi) 또는 금속 게이트 전극은 게이트 전극층(30)을 형성하기 위하여 게이트 절연체(20) 상에 증착되고, 그 다음 두 개의 공통 구조들중 하나는 알려져 있는 CMOS 처리 기술에 사용된 적당한 에칭 기술을 사용하여 형성될 수 있다.
제 1 장치 구조 및 제 2 장치 구조에 사용하기 위한 제 1 공통 구조(도 3A) 와 관련하여, 게이트 전극층(30)은 노출된 측벽들(34)을 가진 게이트 전극(32)을 형성하기 위하여 처음에만 에칭되고, 게이트 절연체 층(20)은 노출된 상부 표면(36)을 가진다.
도 4A를 참조하여, 제 1 장치 구조는 ALD를 사용하여 형성되고, 알루미늄 산화물(Al2O3) 배리어 층(40)(도 4A)은 게이트 전극(32)의 상부 표면(38), 게이트 전극(20)의 측벽들(34) 및 게이트 절연체 층(20)의 상부 표면(36)상에 형성된다.
도 5A를 참조하여, 알려져 있는 CMOS 처리 기술들을 사용하여, 게이트 전극(32)의 상부 표면(38)에 인접한 배리어 층(40)의 최상부 부분은 에칭되고 게이트 절연체 층(20)의 부분들 및 그 위에 배치된 배리어 층의 부분들은 노출을 위하여 에칭되고 게이트 절연체 층(20) 및 배리어 층(40) 아래 기판에 계단부(step;42)를 형성한다. 그 다음 스페이서 재료는 측벽 스페이서들(50)을 형성하기 위하여 배리어 층(40)의 나머지 부분 상에 증착된다.
제 2 장치 구조와 관련하여(도 4C), 및 제 1 장치 구조에 대한 대안으로서, 배리어 층(40)의 증착 후, 배리어 층(40)은 게이트 전극(32)의 상부 표면(38) 및 게이트 절연체 층(20)의 상부 표면(36)으로부터 에칭된다.
제 1 장치 구조와 공통으로, 그리고 도 5C를 참조하여, 게이트 절연층(20)의 측면 부분들은 노출하기 위하여 에칭되고 게이트 절연체 층(20) 아래 기판(10)에 계단부(44)를 형성한다. 그 다음 스페이서 재료는 측벽 스페이서들(50)을 형성하기 위하여 게이트 전극(32)의 측벽들(34)을 덮는 배리어 층(40)에 인접한 게이트 절연층(20)의 나머지 부분 상에 증착된다.
도 3B를 참조하여, 제 3 장치 구조 및 제 4 장치 구조에 관련하여 사용하기 위한 제 2 공통 구조는 게이트 전극(32)의 프로파일을 공유하는 게이트 절연체(22)가 형성되도록 게이트 전극 층(30) 외에 게이트 절연체 층(20)이 에칭된다는 점에서 제 1 공통 구조와 다르다. 결과적으로, 기판(10)의 상부 표면(12)은 노출된다.
제 3 장치 구조와 관련하여(도 4B), ALD 단계를 사용하여, 알루미늄 산화물 배리어 층(40)은 게이트 전극(32)의 상부 표면(38), 게이트 전극(40)의 측벽들(34), 게이트 절연체(22)의 측벽들(24) 및 기판(10)의 상부 표면(12)상에 형성된다.
종래 CMOS 처리 기술들을 사용하여(도 5B), 게이트 전극(32)의 상부 표면(38)에 인접한 배리어 층(40)의 최상부 부분은 에칭되고 기판(10)상에 배치된 배리어 층(40)의 측면 부분들은 노출하기 위하여 에칭되고 기판(10)에 계단부(46)를 형성한다. 그 다음 스페이서 재료는 측벽 스페이서들(50)을 형성하기 위하여 배리어 층(40)의 나머지 부분상에 증착된다.
제 4 장치 구조(도 4D)와 관련하여, 및 제 3 장치 구조에 대한 대안으로서, 배리어 층(40)의 증착 후, 배리어 층(40)은 게이트 전극(32)의 상부 표면(38) 및 기판(10)의 상부 표면(12)으로부터 에칭된다.
상기 실시예들과 관련하여, 알루미늄 산화물(Al2O3) 배리어 라이너 또는 층은 약 5 내지 10 nm 사이의 두께로 증착된다. 증착은 약 300℃에서 ALD에 의해 이 루어진다. 배리어 층(40)은 산소에 대한 우수한 배리어로서 작용되고, 이에 따라 게이트 절연체 층 20/게이트 절연체(22)의 유효 산화물 두께를 유지한다. 배리어 층(40)은 산소 어닐링이 게이트 전극(32)의 금속 완전성(metallic integrity)에 악영향을 미칠 수 있기 때문에, 산소에 대한 노출로부터 금속 게이트 전극(32)을 보존한다. 적당한 경우, 배리어 층(40)은 소스 및 드레인 영역들의 형성을 위한 스크린으로서 작용하여, 실리콘 이산화물 증착 단계를 제거한다.
제 3 장치 구조와 공통으로, 및 도 5D를 참조하여, 스페이서 재료는 측벽 스페이서들(50)을 형성하기 위하여 게이트 전극(40) 및 게이트 절연체(22)의 측벽들(24,34)을 덮는 나머지 배리어 층(40)에 인접한 기판(10)의 영역 상에 증착된다.
제 1 장치 구조와 다른 실시예(도 5E)에서, 알루미늄 산화물 배리어 층(40) 및 측벽 스페이서(50)를 성장시키는 대신, 알루미늄 산화물이 산소 배리어 및 측벽 스페이서(50) 모두로 작용하도록 증착되고 프로파일된다.
유사하게, 제 3 장치 구조와 다른 실시예(도 5F)에서, 알루미늄 산화물 배리어 층(40) 및 측벽 스페이서(50)를 성장시키는 대신, 알루미늄 산화물이 산소 배리어 및 측벽 스페이서(50) 모두로 작용하도록 증착되고 프로파일된다.
도 6을 참조하여, 제 3 장치 구조와 관련하여, 소스 영역(60) 및 드레인 영역(62)이 알려져 있는 CMOS 처리 기술에 따라 게이트 절연체(22) 및 게이트 전극(32)의 기판 양측에 각각 형성된다. 실제로, 상기 장치는 종래 CMOS 처리 기술들에 따라 완성된다.
물론, 소스 및 드레인 영역들의 형성 및 제 1, 제 2 및 제 4 장치 구조들의 완성이 제 3 장치 구조와 관련하여 상기된 것과 유사한 방식으로 이루어지는 것이 인식되어야 한다.
상기 실시예들이 게이트 전극(32) 및 게이트 절연체(22)에 대해 이루어지지만, 이들은 층들로 고려되어야 한다는 것이 인식되어야 한다.
Claims (15)
- 반도체 장치로서,기판(10);실리콘 이산화물 층에 인접하게 배치된 고 유전 상수 재료의 서브 층을 포함하는 게이트 절연체 층(20,22)으로서, 상기 실리콘 이산화물 층은 상기 기판(10)에 인접하게 위치되는, 상기 게이트 절연체 층(20,22); 및게이트 절연체 층(20,22)상에 배치된 게이트 전극층(30,32)을 포함하는, 상기 반도체 장치에 있어서,상기 게이트 전극의 적어도 측벽들(34) 위에 산소 배리어 층(40)이 배치되는 것을 특징으로 하는, 반도체 장치.
- 제 1 항에 있어서, 상기 산소 배리어 층(40)은 상기 게이트 절연체 층의 측벽들(24) 위에 배치되는, 반도체 장치.
- 제 1 항에 있어서, 상기 게이트 전극층(30,32)은 그 위에 배치된 상기 산소 배리어 층(40)을 가지는, 반도체 장치.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 고 유전 상수 재료는 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 또는 알루미늄 산화물 중 하나 또는 이들의 결합물인, 반도체 장치.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 스페이서 재료(50)가 상기 산소 배리어 층(40)에 인접하게 배치되는, 반도체 장치.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 산소 배리어 층(40)은 알루미늄을 포함하고, 산소, 질소 및/또는 실리콘 중 적어도 하나를 포함하는 화합물인, 반도체 장치.
- 제 5 항에 있어서, 상기 산소 배리어 층(40)은 상기 스페이서(50)로서 작용하도록 충분히 두껍게 배치되고 적절히 성형되는, 반도체 장치.
- 제 1 항 내지 제 7 항 중 어느 한 항에 따른 반도체 장치를 포함하는 전계 효과 트랜지스터.
- 제 8 항에 있어서, 상기 전계 효과 트랜지스터는 금속 산화물 반도체 전계 효과 트랜지스터인, 전계 효과 트랜지스터.
- 반도체 장치를 형성하는 방법으로서,기판(10)을 형성하는 단계;상기 기판(10)상에 게이트 절연체 층(20,22)을 배치하는 단계로서, 상기 게이트 절연체 층(20,22)은 실리콘 이산화물 층에 인접하게 배치된 고 유전 상수 재료의 서브 층을 포함하고, 상기 실리콘 이산화물 층은 상기 기판(10)에 인접하게 위치되는, 상기 게이트 절연체 층(20,22)을 배치하는 단계; 및상기 게이트 절연체 층(20,22)상에 게이트 전극 층(30,32)을 배치하는 단계를 포함하는, 상기 반도체 장치를 형성하는 방법에 있어서,상기 게이트 전극층(30,32)의 적어도 측벽들(34) 위에 산소 배리어 층(40)을 배치하는 단계를 포함하는 것을 특징으로 하는, 반도체 장치 형성 방법.
- 제 10 항에 있어서, 상기 게이트 전극 층의 적어도 측벽들상에 상기 산소 배리어 층(40)을 증착하는 단계는 상기 게이트 절연체 층(20,22)의 측벽들 위에 상기 산소 배리어 층(40)을 증착하는 단계를 포함하는, 반도체 장치 형성 방법.
- 제 10 항에 있어서, 상기 게이트 전극 층(30,32)의 적어도 측벽들(24) 위에 상기 산소 배리어 층(40)을 증착하는 단계는 상기 게이트 전극층(30,32)상에 상기 산소 배리어 층(40)을 증착하는 단계를 더 포함하는, 반도체 장치 형성 방법.
- 제 10 항 내지 제 12 항 중 어느 한 항에 있어서, 상기 산소 배리어 층에 인접하게 스페이서 재료(50)를 증착하는 단계를 더 포함하는, 반도체 장치 형성 방법.
- 제 13 항에 있어서, 상기 산소 배리어 층을 상기 스페이서(50)로서 작용하도록 충분히 두껍게 층착하고 상기 산소 배리어 층(40)을 적절히 성형하는 단계를 더 포함하는, 반도체 장치 형성 방법.
- 제 10 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 산소 배리어 층(40)은 알루미늄을 포함하고, 산소, 질소 및/또는 실리콘 중 적어도 하나를 포함하는 화합물인, 반도체 장치 형성 방법.
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- 2004-09-21 KR KR1020077009013A patent/KR20070061888A/ko not_active Application Discontinuation
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