KR20070054295A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀 게이트와 셀 게이트 사이에 폴리실리콘막으로 매립함으로써 게이트간 캐피시턴스(capacitance)를 감소시켜 게이트간 간섭효과를 개선할 수 있다.
게이트, 간섭 효과, MLC

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1d는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트
104 : 스페이서 106 : 질화막
108 : 제1 층간 절연막 110 : 소오스 콘택
112 : 제2 층간 절연막 114 : 폴리실리콘막
a : 터널 산화막 b : 플로팅 게이트
c : 유전체막 d : 컨트롤 게이트
e : 하드 마스크막 f : 소오스
g : 드레인
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히, 서로 인접하는 게이트간 간섭(interference) 효과를 최소화시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
멀티레벨 셀(Multi-Level-Cell; MLC)은 집적도를 높이기 위해 하나의 메모리 셀에 2비트의 데이터를 저장하고자 하는 용도로 사용되는 플래쉬 메모리 셀로서 1개의 셀이 4개의 레벨 상태로 나누어질 수 있어, 하나의 메모리 셀에 1비트의 데이터를 저장하고자 하는 용도로 사용되는 싱글레벨 셀(Single Level Cell; SLC)보다 2배 많은 비트 수를 가진다. 그런데, 멀티레벨 셀(MLC)은 셀 문턱 전압(Vt)이 변동하여 셀 균일도가 불량해지는데, 이는 셀간의 캐피시턴스(capacitiance)에 의해 발생 되는 간섭 효과가 그 원인이 된다. 따라서, 셀 문턱 전압(Vt) 변동을 감소시키는 것이 필요하지만, 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간이 줄어듦으로써 게이트간 거리가 좁아져 간섭 효과가 점점더 문제시되고 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 게이트간의 캐패시턴스를 감소시켜 게이트간 간섭효과를 개선하는 플래쉬 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법은, 셀 영역, 소오스 선택 라인 영역 및 드레인 선택 라인 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 게이트 측벽에 스페이서를 형성하는 단계와, 전체 구조 상부에 질화막 및 제1 층간 절연막을 증착한 후 상기 제1 층간 절연막의 소정 영역을 식각하여 소오스 콘택 홀을 형성하고, 상기 소오스 콘택 홀이 매립되도록 전체 구조 상부에 텅스텐막을 형성하여 연마하는 단계와, 전체 구조 상부에 제2 층간 절연막을 형성한 후 상기 셀 영역 및 드레인 콘택이 형성될 영역이 오픈된 마스크로 상기 제2, 제1 층간 절연막 및 질화막을 식각하는 단계와, 전체 구조 상부에 폴리실리콘막을 형성한 후 연마하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 셀 영역, 소오스 선택 라인 영역 및 드레인 선택 라인 영역이 정의된 반도체 기판(100) 상부에 터널 산화막(a), 플로팅 게이트(b), 유전체 막(c), 폴리실리콘막과 텅스텐막으로 구성된 컨트롤 게이트(d) 및 하드 마스크막(e)이 적층된 게이트(102)를 형성한 후 게이트(102) 측벽에 스페이서(104)를 형성한다. 이때, 스페이서(104)는 산화막으로 형성한다.
도 1b를 참조하면, 전체 구조 상부에 질화막(106) 및 제1 층간 절연막(108)을 증착한 후 제1 층간 절연막(108)을 연마하여 평탄화시킨다. 소정의 마스크를 이용한 사진 및 식각 공정으로 제1 층간 절연막(108)의 소정 영역을 식각하여 소오스(f)를 노출시키는 콘택 홀을 형성한 후 전체 구조 상부에 텅스텐막을 형성하고, 제1 층간 절연막(108) 상부가 노출될 때까지 연마하여 소오스 콘택(110)을 형성한다.
도 1c를 참조하면, 전체 구조 상부에 제2 층간 절연막(112)을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제2 및 제1 층간 절연막(112 및 108)과 질화막(106)을 식각하여 셀 영역 및 드레인 콘택이 형성될 영역을 노출시킨다. 이때, 셀 영역에는 질화막(106)이 반도체 기판(100) 상부에 일부 잔류되도록 한다. 제1 및 제2 층간 절연막(108 및 112)은 건식 식각 공정을 실시하여 제거하고, 질화막(106)은 습식 식각 공정을 실시하여 제거한다.
도 1d를 참조하면, 드레인 콘택이 형성될 영역 및 셀 게이트(102)와 셀 게이트(102) 사이가 매립되도록 전체 구조 상부에 폴리실리콘막(114)을 형성한 후 제2 층간 절연막(112) 상부가 노출될 때까지 연마한다. 셀 게이트(102)와 셀 게이트(102) 사이에 폴리실리콘막(114)을 형성함으로써 게이트(102)간 캐피시턴스가 감소하여 게이트(102)간 간섭효과가 감소한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 셀 게이트와 셀 게이트 사이에 폴리실리콘막을 형성함으로써 게이트간 캐피시턴스를 감소시켜 게이트간 간섭효과를 개선할 수 있다.

Claims (2)

  1. 셀 영역, 소오스 선택 라인 영역 및 드레인 선택 라인 영역이 정의된 반도체 기판 상부에 게이트를 형성한 후 상기 게이트 측벽에 스페이서를 형성하는 단계;
    전체 구조 상부에 질화막 및 제1 층간 절연막을 증착한 후 상기 제1 층간 절연막의 소정 영역을 식각하여 소오스 콘택 홀을 형성하고, 상기 소오스 콘택 홀이 매립되도록 전체 구조 상부에 텅스텐막을 형성하여 연마하는 단계;
    전체 구조 상부에 제2 층간 절연막을 형성한 후 상기 셀 영역 및 드레인 콘택이 형성될 영역이 오픈된 마스크로 상기 제2, 제1 층간 절연막 및 질화막을 식각하는 단계; 및
    전체 구조 상부에 폴리실리콘막을 형성한 후 연마하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 질화막 식각시 상기 셀 영역의 질화막은 전부 식각되지 않고, 상기 반도체 기판 상부에 일부 잔류되도록 하는 플래쉬 메모리 소자의 제조방법.
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