KR20070052137A - Thin film transistor and fabricating method of the same - Google Patents
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Abstract
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 누설 전류를 감소시키기 위한 박막 트랜지스터 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor and a method of manufacturing the same for reducing the leakage current.
본 발명에 따른 박막 트랜지스터는 금속 기판, 상기 금속 기판 상에 형성되는 확산 방지층, 상기 확산 방지층 상에 적어도 두 개의 절연 물질이 적층 되어 형성되는 버퍼층, 상기 버퍼층의 일 영역 상에 활성층과 오믹 콘택층을 구비하여 형성되는 반도체층, 상기 반도체층을 포함하여 상기 버퍼층 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상의 상기 활성층과 대응하는 영역에 형성되는 게이트 전극, 상기 게이트 전극을 포함하여 상기 게이트 절연층 상에 형성되는 층간 절연층 및 상기 층간 절연층에 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 오믹 콘택층과 접속되도록 형성되는 소스/드레인 전극을 포함한다. The thin film transistor according to the present invention includes a metal substrate, a diffusion barrier layer formed on the metal substrate, a buffer layer formed by stacking at least two insulating materials on the diffusion barrier layer, and an active layer and an ohmic contact layer on one region of the buffer layer. A semiconductor layer including the semiconductor layer, a gate insulating layer formed on the buffer layer including the semiconductor layer, a gate electrode formed in a region corresponding to the active layer on the gate insulating layer, and the gate insulating layer including the gate electrode And a source / drain electrode formed on the interlayer insulating layer and a predetermined contact hole exposing at least one region of the ohmic contact layer to be connected to the ohmic contact layer.
박막 트랜지스터, 확산 방지층, 멀티 버퍼층, 박막 트랜지스터, 제조 방법 Thin film transistor, diffusion barrier layer, multi buffer layer, thin film transistor, manufacturing method
Description
도 1a 내지 도 1e 은 종래 박막 트랜지스터의 제조 공정을 나타낸 도이다. 1A to 1E are views illustrating a manufacturing process of a conventional thin film transistor.
도 2a 내지 도 2f 는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다. 2A to 2F illustrate a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
도 3a 내지 도 3c는 활성화 공정의 열처리 온도와 시간에 따른 누설 전류 특성을 나타낸 도이다. 3A to 3C are diagrams illustrating leakage current characteristics according to heat treatment temperature and time of an activation process.
도 4a 내지 도 4f 는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다. 4A to 4F illustrate a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
*** 도면의 주요 부호에 대한 설명 ******* Description of the main symbols in the drawings ****
21, 31: 확산 방지층 22, 32: 버퍼층21, 31:
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 반도체층의 결정화 공정 시 낮은 온도, 적은 시간으로 열처리하고, 또한, 확산 방지층과 멀티 버퍼층을 형성하여 누설 전류를 방지하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor which heat-treats at a low temperature and a small time during a crystallization process of a semiconductor layer, and forms a diffusion barrier layer and a multi buffer layer to prevent leakage current. And a method for producing the same.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 발광 표시장치(Organic Light Emitting Display) 등이 있다. 이 중 액정 표시장치와 유기 발광 표시장치와 같은 평판 표시장치는 기판상에 박막 트랜지스터를 형성하여, 박막 트랜지스터의 스위칭 동작에 의해 화상을 표현한다. Recently, various flat panel displays have been developed to reduce weight and volume, which are disadvantages of cathode ray tubes. Such flat panel displays include a liquid crystal display, a field emission display, a plasma display panel, and an organic light emitting display. Among them, a flat panel display such as a liquid crystal display and an organic light emitting display forms a thin film transistor on a substrate to represent an image by switching operation of the thin film transistor.
도 1a 내지 도 1e 은 종래 박막 트랜지스터의 제조 공정을 나타낸 도이다. 1A to 1E are views illustrating a manufacturing process of a conventional thin film transistor.
도 1a 내지 도 1e 을 참조하여 설명하면, 종래 박막 트랜지스터는 먼저, 금속 기판(10)상에 버퍼층(11)을 형성한다. 버퍼층(11)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되는 것을 방지하기 위해 형성된다. 한편, 금속 기판(10)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성된다. (도 1a)Referring to FIGS. 1A to 1E, a conventional thin film transistor first forms a
버퍼층(11)의 일 영역 상에는 반도체층(12)이 형성된다. 반도체층(12)은 활성층(12a) 및 오믹 콘택층(12b)을 포함한다. The
반도체층(12)은 폴리 실리콘(poly silicon)으로 형성된다. 폴리 실리콘을 형성하는 방법은 먼저 버퍼층(11) 상에 비정질 실리콘(amorphous silicon)층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화한다. 이때, 비정질 실리콘층은 엑시머 레이저 결정화(excimer laser anneal: ELA)방법을 이용하여 결정화한다. 비정질 실리콘층이 폴리 실리콘층으로 결정화되면, 결정화된 폴리 실리콘층을 패터닝 하여 반도체층(12)을 형성한다. (도 1b) 이 후, 반도체층(12)을 포함하여 버퍼층(11) 상에는 게이트 절연층(13)을 형성한다. (도 1c)The
게이트 절연층(13) 상에는 금속층(미도시)을 형성하고, 형성된 금속층을 패터닝하여 게이트 전극(14)을 형성한다. (도 1d) 그리고, 게이트 전극(14)을 마스크로서 사용하여 반도체층(12) 중 활성층(12a) 영역을 제외한 나머지 영역에 n타입 도판트(n+) 또는 p타입 도판트(p+)를 도핑하여 오믹 콘택층(12b)을 형성한다. (도 1d)A metal layer (not shown) is formed on the
그 다음, 게이트 전극(14)과 반도체층(12)을 포함하여 버퍼층(11) 상에 층간 절연층(15)을 형성한다. 층간 절연층(15)을 형성한 후, 반도체층(12)에는 활성화 공정을 실시한다. 비정질 상태의 반도체층(12)을 결정화하여, 폴리 상태로 만들고, 폴리 상태인 반도체층(12)을 이온 샤워로 도핑하면 고에너지의 도판트가 격자 와 충돌하면서 결정질의 실리콘 격자가 손상된다. 이에 의해, 반도체층(12)은 비정질 상태가 될 뿐만 아니라 도핑 원자가 침입형으로 존재하여 도판트의 기능을 하지 못하게 된다. 따라서, 다시 열처리를 하여 결정화 상태로 회복시키면서 도판트의 위치를 치환형으로 바꿔주는데 이 공정을 활성화라 한다. 일반적으로 활성화 공정은 노(furnace)에서 약 500℃의 온도로 수분 내지 수시간 동안 진행된다. 이후, 층간 절연층(15)을 관통하여 오믹 콘택층(12b)을 노출시키는 콘택홀(16)을 형성한다Next, the
후속 공정으로 콘택홀(16)을 통해 오믹 콘택층(12b)과 전기적으로 접속되는 소스/ 드레인 전극(17a, 17b)을 형성한다. (도 1e)In a subsequent process, the source /
상술한 종래 박막 트랜지스터를 제조 공정의 경우, 금속 기판(10)은 유리 기판에 비해 고온 열처리로 인한 누설전류가 많다. 즉, 유리 기판과 동일한 온도로 활성화 공정을 진행할 경우, 버퍼층(11)을 통해 금속 기판(10)의 금속 이온 등의 불순물이 반도체층(12)으로 확산된다. 이에 따라, 반도체층(12) 내의 특정 부위에 딥 레벨(deep level), 즉, 결함 상태 밀도가 증가하거나 또는 반도체층(12)의 버퍼층(11)과의 계면이 오염되어 누설 전류가 발생하게 된다. In the case of the above-described conventional thin film transistor manufacturing process, the
상술한 종래 박막 트랜지스터의 문제점을 해결하기 위한 본 발명의 목적은, 금속 기판의 금속 이온 등의 불순물이 반도체층으로 확산 되는 현상을 방지하여 누설 전류를 개선하는 박막 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다. SUMMARY OF THE INVENTION An object of the present invention for solving the problems of the conventional thin film transistor is to provide a thin film transistor for preventing leakage of impurities such as metal ions of a metal substrate into a semiconductor layer and improving leakage current, and a method of manufacturing the same. will be.
상기 목적을 달성하기 위한 기술적 수단으로 본 발명의 일 측면은, 금속 기판, 상기 금속 기판 상에 형성되는 확산 방지층, 상기 확산 방지층 상에 적어도 두 개의 절연 물질이 적층 되어 형성되는 버퍼층, 상기 버퍼층의 일 영역 상에 활성층과 오믹 콘택층을 구비하여 형성되는 반도체층, 상기 반도체층을 포함하여 상기 버퍼층 상에 형성되는 게이트 절연층, 상기 게이트 절연층 상의 상기 활성층과 대응하는 영역에 형성되는 게이트 전극, 상기 게이트 전극을 포함하여 상기 게이트 절연층 상에 형성되는 층간 절연층 및 상기 층간 절연층에 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 오믹 콘택층과 접속되도록 형성되는 소스/드레인 전극을 포함한다. One aspect of the present invention as a technical means for achieving the above object is a metal substrate, a diffusion barrier layer formed on the metal substrate, a buffer layer formed by stacking at least two insulating materials on the diffusion barrier layer, one of the buffer layer A semiconductor layer formed with an active layer and an ohmic contact layer on a region, a gate insulating layer formed on the buffer layer including the semiconductor layer, a gate electrode formed on a region corresponding to the active layer on the gate insulating layer, and A source formed to be connected to the ohmic contact layer by including an interlayer insulating layer formed on the gate insulating layer including a gate electrode and a predetermined contact hole exposing at least one region of the ohmic contact layer on the interlayer insulating layer / Drain electrode.
본 발명의 다른 측면은, 금속으로 형성된 기판 상에 확산 방지층을 형성하는 단계, 상기 확산 방지층 상에 적어도 두 개의 절연 물질을 적층하여 버퍼층을 형성하는 단계, 상기 버퍼층 상에 비정질 실리콘층을 형성한 후 상기 비정질 실리콘층을 폴리 실리콘으로 결정화하고, 소정의 형상으로 패터닝 하여 반도체층을 형성하는 단계, 상기 버퍼층과 상기 반도체층 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층의 일 영역 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 사용하여, 상기 반도체층의 상기 게이트 전극에 대응하는 영역을 제외한 나머지 영역을 이온 도핑(doping) 하여 상기 반도체층이 활성층과 오믹 콘택층으로 구분되도록 하는 단계, 상기 게이트 절연층과 상기 게이트 전극 상에 층간 절연층을 형성하는 단계, 노(furnace)에서 350℃ 내지 450℃의 온도로, 10분 내지 1시간 동안 열처리하여 상기 반도체층을 활성화하는 단계 및 상기 오믹 콘택층의 적어도 일 영역을 노출하는 소정의 콘택홀을 구비하여 상기 콘택홀을 통해 상기 오믹 콘택층과 접속되도록 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법을 제공하는 것이다. In another aspect of the present invention, forming a diffusion barrier layer on a substrate formed of a metal, laminating at least two insulating materials on the diffusion barrier layer to form a buffer layer, after forming an amorphous silicon layer on the buffer layer Crystallizing the amorphous silicon layer with polysilicon and patterning the semiconductor layer into a predetermined shape to form a semiconductor layer, forming a gate insulating layer on the buffer layer and the semiconductor layer, and forming a gate on one region of the gate insulating layer Forming an electrode, using the gate electrode as a mask, by ion doping the remaining region of the semiconductor layer except for the region corresponding to the gate electrode so that the semiconductor layer is divided into an active layer and an ohmic contact layer Forming an interlayer insulating layer on the gate insulating layer and the gate electrode; activating the semiconductor layer by heat treatment at a temperature of 350 ° C. to 450 ° C. for 10 minutes to 1 hour at a furnace, and the contact hole having a predetermined contact hole exposing at least one region of the ohmic contact layer. It provides a thin film transistor manufacturing method comprising the step of forming a source / drain electrode to be connected to the ohmic contact layer through.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다. Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described.
도 2a 내지 도 2f 는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다. 2A to 2F illustrate a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
도 2a 내지 도2f 를 참조하여 설명하면, 본 발명에 따른 박막 트랜지스터는 먼저, 금속 기판(20)상에 확산 방지층(21)을 형성한다. 이때, 금속 기판(20)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성되며, 확산 방지층(21)은 100nm 내지 400nm의 두께의 질화 티타늄(TiN)으로 형성된다. Referring to FIGS. 2A to 2F, the thin film transistor according to the present invention first forms a
확산 방지층(21)은 금속 기판(20)의 금속 이온등의 불순물이 소정의 열처리 공정으로 인해 버퍼층(22)을 지나 반도체층(23)으로 확산 되는 현상을 방지하기 위해 형성된다. (도 2a) 이 후, 확산 방지층(21) 상에는 버퍼층(22)이 형성된다. The
버퍼층(22)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되는 것을 방지하기 위해 형성된다. 한편, 버퍼층(22)을 단층으로 형성할 경우, 소정의 열처리 공정 시 금속 기판(20)의 금속 이온등의 불순물이 버퍼층(22)을 통과하여 반도체층(23)으로 확산 될 수 있으므로, 버퍼층(22) 복수층으로 형성하여, 금 속 물질이 버퍼층(22)을 쉽게 통과하지 못하도록 한다. 일례로, 버퍼층(22)은 제 1 산화 실리콘(SiO2)(22a)/제 1 질화 실리콘(SiNx)(22b)이 적층된 이중 구조로 형성한다. 바람직하게는, 제 1 산화 실리콘은 200nm 내지 1um의 두께로 형성하고, 제 1 질화 실리콘은 50nm 내지 200nm의 두께로 형성하며, 제 1 산화 실리콘(22a)과 제 1 질화 실리콘(22b)의 위치는 서로 바뀌어도 무방하다. (도 2b) 이 후, 버퍼층(22)의 일 영역 상에는 활성층(23a)과 오믹 콘택층(23b)을 포함하는 반도체층(23)이 형성된다.The
반도체층(23)은 활성층(23a) 및 오믹 콘택층(23b)을 포함하며, 폴리 실리콘(poly silicon)으로 형성된다. 폴리 실리콘을 형성하는 방법은 먼저 버퍼층(22) 상에 비정질 실리콘(amorphous silicon)층을 형성하고, 약 430℃ 정도의 온도에서 가열하여 비정질 실리콘층 내부에 함유된 수소 성분을 제거하는 탈수소 처리 공정을 수행한 후, 탈수소 처리된 비정질 실리콘층을 소정의 방법으로 결정화한다. 이때, 비정질 실리콘층은 엑시머 레이저 결정화(excimer laser anneal: ELA)방법을 이용하여 결정화한다. 비정질 실리콘층이 폴리 실리콘층으로 결정화되면, 결정화된 폴리 실리콘층을 패터닝 하여 반도체층(23)을 형성한다. (도 2c) 이 후, 반도체층(23)을 포함하여 버퍼층(22) 상에는 게이트 절연층(24)을 형성한다. (도 2d)The
게이트 절연층(24) 상에는 금속층(미도시)을 형성하고, 형성된 금속층을 패터닝하여 게이트 전극(25)을 형성한다. (도 2e) 그리고, 게이트 전극(24)을 마스크로서 사용하여 반도체층(23) 중 활성층(23a) 영역을 제외한 나머지 영역에 n타입 도판트(n+) 또는 p타입 도판트(p+)를 도핑하여 오믹 콘택층(23b)을 형성한다. A metal layer (not shown) is formed on the
그 다음, 게이트 전극(25)과 반도체층(23)을 포함하여 버퍼층(22) 상에 층간 절연층(26)을 형성한다. 층간 절연층(26)을 형성한 후, 반도체층(23)에는 활성화 공정을 실시한다. 한편, 비정질 상태의 반도체층(23)을 결정화하여, 폴리 상태로 만들고, 폴리 상태인 반도체층(23)을 이온 샤워로 도핑하면 고에너지의 도판트가 격자와 충돌하면서 결정질의 실리콘 격자가 손상된다. 이에 의해, 반도체층(23)은 비정질 상태가 될 뿐만 아니라 도핑 원자가 침입형으로 존재하여 도판트의 기능을 하지 못하게 된다. 따라서, 다시 열처리를 하여 결정화 상태로 회복시키면서 도판트의 위치를 치환형으로 바꿔주는데 이 공정을 활성화라 한다. 이때, 활성화 공정은 노(furnace)에서 350℃ 내지 450℃의 온도로, 10분 내지 1시간 동안 진행된다. 이후, 층간 절연층(26)을 관통하여 오믹 콘택층(23b)을 노출시키는 콘택홀(27)을 형성한다Next, an
후속 공정으로 콘택홀(27)을 통해 오믹 콘택층(23b)과 전기적으로 접속되는 소스/ 드레인 전극(28a, 28b)을 형성한다. (도 2f)In a subsequent process, the source /
상술한 바와 같은 박막 트랜지스터 제조 공정에서 반도체층(23)의 활성화 공정은 고온 열처리를 필요로 한다. 이때, 금속 기판(20)에서 기인하는 금속 이온등의 불순물이 반도체층(23)으로 확산되는 거리는 하기 [수학식1]과 같이 표현할 수 있다. In the thin film transistor manufacturing process as described above, the activation process of the
(:단, x는 확산거리, Where x is the diffusion distance, DD 00 는 상수, t는 확산 시간, T는 온도, E*는 에너지 장벽)Is constant, t is diffusion time, T is temperature and E * is energy barrier)
[수학식 1]을 통해, 확산 거리(x)는 온도(T)에 지수적으로 비례하고, 시간(t)에는 1/2승으로 비례하는 것을 알 수 있다. 따라서, 활성화 공정을 실시하는 온도(T)와 시간(t)을 단축함으로써, 불순물의 확산 거리(x)를 줄일 수 있다. Through Equation 1, it can be seen that the diffusion distance x is exponentially proportional to the temperature T and is proportional to the power of 1/2 at time t. Therefore, by shortening the temperature T and the time t for performing the activation process, the diffusion distance x of the impurities can be reduced.
도 3a 내지 도 3c는 활성화 공정의 열처리 온도와 시간에 따른 누설 전류 특성을 나타낸 도이고, 표 1은 도 3a 내지 도 3c의 표시 데이터를 나타낸 것이다. 3A to 3C are diagrams illustrating leakage current characteristics according to heat treatment temperature and time of an activation process, and Table 1 shows display data of FIGS. 3A to 3C.
도 3a 내지 도 3c와 표 1을 결부하여 설명하면, 3A to 3C and Table 1 will be described in conjunction,
도 3a 내지 도 3c, 그리고, 표 1을 통해 반도체층을 활성화하는 공정을 노(furnace)에서 450℃의 온도로 2시간 동안 실시하였을 때 누설 전류는 1.26e-11이고, 400℃의 온도로 2시간 동안 실시하였을 때 누설 전류는 6.31e-12이며, 400℃의 온도로 30분 동안 실시하였을 때 누설 전류는 2.51e-12인 것을 알 수 있다. 3A to 3C, and when the process of activating the semiconductor layer is performed for 2 hours at a temperature of 450 ° C. in a furnace for 2 hours, the leakage current is 1.26e −11 and 2 at 400 ° C. when performed during the time the leakage current is 6.31e -12, when carried out for 30 minutes at a temperature of 400 ℃ leakage current is found to be 2.51e -12.
즉, 도 3c에 도시된 400℃의 온도로 30분 동안 반도체층의 활성화 공정을 실시하였을 때의 누설 전류가 가장 적기 때문에, 400℃, 30분의 공정 온도와 시간이 누설 전류를 감소시키는데 가장 적합하다. That is, since the leakage current is minimal when the semiconductor layer activation process is performed for 30 minutes at the temperature of 400 ° C shown in Fig. 3C, the process temperature and time of 400 ° C and 30 minutes are most suitable for reducing the leakage current. Do.
도 4a 내지 도 4f 는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 도이다. 4A to 4F illustrate a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
도 4a 내지 도 4f를 참조하여 설명하면, 본 발명에 따른 박막 트랜지스터는 먼저, 금속 기판(30)상에 확산 방지층(31)을 형성한다. 이때, 금속 기판(30)은 스테인리스강(SUS) 또는 티타늄(Ti)으로 형성되며, 확산 방지층(31)은 100nm 내지 400nm의 두께의 질화 티타늄(TiN)으로 형성된다. Referring to FIGS. 4A to 4F, the thin film transistor according to the present invention first forms a
확산 방지층(31)은 금속 기판(30)의 금속 이온 등의 불순물이 소정의 열처리 공정으로 인해 버퍼층(32)을 지나 반도체층(33)으로 확산 되는 현상을 방지하기 위해 형성된다. (도 4a) 이 후, 확산 방지층(31) 상에는 버퍼층(32)이 형성된다. The
버퍼층(32)은 외부로부터의 열 등의 요인으로 인해 금속 기판(10)이 손상되는 것을 방지하기 위해 형성된다. 한편, 버퍼층(32)을 단층으로 형성할 경우, 소정의 열처리 공정 시 금속 기판(30)의 금속 물질이 버퍼층(32)을 통과하여 반도체층(33)으로 확산 될 수 있으므로, 버퍼층(32) 복수층으로 형성하여, 금속 물질이 버퍼층(32)을 쉽게 통과하지 못하도록 한다. 일례로, 버퍼층(32)은 제 1 산화 실리콘(SiO2)(32a)/제 1 질화 실리콘(SiNx)(32b)/제 2 산화 실리콘(32c)/제 2 질화 실리콘(32d)이 적층된 구조로 형성한다. 바람직하게는, 제 1 산화 실리콘(32a)은 200nm 내지 1um, 제 1 질화 실리콘(32b)은 50nm 내지 200nm, 제 2 산화 실리콘(32c)은 50nm 내지 1um, 제 2 질화 실리콘(32d)은 50nm 내지 200nm의 두께로 형성하며, 산화 실리콘과 질화 실리콘의 위치는 서로 바뀌어도 무방하다. (도 4b) 이 후, 형성되는 반도체층(33)(도 4c), 게이트 절연층(34)(도 4d), 게이트 전극(35)(도 4e), 층간 절연층(36) 및 소스 드레인 전극(37a, 37b)에 관한 설명은 도 2a 내지 도 2f를 참조한 설명과 같으므로 생략하기로 한다. (도 4f)The
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, it will be understood by those skilled in the art that various modifications are possible within the scope of the technical idea of the present invention.
본 발명에 따른 박막 트랜지스터 및 그 제조 방법에 의하면, 확산 방지층과, 적어도 이중 이상의 구조로 적층된 버퍼층을 구비하고, 또한, 활성화 공정 온도와 공정 시간을 단축함으로써 반도체 층의 활성화 공정 시 금속 기판의 금속 성분이 반도체층으로 확산 되는 현상을 방지하여 누설 전류를 개선할 수 있다. According to the thin film transistor and the manufacturing method according to the present invention, the diffusion barrier layer and the buffer layer stacked in at least a double or more structure, and further, by reducing the activation process temperature and process time, the metal of the metal substrate during the activation process of the semiconductor layer The leakage current can be improved by preventing the component from diffusing into the semiconductor layer.
Claims (11)
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