KR20070046342A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070046342A
KR20070046342A KR1020050102937A KR20050102937A KR20070046342A KR 20070046342 A KR20070046342 A KR 20070046342A KR 1020050102937 A KR1020050102937 A KR 1020050102937A KR 20050102937 A KR20050102937 A KR 20050102937A KR 20070046342 A KR20070046342 A KR 20070046342A
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 하부 구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀 표면 및 층간절연막 상에 베리어막을 형성하는 단계와, 상기 층간절연막 상에 형성된 베리어막 부분을 선택적으로 제거하는 단계와, 상기 잔류 베리어막 및 층간절연막 상에 콘택홀을 매립하도록 플러그용 텅스텐막을 형성하는 단계와, 상기 텅스텐막을 층간절연막이 노출될 때까지 전면 식각하여 하부 구조물과 콘택되는 텅스텐 플러그를 형성하는 단계와, 상기 층간절연막 상에 텅스텐 플러그와 콘택되는 금속배선을 형성하는 단계를 포함하며, 상기 텅스텐막은 베리어막 상에서는 두껍게 증착됨과 아울러 상기 베리어막과의 접착력이 우수한 반면에 층간절연막 상에서는 상대적으로 얇게 증착됨과 아울러 층간절연막과의 접착력이 약하여, 그에 대한 전면 식각시, 디싱(dishing)의 발생없이 플러그로 형성되는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2 및 도 3은 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면사진.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
400 : 반도체 기판 410 : 하부 구조물
420 : 층간절연막 430 : 베리어막
440 : 텅스텐막 440a : 텅스텐 플러그
450 : 알루미늄 배선 H : 콘택홀
R : 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속배 선용 콘택플러그를 비롯한 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 전기적 연결 통로를 제공하는 콘택홀의 매립 플러그 물질을 비롯한 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도 향상에 기인해서 콘택홀의 너비는 감소하고, 아울러 콘택홀의 깊이는 깊어짐에 따라, 알루미늄으로는 미세 크기의 콘택홀을 완전 매립시키는 것이 어렵게 되었다.
따라서, 이러한 콘택홀 매립의 문제를 해결하기 위해, 알루미늄 보다 매립 특성이 우수한 금속막, 예컨데 텅스텐막으로 콘택홀을 완전 매립시켜, 이것을 금속배선과 하부구조물간의 전기적 연결을 위한 콘택플러그로 이용하는 기술이 제안되었다.
이하에서는 도 1a 내지 도 1c를 참조해서 텅스텐을 금속 배선용 콘택플러그 물질로 사용하는 종래의 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 하부 구조물(110)이 형성된 반도체 기판(100) 상에 층간절연막(120)을 형성하고, 상기 층간절연막(120)을 식각하여 하부 구조물(110)을 노출시키는 콘택홀(H)을 형성한다.
그런 다음, 상기 콘택홀(H) 표면 및 층간절연막(120) 상에 Ti/TiN 적층막 또는 TiN막 재질의 베리어막(130)을 형성한 후, 계속해서, 상기 베리어막(130) 상에 콘택홀(H)을 매립시키도록 텅스텐막(140)을 증착한다.
여기서, 상기 베리어막(130)은 후속의 텅스텐막(140) 증착시 핵생성을 용이 하게 할 뿐만 아니라, 콘택홀(H) 및 층간절연막(120) 표면과 텅스텐막(140)의 접착(adhesion)력을 개선시키는 글루막(Glue layer)의 역할도 수행한다.
한편, 상기 텅스텐막(140)은 층간절연막(120) 표면을 기준으로 2000∼3000Å의 두께로 형성하는데, 이렇게 충분한 두께의 텅스텐막(140)을 증착하는 이유는 콘택홀(H) 상부에 텅스텐막의 골이 형성되는 것을 최소화하기 위함이다.
도 1b를 참조하면, 상기 층간절연막(120)이 노출되도록 텅스텐막(140)과 베리어막(130)을 건식식각 방식으로 차례로 에치-백(etch-back)하여 콘택홀(H) 내에 금속배선용 텅스텐 플러그(140a)를 형성한다.
도 1c를 참조하면, 상기 텅스텐 플러그(140a) 및 층간절연막(120) 상에 배선용 금속막인 알루미늄막을 증착한 후, 상기 알루미늄막 상에 배선 영역을 정의하는 마스크패턴(미도시)을 형성한다.
그런 다음, 상기 마스크패턴(미도시)을 식각장벽으로 이용해서 알루미늄막을 식각하여 텅스텐 플러그(140a)와 콘택되는 알루미늄 배선(150)을 형성하고, 마스크패턴(미도시)을 제거한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
한편, 전술한 종래 기술에서는 텅스텐 플러그(140a)를 형성하기 위한 에치-백시 층간절연막(120)을 식각정지막으로 이용해서 텅스텐막(140)과 베리어막(130)을 차례로 식각한 후, 텅스텐 플러그(140a) 및 층간절연맛(120) 상에 배선용 알루미늄막을 형성하였지만, 이러한 공정을 다소 변경하여, 상기 에치-백시 층간절연막 (120)이 아닌 베리어막(130)을 식각정지막으로 이용해서 텅스텐막(140)을 식각한 후, 상기 에치-백으로 콘택홀(H) 내부에 형성된 텅스텐 플러그(140a) 및 노출된 베리어막(130) 상에 배선용 알루미늄막을 형성할 수도 있다. 이 경우, 상기 층간절연막(120) 상에 형성된 베리어막(130) 부분은 알루미늄 배선(150) 형성을 위한 알루미늄막 패터닝시 함께 식각한다.
그러나, 전술한 종래 기술에 따른 콘택플러그 및 금속배선 형성 공정에서는, 층간절연막(120) 상에 형성된 텅스텐막(140) 부분을 제거하기 위한 에치-백 공정시, 도 1b의 A영역에 도시된 바와 같이, 콘택홀(H) 상단에 텅스텐막(140)의 손실(loss)로 인한 홈(R)이 형성되는데, 이러한 홈(R)으로 인해, 도 1c의 B영역에 도시된 바와 같이, 알루미늄막과 텅스텐 플러그(140a)의 접촉 특성이 열화되는 문제가 있다.
상기 텅스텐 플러그(140a)의 손실 현상은, 일반적인 플러그 디싱(dishing) 현상의 일종으로서, 콘택홀(H) 부분과 층간절연막(120) 부분 상에 형성되는 텅스텐막(140)의 높이 차이에서 유발되는데, 심한 경우, 상기 텅스텐 플러그(140a)의 손실 두께는 1300Å 이상이 된다. 도 2는 상기 텅스텐 플러그(140a)의 손실 현상을 나타내는 반도체 소자의 단면사진이다.
그러므로, 텅스텐 플러그(140a) 형성 후, 알루미늄막 증착시 알루미늄의 단차 피복성(step coverage)가 좋지 않은 것과 관련하여 콘택홀(H) 상단의 홈(R) 부분이 알루미늄막에 의해 완전 매립되지 못하므로, 도 3에 나타난 바와 같이, 텅스 텐 플러그(140a)와 알루미늄막의 계면에서 보이드(void)가 유발되는 등 금속배선과 콘택플러그간 접촉 특성이 열화된다.
상기 금속배선과 콘택플러그간 접촉 불량은 배선의 저항을 증가시켜 그 신뢰성을 감소시키고, 심한 경우, 소자 내부로의 원활한 전원공급을 방해하여 동작 페일(fail)을 유발하게 된다.
이러한 금속배선과 콘택플러그간 접촉 불량 문제는 반도체 소자의 고집적화로 배선의 폭이 감소하여 배선 자체 저항은 증가하고, 콘택홀의 폭이 감소하여 금속배선과 콘택플러그간 콘택 마진은 감소하고 있는 추세에서, 그 심각성이 더욱 증대되고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 금속배선용 콘택플러그 형성시 콘택플러그의 식각 손실을 억제하여 금속배선과 콘택플러그의 접촉 특성을 개선함으로써, 금속배선의 신뢰성 및 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 제조방법은, 하부 구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀 표면 및 층간절연막 상에 베리어막을 형성하는 단계; 상기 층간절연막 상에 형성된 베리어막 부분을 선택적으로 제거하는 단계; 상기 잔류 베리어막 및 층간절연막 상에 콘택홀을 매립하도록 플러그용 텅스텐막을 형성하는 단계; 상기 텅스텐막을 층간절연막이 노출될 때까지 전면 식각하여 하부 구조물과 콘택되는 텅스텐 플러그를 형성하는 단계; 및 상기 층간절연막 상에 텅스텐 플러그와 콘택되는 금속배선을 형성하는 단계;를 포함하며, 상기 텅스텐막은 베리어막 상에서는 두껍게 증착됨과 아울러 상기 베리어막과의 접착력이 우수한 반면에 층간절연막 상에서는 상대적으로 얇게 증착됨과 아울러 층간절연막과의 접착력이 약하여, 그에 대한 전면 식각시, 디싱의 발생없이 플러그로 형성되는 것을 특징으로 한다.
여기서, 상기 베리어막은 Ti/TiN막 또는 TiN막으로 형성하는 것을 특징으로 한다.
상기 층간절연막 상에 형성된 베리어막 부분을 선택적으로 제거하는 단계는 ICP 식각 방식에 따라 기판에 0∼20W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 수행한다.
상기 텅스텐막의 전면 식각은 ICP 식각 방식에 따라 기판에 20∼50W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a를 참조하면, 하부 금속배선과 같은 하부 구조물(410)이 구비된 반도체 기판(400) 상에 상기 하부 구조물(410)을 덮도록 층간절연막(420)을 증착한 후, 화 학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 그 표면을 연마하여 평탄한 표면을 갖는 층간절연막(420)을 형성한다. 그런 다음, 상기 층간절연막(420)의 일부분을 선택적으로 식각하여 하부 구조물(410)을 노출시키는 콘택홀(H)을 형성한다. 다음으로, 상기 콘택홀(H) 표면 및 층간절연막(420) 상에 Ti/TiN막 또는 TiN막 재질의 베리어막(430)을 형성한다.
도 4b를 참조하면, 상기 층간절연막(420) 상에 형성된 베리어막(430) 부분을 선택적으로 제거한다. 여기서, 상기 층간절연막(420) 상에 형성된 베리어막(430) 부분을 선택적으로 제거하는 단계는 식각 플라즈마 발생을 위해 전기장(electric field)과 자기장(magnetic field)을 동시에 사용하는 ICP(inductively coupled plasma) 식각 방식에 따라 기판(300)에 0∼20W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 수행한다.
이와 같이, 기판 바이어스에 비해 매우 큰 소오스 파워를 인가하여 베리어막(430)에 대한 식각을 진행하면, 기판부로 향하는 이온(ion)의 직진성이 약하므로, 가속된 이온의 충돌에 의한 물리적 식각이 거의 발생하지 않기 때문에, 콘택홀(H) 내부의 베리어막 부분은 거의 식각되지 않고, 층간절연막(420) 상에 형성된 베리어막 부분만 선택적으로 제거된다. 이러한 원리로 상기 베리어막(430)에 대한 식각은 식각 마스크를 사용하지 않는 논-패턴(non-pattern) 식각으로 수행할 수 있다.
한편, 상기 베리어막(430) 식각시 식각 가스로는 Cl2와 BCl3를 포함하는 혼합 가스를 사용하는데, 상기 혼합 가스는 식각을 방해하는 식각 부산물을 제거하는 캐리어 가스(carrier gas)로서 N2 가스를 더 포함할 수도 있다.
도 4c를 참조하면, 상기 잔류 베리어막(430) 및 층간절연막(420) 상에 콘택홀(H)을 매립되도록 플러그용 텅스텐막(440)을 증착한다. 여기서, 상기 플러그용 텅스텐막(440)은 층간절연막(420) 상에 1000Å 정도의 두께로 형성한다.
이때, 상기 텅스텐막(440)은 베리어막(430) 상에서는 핵생성이 용이하여 두껍게 증착됨과 아울러 상기 베리어막(430)과의 접착력이 우수한 반면에 층간절연막(420) 상에서는 핵생성이 용이하지 않아 상대적으로 얇게 증착됨과 아울러 층간절연막(420)과의 접착력이 약하다. 이에 따라, 후속하는 텅스텐막(440)에 대한 전면 식각시, 층간절연막(420) 상에 형성된 텅스텐막 부분을 콘택홀(H) 내에 형성된 텅스텐막 부분 보다 쉽게 제거할 수 있어서, 플러그의 디싱(dishing) 현상을 억제할 수 있다.
도 4d를 참조하면, 상기 텅스텐막(440)을 층간절연막(420)이 노출될 때까지 전면 식각하되, ICP 식각 방식에 따라 기판(400)에 20∼50W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 텅스텐막(440)에 대한 전면 식각을 수행함으로써, 가속화된 플라즈마에 의한 물리적 식각을 억제하고 결과물 표면부의 화학적 식각을 유도한다. 이로써, 상기 콘택홀(H) 상단의 텅스텐막(440)의 손실을 최소화하면서 상기 층간절연막(420) 상에 형성되어 접착력이 약한 텅스텐막 부분을 용이하게 제거할 수 있다. 이에 따라, 상기 콘택홀(H) 내에 디싱(dishing) 발생이 억제된 텅스텐 플러그(440a)를 형성할 수 있다.
한편, 상기 텅스텐막(440)에 대한 전면 식각시 사용하는 식각 가스는 SF6를 주요 식각 가스로 포함하는 혼합 가스이다.
도 4e를 참조하면, 상기 텅스텐 플러그(440a) 및 층간절연막(420) 상에 배선용 금속막인 알루미늄막을 증착한 후, 상기 알루미늄막 상에 배선 영역을 정의하는 마스크패턴(미도시)을 형성한다.
그런 다음, 상기 마스크패턴(미도시)을 식각장벽으로 이용해서 알루미늄막을 식각하여 텅스텐 플러그(440a)와 콘택되는 알루미늄 배선(450)을 형성한다. 그리고 나서, 상기 마스크패턴(미도시)을 제거한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다.
이와 같이, 본 발명은 텅스텐 플러그를 포함한 금속배선을 형성함에 있어서, 베리어막이 형성된 콘택홀 내부에는 텅스텐막이 두껍게 증착되고 그에 대한 식각이 느리지만, 베리어막이 없는 층간절연막 상에는 텅스텐막이 상대적으로 얇게 증착되고 그에 대한 식각이 빠르다는, 베리어막 유무에 따른 텅스텐막의 증착 및 식각 특성 차이를 이용함으로써, 텅스텐 플러그 형성을 위한 텅스텐막의 전면 식각시 플러그의 디싱(dishing) 발생을 억제하여, 상기 텅스텐 플러그와 콘택되는 금속배선의 접촉 특성을 개선할 수 있다.
그러므로, 본 발명은 플러그 디싱(dishing)에 기인하는 플러그와 금속배선간 접촉 불량에 따른 배선의 저항 증가, 배선의 신뢰성 열화 및 소자의 동작 페일(fail)을 방지하여, 소자의 특성 및 제조 수율을 개선할 수 있다.
부가해서, 본 발명은 층간절연막(420) 상에 증착되는 텅스텐막의 두께가 베리어막이 형성된 콘택홀(H) 내에 증착되는 텅스텐막의 두께에 비해 상대적으로 얇 기 때문에, 층간절연막(420) 상에 형성되는 텅스텐막의 두께를 종래(2000∼3000Å)의 절반 정도(약 1000Å)의 수준으로 낮출 수 있어서, 텅스텐막의 에치-백 공정 시간을 감소시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 텅스텐 플러그를 포함한 금속배선을 형성함에 있어서, 베리어막 유무에 따른 텅스텐막의 증착 및 식각 특성 차이를 이용함으로써, 텅스텐 플러그 형성을 위한 텅스텐막의 전면 식각시 플러그의 디싱(dishing) 발생을 억제하여, 텅스텐 플러그와 그와 콘택되는 금속배선간 접촉 특성을 개선할 수 있다. 그러므로, 본 발명은 플러그 디싱(dishing)에 기인하는 플러그와 금속배선간 접촉 불량에 따른 배선의 저항 증가, 배선의 신뢰성 열화 및 소자의 동작 페일(fail)을 방지하여, 소자의 특성 및 제조 수율을 개선할 수 있다.
부가해서, 본 발명에서는 텅스텐막으로 콘택홀을 매립시킬 때 층간절연막 상에 증착되는 텅스텐막의 두께를 종래의 절반 수준으로 감소시킬 수 있어서, 텅스텐 플러그 형성을 위한 텅스텐막의 에치-백(etch-back) 시간이 단축된다는 공정상의 잇점이 있다.

Claims (4)

  1. 하부 구조물이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 하부 구조물을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀 표면 및 층간절연막 상에 베리어막을 형성하는 단계;
    상기 층간절연막 상에 형성된 베리어막 부분을 선택적으로 제거하는 단계;
    상기 잔류 베리어막 및 층간절연막 상에 콘택홀을 매립하도록 플러그용 텅스텐막을 형성하는 단계;
    상기 텅스텐막을 층간절연막이 노출될 때까지 전면 식각하여 하부 구조물과 콘택되는 텅스텐 플러그를 형성하는 단계; 및
    상기 층간절연막 상에 텅스텐 플러그와 콘택되는 금속배선을 형성하는 단계;를 포함하며,
    상기 텅스텐막은 베리어막 상에서는 두껍게 증착됨과 아울러 상기 베리어막과의 접착력이 우수한 반면에 층간절연막 상에서는 상대적으로 얇게 증착됨과 아울러 층간절연막과의 접착력이 약하여, 그에 대한 전면 식각시, 디싱의 발생없이 플러그로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 베리어막은 Ti/TiN막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 층간절연막 상에 형성된 베리어막 부분을 선택적으로 제거하는 단계는 ICP 식각 방식에 따라 기판에 0∼20W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 텅스텐막의 전면 식각은 ICP 식각 방식에 따라 기판에 20∼50W의 바이어스를 인가한 상태에서 700∼1000W의 소오스 파워를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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