KR20070042449A - 소자 분리 영역 형성 방법 및 그 구조 - Google Patents
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Abstract
반도체 소자의 소자 분리 영역을 형성하는 방법이 설명된다. 본 발명의 일 실시예에 의한 반도체 소자의 소자 분리 영역을 형성하는 방법은, 표면을 가진 가공물을 준비하고, 가공물 상에 화학기계적연마(CMP: Chemical Mechanical Polish) 정지층이 형성되고, 및 CMP 정지층 상에 희생막이 형성된다. 희생막, CMP 정지층, 및 가공물에 소자 분리 영역을 위한 트렌치가 패터닝된다. 소자 분리 영역은 절연 물질로 충진되고, CMP 공정이 CMP 정지층의 표면 상으로부터 절연 물질을 제거하기 위하여 사용된다. 희생막은 CMP 공정 중에 제거된다.
소자 분리, STI, 희생막
Description
도 1은 종래 기술에 의한 디싱이 일어난 STI 영역을 가지는 반도체 소자의 종단면도이다.
도 2는 반도체 가공물의 표면 전면적으로 다수의 STI 영역이 형성되고, 넓은 STI 영역에 디싱이 발생하고 협소한 STI 영역에 디싱이 발생하지 않은 것을 도시한 종단면도이다.
도 3 내지 도 5는 다양한 제조 단계에서 본 발명의 적절한 실시예에 따라 STI 영역을 형성하는 방법을 도시한 종단면도이다.
도 6 내지 도 8은 본 발명의 다른 적절한 실시예에 따라 다양한 제조 단계에서 STI 영역을 형성하는 방법을 도시한 종단면도이다.
도 9는 본 발명의 실시예들에 따라 다수의 STI 영역이 가공물의 표면 전면적으로 형성될 때, STI 영역의 절연 물질의 표면이 평탄하거나 가공물의 표면 상으로 얕게 솟은 것을 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
200: 반도체 소자 202, 302: 가공물
204, 304: 산화막 206, 306: 질화막
214, 314: 절연 물질 220, 221, 222: 기판 영역
230, 330: 희생막 232: 하드 마스크
234, 334: 표면 236, 336: 돌출부
310, 312: 라이너
본 발명은 반도체 제조 방법에 관한 것으로, 특히 반도체 소자의 소자 분리 영역 및 그 제조 방법에 관한 것이다.
반도체 소자들은 다양한 전자 응용 분야, 예를 들어 퍼스널 컴퓨터, 휴대 전화기, 디지털 카메라 및 기타 여러 전자 장비에 사용된다. 반도체 소자들은 일반적으로 반도체 기판 상에 절연 물질(또는 유전 물질), 전도 물질, 그리고 다른 물질층들을 순차적으로 증착하고, 회로 소자나 구성 요소를 형성하기 위하여 포토리소그래피 공정을 이용하여 다양한 층들을 패터닝 하여 제조 된다. 전기적 구성요소들, 예를 들어 트랜지스터, 커패시터, 다이오드, 전도성 라인 및 기타 다른 구성 요소들이 다양한 물질 내에서 집적회로를 형성하기 위한 전도성 층 간의 와이어링에 의해 연결되어 형성된다.
소자 분리 영역은 근접한 전기적 구성 요소나 단위 소자들을 전기적으로 격리시키기 위하여 반도체 소자 상에 형성된다. 소자 분리 영역은 일반적으로 물질층 내에 트렌치를 식각하고 실리콘 산화물(SiO2)같은 절연 물질로 트렌치를 충진함으로써 형성된다. 소자 분리 영역의 한 형태는 예를 들어 쉘로우 트렌치 아이솔레이션(STI: Shallow Trench Isolation)과 같은 기술 분야에서 참조된다. STI는 다른 반도체 소자의 소자 분리 영역을 형성하는 데에도 사용되지만, 예를 들어 두 양성 및 음성 채널이 상보적인 모양을 가진 CMOS 소자의 양성 및 음성 채널을 격리하는 데에도 사용된다. CMOS 소자의 양성 및 음성 채널들은 일반적으로 PMOS와 NMOS 트랜지스터들에서 사용된다. STI 영역은 예를 들어, CMOS의 PMOS 트랜지스터와 NMOS 트랜지스터의 n 웰과 p 웰 사이에 개별적으로 형성될 수 있다. STI 영역은 예를 들어, 통상적으로 가공물이나 기판 내에서 대략 0.5 내지 1.0㎛ 정도의 최대 n 웰과 p 웰 도핑 농도의 깊이에 의해 연장된다. 다른 응용으로, 예를 들면, 기억소자나 다른 집적회로에서 깊은 트렌치 아이솔레이션이 사용된다. 깊은 트렌치 아이솔레이션은 예를 들어, 대개 트렌치에 1.0㎛ 이상의 깊이로 절연 물질이 채워짐으로써 구성된다.
도 1에 종래 기술에 의한 STI(118)가 도시 된다. STI 영역(118)을 형성하기 위하여, 반도체 기판을 포함하는 가공물(102)을 준비하고, 산화막(104)이 가공물(102) 상에 형성된다. 실리콘 질화물(SixNy)를 포함하는 패드 질화막(106)이 산화막(104) 상에 형성된다. 가공물(102), 산화막(104) 및 패드 질화막(106)이 리소그래피를 사용하여 STI를 위한 원하는 트렌치 모양으로 패터닝 된다. 도면에 보여지듯이 산화막과 질화막 라이너들(110, 112)이 패드 질화막(106)과 트렌치 패턴 상에 각각 형성된다. SiO2 같은 절연 물질(114)이 트렌치를 충진하며 패드 질화막(106) 상에 형성된다. 과잉 절연 물질(114)은 CMP(Chemical Mechanical Polishing)를 사용하여 패드 질화막(106) 표면으로부터 제거된다.
패드 질화막(106)이 절연 물질(114)보다 느리게 제거되므로 CMP 공정이 패드 질화막(106) 상에서 정지된다. 이를 "선택적" CMP 공정이라 한다. 그러나, 선택적 CMP 공정은 연마제를 포함하는 슬러리들을 활용하는데, 도면의 참조부호 116으로 도시되었듯이, 패드 질화막(106)에 이르러서, 이후로 트렌치 산화물(118)의 디싱 현상을 야기한다. 디싱이란 용어는 절연 물질(114)이 제거되면서 패드 질화막(106)의 표면보다 아래로 초과된 것을 의미한다. 패드 질화막(106)의 표면 아래로 절연 물질(114)이 디싱 된 것은, 후에 패드 질화막(106), 산화막(104) 및 절연 물질(114)이 가공물(102)의 표면으로부터 습식 식각을 이용하여 제거될 때, 디싱(도1의 116') 패턴이 가공물(102)의 표면보다 낮은 위치의 절연 물질(114) 내에 남아 가공물(102), 즉 반도체 소자들 사이의 소자분리 특성을 저하시키기 때문에 원하지 않는 현상이다.
디싱을 회피하기 위한 종래 기술 방법으로 연마제 슬러리를 사용한 CMP 공정에서 고정형 연마 CMP 패드의 사용을 제안할 수 있다. 고정형 연마 CMP 패드는 연마제가 트렌치 내부로 들어가는 것을 피하기 위하여 연마제가 슬러리에 포함되지 않는다. 더 적절하게, 고정형 연마 CMP 패드는, 연마 매개체가 부착되거나 CMP 패드에 고정된다. 그런데, 고정형 연마 CMP 패드는 패드 질화막(106)의 표면에 미세 한 흠집(micro scratch)을 낼 수 있고, 가격이 비싸며, 빈번하게 교체를 해주어야 하므로 설치 및 유지비가 많이 든다는 문제가 있다. 그리고, 선택적 슬러리 공정은 STI 영역 형성에 더 자주 사용되고 있다.
도 2는 가공물(102) 상에 형성된 종래 기술에 의한 몇 개의 STI 영역들(118a, 118b)의 종단면도를 도시한 도면이다. 종종, 디싱(116')이 도면 좌측 영역(120)의 STI 영역(118a)에만 발생하고 우측 영역(122)의 STI 영역(118b)에는 발생하지 않는다. 예를 들어, 넓은 STI 영역(118a)은 협소한 STI 영역(118b)보다 더 심하게 디싱(116')이 나타나는 경향을 보인다. 전형적으로, 넓은 STI 영역 트렌치는 디싱(116')이 더 심하다. 가공물(102)의 표면 전면적으로 모든 STI 영역들(118a, 118b)의 디싱(116')을 방지하는 것이 요구된다.
일반적으로, 반도체 소자(100) 제조 공정에서, "계단 높이(step height)"와 같은 용어는 전형적으로 가공물(102) 표면의 전면적인 형태의 양을 정의하는데 사용된다. 예를 들어, 최대 및 최소 계단 높이는 전형적으로 웨이퍼 상에 집적 회로가 생산되기 위하여 정의된다. STI 영역(118a, 118b)을 가진 반도체 소자 내에서, 계단 높이는 가공물(102)의 표면 상에 형성된 STI 영역(118)의 표면으로 예정된다(도시되지 않음). 반도체 소자(100)에서 계단 높이의 범위는 전형적으로 특정한 기술적 난점을 위해 명확한 양으로 제한된다. STI 영역의 계단 높이는 가공물의 표면에서 전반적으로 다양하고, 패드 질화막(도 1의 106)의 두께, STI 영역을 형성하기 위해 사용되는 절연 물질(114)의 양 및 식각 공정의 변동성과 같은 다양한 파라미터에 의존된다. 종래의 CMP 공정에 의한 돌출부 및 디싱은 볼록하거나 오목한 모양 이고 트렌치의 넓이에 의존되지만, 계단 높이는 트렌치 넓이에 의존하지 않는다. 계단 높이의 제한된 양이 허용될 수 있는 정도일지라도 소자 분리는 모양과 활성 영역 사이에서 형성되기 때문에 CMP 공정 때문에 형성되는 패인 자국(divot)이 원하지 않게 형성된다.
그러므로, STI 영역의 디싱이 감소 또는 배제된 반도체 소자의 소자 분리 구조를 형성하기 위하여 개선된 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 디싱이 방지되는 반도체 소자의 소자 분리 영역을 형성하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 소자의 소자 분리 영역 형성 방법으로 제조된 반도체 소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이러한 문제들은 반도체 소자의 STI 영역을 형성하는 새로운 방법을 제공하는 본 발명의 적절한 실시예에 의해 대체로 풀리거나 회피되고 기술적 장점들이 넓게 수행된다.
본 발명의 일 실시예에 따른 반도체 소자의 소자 분리 영역을 형성하는 방법은 가공물을 준비하고, 가공물 상에 표면을 가진 CMP 정지층을 형성하는 것을 포함 한다. 희생막이 CMP 정지층 상에 형성된다. 희생막, CMP 정지층, 및 가공물은 희생막, CMP 정지층 및 가공물 내에 적어도 하나의 트렌치를 형성하기 위하여 패터닝된다. 적어도 하나의 트렌치의 제 1 위치가 절연 물질로 충진되고, 가공물이 CMP 정지층의 표면으로부터 절연 물질을 제거하기 위하여 연마된다. 희생막은 연마 공정에 의해 CMP 정지층의 표면으로부터 제거된다.
본 발명의 다른 실시예에 따른 반도체 소자의 소자 분리 영역을 형성하는 방법은, 가공물을 준비하고, 가공물 상에 표면을 가진 CMP 정지층을 형성하고, CMP 정지층 상에 희생막을 형성하고, 희생막, CMP 정지층, 및 가공물 내에 적어도 하나의 트렌치를 형성하기 위하여 희생막, CMP 정지층, 및 가공물을 패터닝하고, 절연 물질로 적어도 하나의 트렌치의 제 1 위치를 충진하고, 및 CMP 정지층의 표면 상으로부터 절연 물질을 제거하기 위하여 가공물을 연마하되, 연마 공정 동안 CMP 정지층의 표면 상으로부터 희생막이 제거되는 것을 포함한다.
가공물을 연마하는 것은 CMP 공정을 포함하고, 절연 물질로 적어도 하나의 트렌치의 일부가 충진되는 것은, CMP 공정 동안 제 1 제거율을 가진 절연 물질로 적어도 하나의 트렌치의 일부가 충진되는 것을 포함하고, 및 희생막을 형성하는 것은 CMP 공정 동안 제 1 제거율보다 큰 제 2 제거율을 가진 물질을 형성하는 것을 포함할 수 있다.
CMP 공정은 연마제를 포함하는 슬러리를 포함할 수 있다.
희생막을 형성하는 것은, 반도체 재료 이고, 및 반도체 재료는 적어도 하나 이상의 불순물을 포함할 수 있다.
불순물은 보론(B), 인(P), 다른 불순물 또는 그 조합일 수 있다.
CMP 정지층의 표면은, 제 1 표면을 포함하고, 절연 물질은 가공물을 연마한 후의 제 2 표면을 포함하고, 및 제 2 표면이 상기 CMP 정지층의 제 1 표면보다 낮은 위치에는 형성되지 않을 수 있다.
가공물은 제 3 표면을 포함하고, 가공물의 상부로부터 CMP 정지층 및 절연 물질의 일부를 제거하는 것을 더 포함하고, 절연 물질은 CMP 정지층 및 절연 물질의 일부를 제거한 후에 제 4 표면을 포함하고, 및 절연 물질의 제 4 표면은 가공물의 제 3 표면보다 낮은 위치에는 형성되지 않을 수 있다.
희생막, CMP 정지층, 및 가공물을 패터닝 하는 것은, 가공물 내에 복수개의 트렌치를 형성하는 것을 포함하고, 복수개의 트렌치 내의 절연 물질은, 가공물 내에 복수개의 STI 영역을 형성하고, 복수개의 STI 영역은 가공물 표면 위로 계단 높이를 구성하고, 및 복수개의 STI 영역의 모든 계단 높이의 범위는 0(zero) 내지 소정된 크기일 수 있다.
소정의 크기는 300Å일 수 있다.
CMP 정지층의 표면 상으로부터 절연 물질을 제거하기 위하여 가공물을 연마한 후에, 절연 물질의 표면이 CMP 정지층의 표면과 같게 평탄하거나, 소정의 크기만큼 CMP 정지층의 표면보다 위로 돌출될 수 있다.
CMP 정지층 및 가공물 상으로부터 절연 물질의 일부를 제거하고, 및 CMP 정지층 및 절연 물질의 일부가 제거된 후, 절연 물질의 표면이 가공물의 표면과 같이 평탄하거나, 소정의 계단 높이만큼 가공물의 표면 상으로 절연 물질의 표면이 돌출 될 수 있다.
본 발명의 또 다른 실시예에 의한 반도체 소자의 소자 분리 영역을 형성하는 방법은, 제 1 표면을 갖는 가공물을 준비하고, 가공물 상에 제 2 표면을 갖는 패드 질화막을 형성하고, 패드 질화막 상에 제 1 제거율을 갖는 희생막을 형성하고, 희생막, 패드 질화막, 및 가공물 내에 적어도 하나의 트렌치를 형성하기 위하여 희생막, 패드 질화막, 및 가공물을 패터닝하고, 희생막의 제 1 제거율보다 느린 제 2 제거율을 갖는 절연 물질을 적어도 하나의 트렌치 내의 제 1 위치에 충진하고, 연마 공정 동안 패드 질화막의 표면 상으로부터 희생막의 대부분이 제거 되도록 패드 질화막 표면 상으로부터 희생막을 제거하기 위하여 가공물을 연마하고, 및 패드 질화막 및 절연 물질의 일부를 제거하는 것을 포함하되, 절연 물질은 패드 질화막 및 절연 물질의 일부를 제거한 후, 제 3 표면을 가지며, 절연 물질의 제 3 표면이 가공물의 제 1 표면보다 낮은 위치에 형성되지 않을 수 있다.
적어도 하나의 트렌치의 일부를 충진하는 것은, 절연 물질로 적어도 하나의 트렌치를 완전하게 충진하는 것을 포함할 수 있다.
희생막, 패드 질화막, 및 가공물을 패터닝하는 것은, 가공물의 표면보다 아래의 깊이를 갖는 적어도 하나의 트렌치를 형성하는 것을 포함하고, 및 적어도 하나의 트렌치의 제 1 위치를 충진하는 것은 적어도 하나의 트렌치의 깊이의 1/4 이상 충진할 수 있다.
절연 물질로 적어도 하나의 트렌치의 제 1 위치를 충진한 후에, 절연 물질로 적어도 하나의 트렌치의 제 2 위치를 충진하는 것을 더 포함할 수 있다.
적어도 하나의 트렌치의 제 2 위치를 충진하기 전에, 적어도 하나의 트렌치의 상부 주변부로부터 절연 물질을 제거하는 것을 더 포함할 수 있다.
질화물 층을 형성하기 전에, 가공물 상에 산화물 라이너를 형성하는 것을 더 포함할 수 있고, 및 희생막 및 가공물 내에 적어도 하나의 트렌치를 형성하기 위하여 희생막, 패드 질화막, 및 가공물을 패터닝하는 것은, 산화물 라이너 물질 내에도 적어도 하나의 트렌치가 형성되도록 산화물 라이너층을 패터닝하는 것을 더 포함할 수 있다.
희생막, 패드 질화막, 및 가공물을 패터닝하는 것은, 희생막 상에 포토레지스트층을 형성하고, 리소그래피 마스크를 사용하여 포토레지스트층을 노광하고,포토레지스트층을 현상하고, 및 희생막, 패드 질화막 및 가공물을 패터닝하기 위하여 포토레지스트를 마스크로 사용하는 것을 포함할 수 있다.
희생막 상에 포토레지스트층을 형성하기 전에, 희생막 상에 하드 마스크를 더 형성하는 것을 포함하고, 희생막을 패터닝하는 것은 리소그래피 마스크를 사용하여 포토레지스트를 노광하고, 포토레지스트를 현상하고, 하드 마스크를 패터닝하기 위하여 포토레지스트층을 마스크로 사용하고, 및 포토레지스트층, 하드 마스크 또는 상기 포토레지스트층과 하드 마스크 둘 다를 희생막, 패드 질화막, 및 가공물을 패터닝하기 위한 마스크로 사용하는 것을 포함할 수 있다.
CMP 공정을 사용할 때, 제 1 제거율은 제 2 제거율보다 5배 이상일 수 있다.
희생막을 형성하는 것은, BPSG를 형성하는 것을 포함할 수 있다.
모든 희생막이 연마 공정 동안 패드 질화막의 표면 상으로부터 제거될 수 있 다.
연마 공정 후에, 패드 질화막의 표면 상에 희생막의 잔여물이 남고, 및 패드 질화막과 절연 물질의 일부를 제거하기 전에 희생막의 잔여물을 제거하는 것을 더 포함할 수 있다.
이상으로 넓게 요약된 본 발명의 실시예들의 특징 및 기술적 장점들은 후술되는 본 발명의 상세한 설명을 참조하면 보다 쉽게 이해될 수 있다. 본 발명의 청구범위인 추가적인 본 발명의 실시예들의 특징 및 장점들이 이어서 설명된다. 당 업자가 본 발명과 같은 목적을 달성하기 위하여 본 발명의 사상 및 일 실시예를 근거로 다른 모양 및 공정으로 수정 또는 설계할 수 있다는 것은 자명하다. 또한, 첨부된 청구범위에 기재된 본 발명의 사상 및 범위로부터 벗어나지 않는 균등한 구성으로부터 다른 모양 및 공정으로 수정 또는 설계할 수 있다는 것도 당 업자에게 자명하다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도 면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명의 적절한 실시예들의 제조 및 사용이 이하에서 상세하게 기술된다. 본 발명은 특정한 배경들의 넓고 다양하게 실시될 수 있는 많은 응용 가능한 발명적 사상을 제공한다. 특정한 실시예들은 본 발명을 제조하고 사용하는 특정한 방법으로만 기재되었으나, 본 발명은 이에 한정되지 않는다.
본 발명은 CMOS 트랜지스터들의 STI 영역을 형성하는 특정한 상황 등에 적절하게 각기 설명될 것이다. 본 발명은 또한 반도체 소자의 다른 소자분리 구조나 형성 방법에 응용될 수 있다. 하나의 STI 영역만이 모든 도면에 도시되었으나, 수많은 STI 영역이 반도체 기판 상에 형성된 것처럼 다수의 STI를 의미할 수 있다. 본 발명의 실시예들은 얕은 트렌치 아이솔레이션(STI: Shallow Trench Isolation)으로 도시되고 설명되나, 깊은 트렌치 아이솔레이션(Deep Trench Isolation)도 본 발명의 새로운 방법에 의해 형성될 수 있다.
이하에서, STI 영역(240)을 제조하는 방법을 설명한다.
도 3 내지 도 5는 본 발명의 실시예에 따른 반도체 소자(200)의 다양한 제조 단계 중 STI 영역(240)을 형성하는 방법을 도시한 종단면도이다.
우선, 도 3에 도시되었듯이 가공물(202)을 준비한다. 가공물(202)은 실리콘 또는 절연층 등 기타 다른 반도체 재료로 덮인 반도체 기판을 포함할 수 있다. 예를 들어, 가공물(202)은 단결정 실리콘 상에 덮인 실리콘 산화물을 포함할 수 있고, 다른 전도물 또는 트랜지스터, 다이오드 등의 다른 반도체 구성요소를 포함할 수 있다. 예를 들어 GaAs, InP, Si/Ge 같은 화합물 반도체가 실리콘을 대체할 수도 있고, 또한 벌크 Si, SiGe, Ge, SiC 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다.
산화막(204)이 가공물(202) 상에 형성된다. 산화막(204)은 약 50Å 의 실리콘 산화막(SiO2)일 수 있으며, 다른 물질 또는 다른 크기로 형성될 수 있다.
질화막(206)이 산화막(204) 상에 형성된다. 질화막(206)은 패드 질화막 또는 CMP 정지층일 수 있다. 패드 질화막(206)은 약 600 내지 800 Å의 실리콘 질화막(SixNy)일 수 있으며, 다른 물질 또는 다른 크기로 형성될 수 있다. 패드 질화막(206)은 바람직하게 이후에서 더 설명되는 패드 질화막(206)의 표면 상으로부터 과잉 절연 물질을 제거하기 위한 CMP 공정 중에 CMP 정지층의 기능을 할 수 있다. 질화막(206)은 CMP 공정 중에 제거 저항이 있는 것이 바람직하다.
희생막(230)이 질화막(206) 상에 형성된다. 희생막(230)은 후속 CMP 공정에 서 패드 질화막(206)이 제거될 때 더 빨리 제거되는 물질인 것이 바람직하다. 희생막(230)은 이후에 설명되듯 또한 STI의 트렌치를 채우는 절연 물질(도 4의 절연 물질(214) 참조)보다 빨리 제거되는 물질인 것이 바람직하다. 희생막(230)은 적어도 하나의 도펀트를 포함하는 반도체 재료인 것이 바람직하다. 적어도 하나의 도펀트는 보론(B: boron), 인(P: phosphorous), 기타 도펀트 또는 그 조합인 것이 바람직하다. 한 실시예에서, 희생막(230)은 BPSG(boron phosphorous silicate glass)거나 기타 다른 물질이 사용될 수 있다. BPSG는 반도체 소자의 상위 층을 위한 유전 물질로 종종 사용되므로 반도체 소자 제조 공정에 쉽게 이용할 수 있어 유용하다. BPSG는 SiO2보다 낮은 용융점을 가지고 있어 질화막(206)의 표면을 평탄하게 덮기 위하여 쉽게 유동할 수 있다. 희생막(230)은 BSG(boron silicate glass) 또는 PSG(phosphorous silicate glass)일 수도 있다. 도핑된 실리콘 산화물은 도핑되지 않은 실리콘 산화물보다 전형적으로 CMP 공정에 높은 제거율을 가지므로 희생막(230)을 도핑된 실리콘 산화물로 구성한다. 희생막(230)은 약 400 Å 정도의 두께로 형성할 수 있으나 이에 한정되지 않고 예를 들면 약 1000 Å 또는 그 이하의 다른 두께로 형성될 수 있다.
도 3에 점선으로 표시된 선택적인 하드 마스크(232)가 희생막(230) 상에 형성될 수 있다. 하드 마스크(232)는 TEOS(tetra ethyl oxysilane) 또는 다른 절연 물질로 형성될 수 있다. 하드 마스크(232) 약 100 ㎚의 두께로 형성될 수 있으나 이에 한정 되지 않고 다른 두께로 형성될 수 있다.
도시되지 않은 포토레지스트층이 희생막(230) 또는 하드 마스크(232)를 사용할 경우 하드 마스크(232) 표면에 형성된다. 포토레지스트층은 포토리소그래피 공정을 이용하여 STI 영역을 위한 원하는 패턴으로 패터닝된다. 도 4에 도시되었듯이 포토레지스트층은 희생막(230), 패드 질화막(206) 산화막(204) 및 가공물 (202)을 패터닝하기 위한 마스크로 사용된다. 트렌치는 측벽과 바닥면을 포함한다. 하드 마스크(232)가 사용될 경우, 포토레지스트층은 하드 마스크(232)를 패터닝하기 위하여 사용된다. 하드 마스크(232) 또는 하드 마스크(232)와 포토레지스트층이 STI 영역 트렌치를 형성하기 위하여 희생막(230), 패드 질화막(206), 산화막(204) 및 가공물(202)이 식각될 때 마스크로 사용된다. 한편, 도 4에 트렌치 하나만이 도시되지만, 동시에 가공물의 표면 전면에 다수의 트렌치들이 형성된다.
트렌치를 형성하기 위한 식각 공정은 반응성 이온 식각(RIE: Reactive Ion Etch) 공정일 수 있으며, 이에 한정되지 않고 다른 식각 공정이 사용될 수 있다. 식각 공정은 가공물 내의 정해진 양 또는 크기에 따라 가공물(202)를 식각하기 위하여 미리 정해진 시간 동안 계속 된다. 이후에 포토레지스트층과 선택적 하드 마스크(232)는 제거된다.
STI 영역 트렌치는 약 500 ㎚ 또는 그 이상의 넓이로 형성될 수 있다. 예를 들어, 어떤 기술 분야에서 STI 영역 트렌치는 500 ㎚ 또는 그 이하일 수 있다. 예를 들어, 실시예들에서 STI 영역 트렌치는 50 ㎚ 또는 그 이상의 넓이 일 수도 있다. STI 영역 트렌치는 가공물(202)의 표면 전면적으로 같은 넓이일 수 있으며, 이에 한정되지 않고 STI 영역 트렌치는 가공물(202)의 표면 전면적으로 다양한 넓이 일 수 있다. STI 영역 트렌치는 가공물(202) 내부로 약 3000 Å 또는 그 이상으로 형성될 수 있다. 한 실시예에서 STI 영역 트렌치는 가공물(202)의 표면 밑으로 약 4300 Å까지 형성될 수 있다.
다음으로, 도 4에 도시되듯이 STI 영역 트렌치는 절연 물질(214)로 적어도 부분적으로 충진될 수 있다. 충진 공정은 SOG(spin on galss)를 증착할 수 있다. 다른 예로, 충진 공정은 Applied Material사의 HARP™ 같은 높은 종횡비 충진 공정을 이용하여 TEOS(tetra ethyl oxysilane)같은 절연 물질을 컨포멀하게 증착하는 공정일 수 있다. 예와 같이, 절연 물질(214)은 상압보다 낮은 압력의 CVD(SACVD: Sub Atmospheric press CVD) 또는 SiH4/ozone 고밀도 플라즈마(HDP) CVD 방법에 의한 TEOS 증착과 같은 화학기상증착(CVD: chemical vapor deposition) 공정에 의해 증착되는 SiO2일 수 있다. 도 3 내지 도 5에 의한 실시예에서, STI 영역 트렌치는 HARP™ 를 이용하여 한 번의 충진 단계에서 절연 물질(214)로 완전하게 충진될 수 있다. 예를 들어, 절연 물질(214)은 약 6000Å 정도로 희생막(230) 상에 형성될 수 있다.
절연 물질(214)은 CMP 공정 동안 제 1 제거율을 가질 수 있다. 희생막(230)은 CMP 공정 동안 제 1 제거율보다 빠르거나 큰 제 2 제거율을 가질 수 있다. 제 2 제거율은, 예를 들어, 제 1 제거율보다 적어도 5배 이상일 수 있고, 다른 예에서 제 2 제거율은 제 1 제거율보다 10배 이상일 수도 있다.
실시예에서, 희생막(230)이 BPSG 등을 포함하는 물질이고, 절연 물질(214)이 화학기상증착(CVD: Chemical Mechanical Deposition) 방법으로 증착된 SiO2라면, 희생막(230)은 절연 물질(214)보다 약 10배 빨리 제거 또는 연마될 수 있다. CMP 공정의 속도는, 예를 들면, 테이블 회전 속도, 헤드 회전 속도, 누르는 힘, 슬러리 유량, 패드 재료 및 사용되는 슬러리의 종류 등 몇 가지 팩터에 의존된다. 본 발명의 실시예들에서, STI 영역 트렌치의 종횡비가 커지는 것을 방지하려면, 희생막(230) 때문에 두께가 증가되는 것을 고려하여, 질화막(206)을 종래 기술의 패드 질화막보다 얇게 형성할 수 있다. 절연 물질(214)은 질화막(206)이 CMP 정지층으로 사용되기 때문에 질화막(206)과 높은 선택비를 갖는 것이 바람직하다. 본 발명의 실시예에 의한 한 장점은 질화막(206) 또는 패드 질화막을 얇게 할 수 있어서 후속 공정에서 질화막(206)을 제거하기가 쉽고 시간이 짧다는 것이다.
CMP 공정은 과잉 절연 물질(214)을 질화막(206)의 표면으로부터 제거하여 도 5에 도시된 구조를 남기기 위하여 사용된다. CMP 공정은 질화물이 절연 물질(214)보다 느리게 제거되기 때문에 질화막(206)에 이르러 쉽게 멈출 수 있다. 희생막(230)은 CMP 공정 동안 CMP 정지층(206)의 상부로부터 제거된다. CMP 공정은 한 실시예에서 슬러리 내에 연마제를 포함하는 것이 바람직하나, 다른 실시예에서는 슬러리 내에 연마제를 포함하지 않을 수 있다.
희생막(230)의 존재 때문에, CMP 공정 중에 질화막(206)의 표면보다 낮은 절연 물질(214)의 디싱이 방지된다. CMP 공정이 처음 시작될 때, 절연 물질(214)만이 제거된다. 희생막(230)에 이르면 CMP 공정은 트렌치 내의 절연 물질(214)과 희생 막(230)을 동시에 제거한다. 희생막(230)이 절연 물질(214)보다 빠르게 제거되므로 절연 물질(214)의 디싱이 방지된다. CMP 공정은 질화막(206)에 이르러 정지되거나 조금 지나 정지된다.
CMP 공정 후에, 도 5의 참조부호 234와 같이 절연 물질(214)은 질화막(206)의 표면과 같게 평탄해질 수 있다. 또는 절연 물질(214)이 희생막(230)보다 느리게 제거되기 때문에, CMP 공정 후에, 절연 물질(214)이 도 5의 가상의 참조부호 236과 같이 질화막(206)의 표면보다 위로 돌출될 수 있다.
실시예들에서, 넓은 STI 영역(240)은 질화막(206)의 표면보다 절연 물질(214)이 더 돌출될 수 있다. 실시예들에서 설명된 새로운 희생막(230)을 사용한 CMP 공정에 의하여 절연 물질(214)의 돌출량은 질화막(206) 표면 상으로 약 10 내지 50Å 정도 형성될 수 있다. 다른 실시예들에서, 절연 물질(214)은 실시예들에서 설명된 새로운 희생막(230)을 사용한 CMP 공정에 의하여, 질화막(206)의 표면보다 50 Å 또는 그보다 낮은 높이로 STI 영역(240) 상으로 더 형성될 수 있다. 다른 실시예들에서, 모든 STI 영역은 새로운 희생막(230)을 사용한 CMP 공정에 의하여 질화막(206) 표면과 같게 평탄한 절연 물질(214)을 갖는다.
실시예들에서, 이상적으로, 모든 희생막(230)은 CMP 공정 중에 제거되지만, 다른 실시예에서는, 예를 들어 가공물(202) 상의 일부에는 희생막(230) 잔류물이 남고 일부에는 희생막(230) 잔류물이 남지 않는 등의 가공물(202)의 불균일성 때문에, 대부분의 희생막(230)이 제거되고 작은 양이 질화막(206) 상에 남게 된다. 만약 남아있게 되면, 희생막(230) 잔류물은 인산 등을 포함하는 질화막(206) 습식 제 거 공정에서 질화막(206)을 마스킹할 수 있다. 이 희생막(230) 잔류물은 질화막(206)을 제거하기 위한 일련의 공정의 일부로 별도의 식각 공정을 사용하여 제거하는 것이 바람직하다. 만약 희생막(230) 잔류물을 제거하기 위한 별도의 식각 공정이 사용된다면, STI 영역의 절연 물질(214) 보다 희생막(230)을 더 제거할 수 있는, 상대적으로 높은 선택비를 갖는 식각 공정인 것이 바람직하다. 희생막(230) 잔류물을 제거하기 위한 별도의 식각 공정은 희석된 불산을 포함할 수 있으며 다른 케미칼이 사용될 수도 있다.
다음으로, 도 9에 보여지듯이 질화막(206)과 절연 물질(214)의 일부분이 제거된다. 식각 공정은 습식 식각 또는 디글레이즈(deglaze) 공정인 것이 바람직하나, 다른 식각 공정이 사용될 수도 있다. 만약 별도로 희생막(230)을 제거하기 위한 식각 공정이 사용되지 않는다면, 질화막(206)을 제거하기 위한 식각 공정이 STI의 절연 물질(214)과 각기 높은 선택비를 갖는 식각 공정을 포함하는 것이 바람직하다.
희생막(230)이 트렌치 내의 절연 물질(214)보다 높은 습식 식각율을 가지기 때문에, 디글레이즈 공정은 트렌치 내의 절연 물질(214)의 양에 따라 공격성이 낮게 될 수 있다. 그러므로, 본 발명의 실시예들에 따르면, 추가적인 희생막(230)이 식각되어야 할 트렌치의 종횡비를 급격히 증가시키지 않으므로, 패드 질화막(206)의 두께가 감소될 수 있다.
예를 들면, 패드 질화막(206)의 두께와 식각 공정의 시간에 따라 습식 식각 공정 중에 절연 물질(214)이 제거되는 양이 가공물(202)의 전면적인 STI 영역의 계 단 높이를 결정한다. 계단 높이는 STI 영역의 상면과 가공물(202)의 상면(250, 250': 가상적으로 도시되었음) 사이의 거리 d1 또는 d2이다. 일부 영역에서, 패드 질화막(206)의 두께 차이 또는 다른 변수로 인하여 계단 높이 d2는 다른 영역의 d1보다 클 수 있다.
실시예에서, 희생막(230)이 예를 들어 HDP-산화막 또는 SACVD 산화막 같은 트렌치 내의 절연 물질(214)보다 높은 습식 식각율을 가지기 때문에 CMP 공정 후에 희생막(230) 잔류물을 제거하기 위한 별도의 선택적 습식 식각 공정이 사용되면, CMP 공정 후에 패드 질화막(206) 상에 남은 희생막(230) 잔류물도 완전하게 제거될 수 있다. 이때, 트렌치 영역 내의 절연 물질의 매우 작은 양이 다른 식각율 때문에 제거된다. 그러므로, 패드 질화막(206)의 두께는 계단 높이를 유지하도록 감소될 수 있다. 계단 높이의 범위는 STI 형성 방법에 포함되는 다양한 공정들 때문에 가공물(202)의 전체 표면 상에 나타나는 불균일성을 보상하기 위하여 필요하다.
절연 물질(214)로 충진된 트렌치는 가공물(202)의 표면과 같이 평탄하므로, 허용할 수 있는 가장 작은 계단 높이는 바람직하게는 0(zero)이다. 도 1을 참조하여 설명하였듯이, 종래 기술에 의한 CMP 공정은 최소치의 계단 높이를 얻는 것이 가능하지 않고, 절연 물질의 표면에 원하지 않는 패인 자국(divot)을 발생시킨다. 즉, 종래 기술에서는 0(zero)의 계단 높이를 얻는 것이 가능하지 않고, 패인 자국이 발생한다. 본 발명의 실시예들은 CMP 공정 중에 희생막(230)의 사용에 의하여 특정한 기술적 난점에서 계단 높이의 최소치를 얻기 위한 진보된 기술을 제공한다.
허용될 수 있는 가장 큰 계단 높이는 기술적 난점에 달려있다. 예를 들면, 특정한 로직 제조(약 65nm 선폭) 분야에서, 허용될 수 있는 최대 계단 높이는 약 300Å 정도이다. 다른 기술적 난점에서 허용될 수 있는 최대 계단 높이도 본 발명의 기술적 사상이 실시되어 달성될 수 있다.
한편, 질화막(206)을 제거하기 위한 식각 공정은 불산(HF)을 포함한 용액을 포함할 수 있고, 식각 공정은 가공물(202)의 표면 상으로부터 물질층들(214, 206, 204)을 제거하기 위하여 전체적으로 고르게 적용되는 것이 바람직하다. 왜냐하면, 절연 물질(214)이 고르게 제거되어, (도 5의 참조부호 234처럼) 질화막(206)의 표면과 절연 물질(214)이 같게 평탄화되면, 도 9의 참조부호 234'에 도시되었듯이 기판 영역(222)이 STI 영역들(240c)을 포함할 때, 절연 물질(214)이 최적의 경우 가공물(202)의 표면과 같게 평탄화되기 때문이다. 한편, 위에서 설명되었듯이, 가공물(202)의 표면 전면적으로, 다소 계단 높이가 존재하는 것을 고려하는 것이 필요하다. 만약, 도 5의 참조부호 236에서 보듯이 CMP 공정 후에 절연 물질(204)의 초과량이 질화막(206)의 표면보다 위로 남아있다면, 절연 물질(204)의 모양은 질화막(206)을 제거하기 위한 식각 공정 중에 남게 된다. 예를 들어, 도 9에서, 각 STI 영역 240a와 240b를 포함하는 영역 220 과 221의 참조부호 236a' 및 236b'에 보이듯이, 절연 물질(204)의 표면의 일부가 가공물(202)의 표면 높이보다 위로 남게 된다.
한편, CMP 공정 때문에, 넓은 STI 영역(240a, 240b, 240c)은 가공물(202)의 표면보다 위로 절연 물질(214)이 더 돌출된다. 왜냐하면, 예를 들어 CMP 공정을 느리게 하기 위해 넓은 STI 영역(240a)에 희생막(230)이 더 근접하기 때문이다. 실시 예들에서 절연 물질(214)의 돌출량은 CMP 공정 때문에 약 10 내지 50Å정도 가공물(202)의 표면보다 위로 형성될 수 있다. 다른 실시예에서, 기판 영역(220, 221)의 STI 영역(240a, 240b)의 일부가 CMP 공정 때문에 약 50 Å 이상 또는 그 이하로 가공물(202)의 표면 위로 형성될 수 있다. 다른 실시예들에서, 절연 물질(214)를 가진 기판 영역(222)의 STI 영역(240c) 같은 최소한 STI 영역의 일부가 가공물(202)의 표면과 같이 평탄하다. 돌출된 양은 가공물(202)의 전면적인 계단 높이에 영향을 주며, 계단 높이가 0(zero) 내지 소정의 범위인 것이 바람직하다. 소정의 양은 기술적 난점에 따라 다양하고, 한 실시예에서 약 300 Å 정도일 수 있다.
본 발명의 실시예에 의해 절연 물질(214)의 디싱을 회피할 수 있으므로 반도체 소자(200)에 나은 소자 분리 방법을 제공한다.
도 6 내지 도 8은 본 발명의 다른 실시예에 의한 반도체 소자 제조 과정의 다양한 단계의 STI 영역의 형성 방법을 도시한 종단면도이다. 도 6 내지 도 8의 같은 참조부호는 이전의 실시예에서와 같다.
이 실시예에서, STI 영역 트렌치가 형성된 다음, 선택적인(optional) 라이너들(310, 312)이 트렌치 내부와 희생막(330)의 표면에 형성된다. 라이너들(310, 312)은 트렌치의 측벽 및 저면 상에 형성된다. 라이너들(310, 312)은 트렌치 내부, 즉 가공물(302), 산화막(304), 질화막(306) 및 희생막(330) 내부에 형성된 산화물을 포함하는 제 1 라이너(310)을 포함할 수 있다. 제 1 라이너(310)는 약 7nm 또는 그 이하의 두께일 수 있다. 라이너들(310, 312)은 제 1 라이너 상으로 배치된 약 13nm 또는 그 이하의 두께를 가진 질화물을 포함하는 제 2 라이너를 포함할 수 있 다. 라이너들(310, 312)은 STI 영역 트렌치를 형성한 다음, 제 1 라이너(310)를 형성하고, 제 1 라이너(310) 상에 제 2 라이너(312)를 형성할 수 있다. 라이너들(310, 312)은 다른 재료 및 크기로 선택적으로 형성될 수 있다.
이 실시예에서, STI 영역 트렌치들은 둘 또는 그 이상의 과정으로 충진된다. 예를 들어, 도 6에 도시되었듯이 최소 트렌치의 1/4의 깊이가 제 1 절연 물질(314a)로 충진될 수 있다. 증착 경향이 빨라서 트렌치 내부에 공극(void)이 형성되는 것을 회피하기 위하여 트렌치의 위쪽 주변(rim)으로부터 절연 물질(314a)를 제거하기 위하여 습식 식각 또는 다른 식각 공정이 사용될 수 있다. 제 1 절연 물질(314a)이 증착 되면서, 모서리에서 높은 성장률 때문에 초과 물질이 트렌치의 위쪽 코너에 형성된다. 트렌치 내에 공극 또는 에어 갭(air gap)이 형성되는 것을 회피하기 위하여, 트렌치의 상부에 형성된 제 1 절연 물질(314a)이 제거된다. 또 제 1 절연 물질(314a)은 식각 공정 중에 라이너들(310, 312)의 표면으로부터 제거될 수 있다. 이후, 도 7에 도시되었듯이, 트렌치의 제 2 위치가 제 2 절연 물질(314b)로 충진된다. 한편, 예를 들어, 제 2 절연 물질(314b)은 절연 물질로 트렌치가 완전하게 충진되도록 식각 될 수 있다. 도 7에 도시되었듯이, 트렌치의 제 3 위치가 제 3 절연 물질(314c)로 충진된다. 라이너들(310, 312)이 사용되었기 때문에 라이너들(310, 312)이 식각 공정 동안 물질층(303, 304, 306, 330)을 보호한다. 이후, CMP 공정이 질화막(306)의 표면으로부터 제 3 절연 물질(314c)의 초과분을 제거하기 위하여 사용된다. 또한 CMP 공정 동안 희생막(330)이 도 8에서와 같이 제거된다. 둘, 셋 또는 그 이상의 절연 물질들(314a, 314b, 314c)이 또는 그 이상의 트렌 치의 크기 및 물질층(304, 306, 330)의 두께에 따라 트렌치를 충진하기 위하여 요구될 수 있다.
한 실시예에서, 절연 물질들(314a, 314b, 314c)은 예를 들어 SiO2 같이 동일한 물질로 구성될 수 있다. 그러나 다른 실시예에서, 절연 물질들(314a, 314b, 314c)은 다른 물질로 구성될 수 있다. 패드 질화막(306) 및 산화막(304)이 제거되고 절연 물질(314c)의 표면의 모양(334 또는 336)은 가공물(302)의 표면에 가까운 절연 물질(314b)의 표면(도 9의 참조부호 234', 236a'또는 236b')으로 전이된다.
도 9는 본 발명의 실시예들에 따른 가공물(202)의 표면 전면적으로 다수의 STI 영역(240: 240a, 240b, 240c)들이 형성된 것을 도시한 도면이다. 패드 질화막 제거 후에, STI 영역(240a, 240b, 240c)은 기판 영역(222)에서의 STI 영역의 표면(234'처럼 가공물(202)의 표면과 같이 평탄하거나, 기판 영역(220 및 221)에서의 STI 영역의 표면(236'처럼 STI 영역(240a 및 240b)의 표면이 가공물(202)의 표면 위로 약간 솟아 올라있다. 이처럼 새로운 희생막(230)의 사용에 의하여 STI 영역(240a, 240b, 240c)의 디싱이 방지된다. 넓은 STI 영역(240a)은 좁은 STI 영역(240c) 보다 가공물(202)의 표면 상으로 절연 물질(214)이 더 돌출되는 경향이 있다. 좁은 STI 영역(240c)은 전체적으로 작게 돌출되거나, 돌출되지 않고 가공물(202)과 같이 평탄할 수 있다.
본 발명의 한 실시예에 따르면, 반도체 소자의 소자 분리 영역 제조 방법은, 제 1 표면을 가진 가공물을 준비하고, 가공물 상에 제 2 표면을 가진 패드 질화막 을 형성하는 것을 포함한다. 제 1 제거율을 가진 희생막이 패드 질화막 상에 형성된다. 희생막, 패드 질화막 및 가공물이 적어도 하나의 트렌치를 희생막, 패드 질화막, 및 가공물 내에 형성하기 위하여 패터닝된다. 적어도 하나의 트렌치의 제 1 부분이 제 2 제거율을 가진 절연 물질로 충진된다. 절연 물질의 제 2 제거율은 희생 물질의 제 1 제거율보다 느리다. 패드 질화막의 표면 상으로부터 절연 물질을 제거하기 위하여 가공물이 연마된다. 연마 공정 동안 패드 질화막의 표면 상으로부터 희생 물질의 상당량이 제거된다. 패드 질화막과 절연 물질의 일부가 제거된다. 패드 질화막 및 절연 물질의 일부를 제거한 후에, 절연 물질은 제 3 표면을 갖는다. 가공물의 제 1 표면보다 낮은 위치에는 절연 물질의 제 3 표면의 일부가 존재하지 않는다.
본 발명의 바람직한 다른 실시예에 따르면, 반도체 소자는 제 1 표면을 가진 가공물, 및 가공물 내에 형성된 복수개의 트렌치를 포함한다. 제 2 표면을 가진 절연 물질이 복수개의 트렌치 내에 형성된다. 복수개의 트렌치 내에 형성된 절연 물질은 복수개의 STI 영역을 포함한다. 가공물의 제 1 표면보다 낮은 위치에는 절연 물질의 제 2 표면이 존재하지 않는다.
본 발명의 실시예들의 장점은, 반도체 소자(200, 300)의 STI 영역(240,240a, 240b, 240c, 340)을 형성하는 새로운 방법을 포함한다. 희생막(230, 330)은 질화막(206, 306)의 표면 상으로부터 과잉 절연 물질(214, 314c)을 제거하기 위하여 CMP 공정을 진행하는 동안, STI 영역(240, 240a, 240b, 240c, 340)의 디싱을 방지한다. STI 영역(240, 240a, 240b, 240c, 340)의 계단 높이는 0(zero) 에서 소정의 높이가 얻어질 수 있다. STI 영역(240,240a, 240b, 240c, 340)은 가공물(202, 302)과 같이 평탄하거나 가공물(202, 302) 상으로 약간 돌출되어 가공물 내에 진보된 전기적 분리 소자를 제공한다. 희생막(230, 330)의 두께는 물질막 두께 및 트렌치 깊이 등에 따른 반도체 소자(200, 300)의 설계에 맞게 선택될 수 있다. STI 영역 트렌치는 절연막(314a, 314b, 314c)으로 충진되기 전에 다단계 충진 공정이 허용될 수 있도록 선택적 라이너(310, 312)와 함께 형성될 수 있다.
본 발명의 실시예들 및 그 장점들이 상세하게 설명되었지만, 첨부된 청구항에 의하여 정의된 발명의 취지 및 범위로부터 벗어나지 않고 다양한 변환, 치환 및 대체가 가능함이 이해될 수 있을 것이다. 예를 들어, 본 발명의 범위 내에 내재되어 다양하게 설명된 많은 특징, 기능, 공정 및 물질과 같은 기술분야에서 변환, 치환 및 대체될 수 있음은 당 업자에게 자명하다. 나아가, 본 출원의 범위는 본 명세서에서 설명된 특정한 공정, 장비, 제조, 각 요소의 결합, 의미, 방법 및 단계에 한정되지 않는다. 본 발명의 기술분야의 당 업자가 본 발명의 설명으로부터 본 명세서에서 설명된 실시예들에 부합되게 사실상 같은 기능을 수행하거나 사실상 같은 결과를 얻는 현재 존재하거나 차후에 나타날 공정, 장비, 제조, 각 요소의 결합, 의미, 방법 또는 단계가 본 발명에 부합하게 활용될 수 있다는 것을 쉽게 이해할 수 있다. 그러므로, 첨부된 청구항은 공정, 장비, 제조, 각 요소의 결합, 의미, 방법 또는 단계와 같은 그 범위를 포함한다.
상술한 바와 같이 본 발명의 실시예들에 의한 반도체 소자의 소자 분리 영역 제조 방법은, 디싱을 방지하여 안정적인 소자 분리 영역을 제공하고, 반도체 소자의 신뢰성이 높아지며, 수율이 높아지므로 생산성이 좋아지고 원가를 절감시킨다.
Claims (27)
- 가공물을 준비하고,상기 가공물 상에 표면을 가진 CMP 정지층을 형성하고,상기 CMP 정지층 상에 희생막을 형성하고,상기 희생막, CMP 정지층, 및 가공물 내에 적어도 하나의 트렌치를 형성하기 위하여 상기 희생막, CMP 정지층, 및 가공물을 패터닝하고,절연 물질로 상기 적어도 하나의 트렌치의 제 1 위치를 충진하고, 및상기 CMP 정지층의 표면 상으로부터 상기 절연 물질을 제거하기 위하여 상기 가공물을 연마하되, 연마 공정 동안 상기 CMP 정지층의 표면 상으로부터 상기 희생막이 제거되는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 항에 있어서,상기 가공물을 연마하는 것은 CMP 공정을 포함하고,상기 절연 물질로 적어도 하나의 트렌치의 일부가 충진되는 것은, 상기 CMP 공정 동안 제 1 제거율을 가진 절연 물질로 상기 적어도 하나의 트렌치의 일부가 충진되는 것을 포함하고, 및상기 희생막을 형성하는 것은 상기 CMP 공정 동안 상기 제 1 제거율보다 큰 제 2 제거율을 가진 물질을 형성하는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 2 항에 있어서,상기 CMP 공정은 연마제를 포함하는 슬러리를 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 항에 있어서,상기 희생막을 형성하는 것은, 반도체 재료 이고, 및상기 반도체 재료는 적어도 하나 이상의 불순물을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 4 항에 있어서,상기 불순물은 보론(B), 인(P), 다른 불순물 또는 그 조합인 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 항에 있어서,상기 CMP 정지층의 표면은, 제 1 표면을 포함하고,상기 절연 물질은 가공물을 연마한 후의 제 2 표면을 포함하고, 및상기 제 2 표면이 상기 CMP 정지층의 제 1 표면보다 낮은 위치에는 형성되지 않는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 6 항에 있어서,상기 가공물은 제 3 표면을 포함하고,상기 가공물의 상부로부터 상기 CMP 정지층 및 상기 절연 물질의 일부를 제거하는 것을 더 포함하고,상기 절연 물질은 상기 CMP 정지층 및 상기 절연 물질의 일부를 제거한 후에 제 4 표면을 포함하고, 및상기 절연 물질의 제 4 표면은 상기 가공물의 제 3 표면보다 낮은 위치에는 형성되지 않는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 항에 있어서,상기 희생막, CMP 정지층, 및 가공물을 패터닝 하는 것은, 상기 가공물 내에 복수개의 트렌치를 형성하는 것을 포함하고,상기 복수개의 트렌치 내의 절연 물질은, 상기 가공물 내에 복수개의 STI 영역을 형성하고,상기 복수개의 STI 영역은 상기 가공물 표면 위로 계단 높이를 구성하고, 및상기 복수개의 STI 영역의 상기 모든 계단 높이의 범위는 0(zero) 내지 소정된 크기인 반도체 소자의 소자 분리 영역 형성 방법.
- 제 8 항에 있어서,상기 소정의 크기는 300 Å인 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 항에 있어서,상기 CMP 정지층의 표면 상으로부터 상기 절연 물질을 제거하기 위하여 상기 가공물을 연마한 후에,상기 절연 물질의 표면이 상기 CMP 정지층의 표면과 같게 평탄하거나, 소정의 크기만큼 상기 CMP 정지층의 표면보다 위로 돌출되는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 10 항에 있어서,상기 CMP 정지층 및 상기 가공물 상으로부터 상기 절연 물질의 일부를 제거하고, 및상기 CMP 정지층 및 상기 절연 물질의 일부가 제거된 후, 상기 절연 물질의 표면이 상기 가공물의 표면과 같이 평탄하거나, 소정의 계단 높이만큼 상기 가공물의 표면 상으로 상기 절연 물질의 표면이 돌출되는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 1 표면을 갖는 가공물을 준비하고,상기 가공물 상에 제 2 표면을 갖는 패드 질화막을 형성하고,상기 패드 질화막 상에 제 1 제거율을 갖는 희생막을 형성하고,상기 희생막, 패드 질화막, 및 가공물 내에 적어도 하나의 트렌치를 형성하 기 위하여 상기 희생막, 패드 질화막, 및 가공물을 패터닝하고,상기 희생막의 제 1 제거율보다 느린 제 2 제거율을 갖는 절연 물질을 상기 적어도 하나의 트렌치 내의 제 1 위치에 충진하고,연마 공정 동안 상기 패드 질화막의 표면 상으로부터 상기 희생막의 대부분이 제거 되도록 상기 패드 질화막 표면 상으로부터 상기 희생막을 제거하기 위하여 상기 가공물을 연마하고, 및상기 패드 질화막 및 상기 절연 물질의 일부를 제거하는 것을 포함하되,상기 절연 물질은 상기 패드 질화막 및 상기 절연 물질의 일부를 제거한 후, 제 3 표면을 가지며, 상기 절연 물질의 제 3 표면이 상기 가공물의 제 1 표면보다 낮은 위치에 형성되지 않는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 적어도 하나의 트렌치의 일부를 충진하는 것은,상기 절연 물질로 적어도 상기 하나의 트렌치를 완전하게 충진하는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 희생막, 패드 질화막, 및 가공물을 패터닝하는 것은,상기 가공물의 표면보다 아래의 깊이를 갖는 상기 적어도 하나의 트렌치를 형성하는 것을 포함하고, 및상기 적어도 하나의 트렌치의 제 1 위치를 충진하는 것은 상기 적어도 하나의 트렌치의 깊이의 1/4 이상 충진하는 것인 반도체 소자의 소자 분리 영역 형성 방법.
- 제 14 항에 있어서,상기 절연 물질로 상기 적어도 하나의 트렌치의 제 1 위치를 충진한 후에,상기 절연 물질로 상기 적어도 하나의 트렌치의 제 2 위치를 충진하는 것을 더 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 15 항에 있어서,상기 적어도 하나의 트렌치의 제 2 위치를 충진하기 전에,상기 적어도 하나의 트렌치의 상부 주변부로부터 상기 절연 물질을 제거하는 것을 더 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 질화물 층을 형성하기 전에, 상기 가공물 상에 산화물 라이너를 형성하는 것을 더 포함하고, 및상기 희생막 및 상기 가공물 내에 상기 적어도 하나의 트렌치를 형성하기 위하여 상기 희생막, 패드 질화막, 및 가공물을 패터닝하는 것은,상기 산화물 라이너 물질 내에도 상기 적어도 하나의 트렌치가 형성되도록 상기 산화물 라이너층을 패터닝하는 것을 더 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 희생막, 패드 질화막, 및 가공물을 패터닝하는 것은,상기 희생막 상에 포토레지스트층을 형성하고,리소그래피 마스크를 사용하여 상기 포토레지스트층을 노광하고,상기 포토레지스트층을 현상하고, 및상기 희생막, 패드 질화막 및 가공물을 패터닝하기 위하여 상기 포토레지스트를 마스크로 사용하는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 18 항에 있어서,상기 희생막 상에 상기 포토레지스트층을 형성하기 전에 상기 희생막 상에 하드 마스크를 더 형성하는 것을 포함하고,상기 희생막을 패터닝하는 것은 상기 리소그래피 마스크를 사용하여 상기 포토레지스트를 노광하고, 상기 포토레지스트를 현상하고, 상기 하드 마스크를 패터닝하기 위하여 상기 포토레지스트층을 마스크로 사용하고, 및상기 포토레지스트층, 상기 하드 마스크 또는 상기 포토레지스트층과 상기 하드 마스크 둘 다를 상기 희생막, 패드 질화막, 및 가공물을 패터닝하기 위한 마스크로 사용하는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 CMP 공정을 사용할 때, 상기 제 1 제거율은 상기 제 2 제거율보다 5배 이상인 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 희생막을 형성하는 것은,BPSG를 형성하는 것을 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 모든 희생막이 연마 공정 동안 상기 패드 질화막의 표면 상으로부터 제거 되는 반도체 소자의 소자 분리 영역 형성 방법.
- 제 12 항에 있어서,상기 연마 공정 후에, 상기 패드 질화막의 표면 상에 상기 희생막의 잔여물이 남고, 및패드 질화막과 절연 물질의 일부를 제거하기 전에 희생막의 잔여물을 제거하는 것을 더 포함하는 반도체 소자의 소자 분리 영역 형성 방법.
- 제1 상부 표면을 가진 가공물,상기 가공물 내에 형성된 다수개의 트렌치, 및상기 트렌치 내에 존재하는 절연물을 포함하되,상기 절연물은 제2 상부 표면을 가지며, 다수개의 STI 영역을 포함하고, 및상기 절연물의 상기 제2 상부 표면은 상기 가공물의 상기 제1 상부 표면보다 낮게 형성된 부분이 없는 반도체 소자.
- 제 24 항에 있어서,상기 다수 개의 STI 영역의 제2 상부 표면은 상기 가공물의 제1 상부 표면 보다 0 내지 300 Å 더 높은 반도체 소자.
- 제 24 항에 있어서,상기 다수개의 트렌치는,측벽, 바닥면, 및 상기 측벽과 바닥면 상에 형성된 라이너를 더 포함하는 반도체 소자.
- 제 26 항에 있어서,상기 라이너는,7㎚ 이하의 두께를 가지며 산화물을 포함하여 형성된 제1 라이너와,상기 제1 라이너 상에 형성되고 13㎚이하의 두께를 가진 질화물을 포함하여 형성된 제2 라이너를 포함하는 반도체 소자.
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| KR100864935B1 (ko) * | 2007-08-28 | 2008-10-23 | 주식회사 동부하이텍 | 반도체 소자의 소자 격리막 형성 방법 |
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| DE112017008121T5 (de) * | 2017-09-28 | 2020-07-09 | Intel Corporation | FÜLLEN VON ÖFFNUNGEN DURCH KOMBINIEREN VON NICHT FLIEßFÄHIGEN UND FLIEßFÄHIGEN PROZESSEN |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3311044B2 (ja) * | 1992-10-27 | 2002-08-05 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100226488B1 (ko) * | 1996-12-26 | 1999-10-15 | 김영환 | 반도체 소자 격리구조 및 그 형성방법 |
| US5994202A (en) * | 1997-01-23 | 1999-11-30 | International Business Machines Corporation | Threshold voltage tailoring of the corner of a MOSFET device |
| JPH10321570A (ja) * | 1997-05-15 | 1998-12-04 | Tokuyama Corp | 半導体ウェーハポリッシング用研磨剤及びその製造方法、ポリッシング方法 |
| US5937287A (en) * | 1997-07-22 | 1999-08-10 | Micron Technology, Inc. | Fabrication of semiconductor structures by ion implantation |
| US5811345A (en) * | 1997-09-18 | 1998-09-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Planarization of shallow- trench- isolation without chemical mechanical polishing |
| US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
| US6080628A (en) * | 1998-05-15 | 2000-06-27 | Vanguard International Semiconductor Corporation | Method of forming shallow trench isolation for integrated circuit applications |
| US6066550A (en) * | 1998-06-05 | 2000-05-23 | United Integrated Circuits Corp. | Method of improving selectivity between silicon nitride and silicon oxide |
| US6638843B1 (en) * | 2000-03-23 | 2003-10-28 | Micron Technology, Inc. | Method for forming a silicide gate stack for use in a self-aligned contact etch |
| DE10054190C2 (de) * | 2000-11-02 | 2003-03-27 | Promos Technologies Inc | Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens |
| US20040159050A1 (en) * | 2001-04-30 | 2004-08-19 | Arch Specialty Chemicals, Inc. | Chemical mechanical polishing slurry composition for polishing conductive and non-conductive layers on semiconductor wafers |
| US6919259B2 (en) * | 2002-10-21 | 2005-07-19 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for STI etching using endpoint detection |
| TWI227926B (en) * | 2003-09-04 | 2005-02-11 | Nanya Technology Corp | Method for rounding top corner of trench and method of forming shallow trench isolation structure |
| US6914015B2 (en) * | 2003-10-31 | 2005-07-05 | International Business Machines Corporation | HDP process for high aspect ratio gap filling |
| US7094653B2 (en) * | 2004-10-14 | 2006-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming STI structures with controlled step height |
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