KR20070042363A - 평판 디스플레이 장치 및 그것의 동작 방법 - Google Patents

평판 디스플레이 장치 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20070042363A
KR20070042363A KR1020050098210A KR20050098210A KR20070042363A KR 20070042363 A KR20070042363 A KR 20070042363A KR 1020050098210 A KR1020050098210 A KR 1020050098210A KR 20050098210 A KR20050098210 A KR 20050098210A KR 20070042363 A KR20070042363 A KR 20070042363A
Authority
KR
South Korea
Prior art keywords
signal
line
data
power supply
supply voltage
Prior art date
Application number
KR1020050098210A
Other languages
English (en)
Other versions
KR101267019B1 (ko
Inventor
박우일
김대섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050098210A priority Critical patent/KR101267019B1/ko
Priority to US11/440,338 priority patent/US20070085801A1/en
Priority to JP2006162971A priority patent/JP4939847B2/ja
Priority to TW095133529A priority patent/TWI420449B/zh
Priority to CN2006101528015A priority patent/CN1953007B/zh
Publication of KR20070042363A publication Critical patent/KR20070042363A/ko
Application granted granted Critical
Publication of KR101267019B1 publication Critical patent/KR101267019B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0245—Clearing or presetting the whole screen independently of waveforms, e.g. on power-on
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Abstract

본 발명의 디스플레이 장치는 데이터 라인, 게이트 라인 그리고 상기 데이터 라인 및 상기 게이트 라인에 연결된 픽셀을 포함하는 디스플레이 패널과, 제어 신호들과 픽셀 데이터 신호를 출력하는 타이밍 컨트롤러와, 상기 타이밍 컨트롤러로부터의 일군의 제어 신호들 및 상기 픽셀 데이터 신호에 응답해서 상기 데이터 라인을 구동하는 데이터 드라이버와, 상기 타이밍 컨트롤러로부터의 타군의 제어 신호들에 응답해서 상기 게이트 라인을 구동하는 게이트 드라이버 그리고 파워 온시 소정 시간동안 상기 데이터 라인이 리셋 상태를 유지하도록 상기 데이터 드라이버를 제어하는 제어 회로를 포함하여 파워 온시 원하지 않는 영상이 표시되는 것을 방지한다.

Description

평판 디스플레이 장치 및 그것의 동작 방법{FLAT PANEL DISPLAY AND OPERATION METHOD THEREOF}
도 1은 본 발명의 바람직한 실시예에 따른 액정 디스플레이 장치의 구성을 보여주는 도면;
도 2는 도 1에 도시된 데이터 구동 회로의 구체적인 구성을 보여주는 블록도;
도 3은 도 1에 도시된 데이터 출력 제어 회로의 구성을 보여주는 도면;
도 4는 도 3에 도시된 데이터 출력 제어 회로에서 사용되는 신호들의 타이밍도;
도 5는 게이트 오프 전압과 제 2 라인 래치 신호의 관계를 보여주는 도면; 그리고
도 6은 도 1 도시된 데이터 출력 제어 회로의 다른 실시예에 따른 구성을 보여주는 도면이다.
*도면의 주요 부분에 대한 설명
100 : 액정 표시 장치 110 : 타이밍 컨트롤러
120 : 데이터 구동 회로 130 : DC/DC 컨버터
140 : 게이트 구동 회로 150 : 액정 패널
160 : 데이터 출력 제어 회로 210 : 쉬프트 레지스터
220 : 데이터 레지스터 230 : 래치
240 : 레벨 쉬프터 250 : 디지털-아날로그 변환기
260 : 출력 버퍼 310 : 지연 회로
320 : 인버터 330 : 로직 회로
본 발명은 평판 디스플레이 장치에 관한 것이다.
유저 인터페이스의 하나로서 전자 디바이스에 표시 장치를 탑재하는 것은 필수가 되고 있으며, 전자 디바이스의 경박단소화와 저전력 소모를 위하여 표시 장치로써 평판 디스플레이 장치가 많이 사용되고 있다. 평판 디스플레이 장치는 영상 표시 패널의 종류에 따라서 OLED(Organic Light Emitting Diode), LCD(Liquid Crystal Display), FED(Field Emission Display), VFD(Vacuum Fluorescent Display), PDP(Plasma Display Panel) 등이 있다. 특히 근래에는 공간절약과 전력절약을 도모하고 소형경량화를 위한 휴대형 전자 디바이스외에도 컴퓨터 디스플레이나 텔레비전 디스플레이로서 평판 디스플레이 장치가 이용되고 있다.
액정 디스플레이 장치(LCD)의 디스플레이 패널은 행렬 형태로 배열되며, 스위칭 소자인 박막 트랜지스터를 포함하는 복수의 픽셀 어레이를 포함한다. 각 픽셀은 박막 트랜지스터를 통하여 영상 신호에 해당하는 데이터 전압을 선택적으로 받아들인다. 액정 디스플레이 장치는 또한 게이트 라인에 게이트 온 전압을 인가하는 게이트 드라이버와 데이터 라인에 영상 신호를 인가하는 데이터 드라이버 및 이들을 제어하는 신호 제어 회로를 포함한다.
게이트 라인은 박막 트랜지스터를 턴 온시키기 위한 게이트 온 전압 또는 스위칭 소자를 턴 오프시키기 위한 게이트 오프 전압으로 구동된다. 예컨대, 파워 온 시 액정 디스플레이 장치내 DC/DC 컨버터는 -13V의 게이트 오프 전압을 출력하는데, 파워 온 시점부터 게이트 오프 전압이 -13V로 안정되기까지는 소정의 시간이 소요된다. 게이트 오프 전압(이 -13V로 충분히 낮아지기 전에 대략 -6V일 때까지 액정 패널 내 픽셀을 구성하는 박막 트랜지스터는 약하게 턴 온된 상태를 유지하게 되고, 이 때 데이터 라인이 임의의 레벨 값을 가지면 데이터 라인의 신호 레벨에 대응하는 영상이 액정 패널에 디스플레이된다. 이와 같은 오류 영상은 신호 제어 회로로부터 유효한 픽셀 데이터 신호가 출력될 때(예를 들면 60ms이후)까지 지속적으로 액정 패널에 디스플레이된다.
특히, 파워 온시 데이터 구동 회로를 구성하는 복수의 집적 회로들 중 특정 집적 회로와 연결된 데이터 라인들이 임의의 동일한 레벨 데이터 신호로 구동되면 액정 패널에 디스플레이된 오류 영상은 더욱 두드러지게 된다.
그러므로, 파워 온 시점부터 게이트 오프 신호가 충분히 안정될 때까지 소요되는 시간동안 데이터 라인이 임의의 레벨 값을 갖지 않도록 하는 기술이 요구된다.
따라서 본 발명의 목적은 파워 온시 오류 영상의 디스플레이를 방지할 수 있는 평면 디스플레이 장치 및 방법을 제공하는 데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 디스플레이 장치는: 영상 데이터 신호를 출력하는 타이밍 컨트롤러와, 제어 신호 및 상기 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버, 그리고 파워 온시 소정 시간동안 상기 데이터 라인이 리셋 상태를 유지하도록 상기 제어 신호를 발생하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러는 상기 데이터 드라이버에 의해서 상기 데이터 라인이 구동되는 시점을 나타내는 라인 래치 신호를 더 출력한다.
이 실시예에 있어서, 상기 제어 회로는 외부로부터 제공된 전원 전압 및 상기 라인 래치 신호를 입력받고, 상기 소정 시간이 경과한 후 상기 제어 신호는 상기 라인 래치 신호와 동일하다.
이 실시예에 있어서, 상기 제어 회로는, 외부 전원 전압을 지연시키는 지연 회로와, 상기 외부 전원 전압 및 상기 지연 회로에 의해 지연된 외부 전원 전압을 입력받아서 펄스 신호를 발생하는 펄스 발생기, 그리고 상기 라인 래치 신호 및 상기 펄스 신호의 합인 상기 제어 신호를 출력하는 로직 회로를 더 포함한다.
이 실시예에 있어서, 디스플레이 장치는, 게이트 라인을 구동하는 게이트 드라이버를 더 포함하고, 상기 제어 회로는 상기 파워 온시 상기 게이트 드라이버가 상기 게이트 라인을 안정된 게이트 오프 전압으로 구동할 때까지 상기 데이터 라인 이 리셋 상태를 유지하도록 상기 제어 신호를 발생한다.
본 발명의 다른 특징에 따른 디스플레이 장치는: 제 1 라인 래치 신호 및 영상 데이터 신호를 출력하는 타이밍 컨트롤러와, 제 2 라인 래치 신호 및 상기 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버, 그리고 외부 전원 전압 및 상기 제 1 라인 래치 신호를 입력받고, 파워 온시 소정 시간동안 상기 데이터 라인이 리셋 상태를 유지하도록 상기 제 2 라인 래치 신호를 발생하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 제어 회로는, 외부 전원 전압을 지연시키는 지연 회로와, 상기 외부 전원 전압 및 상기 지연 회로에 의해 지연된 외부 전원 전압을 입력받아서 펄스 신호를 발생하는 펄스 발생기, 그리고 상기 제 1 라인 래치 신호 및 상기 펄스 신호의 합인 상기 제 2 라인 래치 신호를 출력하는 로직 회로를 더 포함한다.
이 실시예에 있어서, 상기 데이터 드라이버는, 상기 제 2 라인 래치 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 영상 데이터 신호를 래치하는 래치 회로, 그리고 상기 래치 회로로부터 상기 영상 데이터 신호를 입력받고 상기 제 2 라인 래치 신호에 응답해서 상기 데이터 라인을 구동하는 출력 구동 회로를 포함한다.
이 실시예에 있어서, 상기 제어 회로는, 파워 온시 상기 소정 시간 동안 상기 래치 회로의 출력이 리셋되도록 상기 제 2 라인 래치 신호를 출력한다.
본 발명의 다른 특징에 따른 디스플레이 장치는: 데이터 라인, 게이트 라인 그리고 상기 데이터 라인 및 상기 게이트 라인에 연결된 픽셀을 포함하는 디스플레이 패널과, 제어 신호들과 영상 데이터 신호를 출력하는 타이밍 컨트롤러와, 상기 타이밍 컨트롤러로부터의 일군의 제어 신호들 및 상기 영상 데이터 신호에 응답해서 상기 데이터 라인을 구동하는 데이터 드라이버와, 상기 타이밍 컨트롤러로부터의 타군의 제어 신호들에 응답해서 상기 게이트 라인을 구동하는 게이트 드라이버, 그리고 파워 온시 소정 시간동안 상기 데이터 라인이 구동되지 않도록 상기 데이터 드라이버를 제어하는 제어 회로를 포함한다.
이 실시예에 있어서, 상기 타이밍 컨트롤러로부터 출력되는 상기 제어 신호들은, 상기 영상 데이터 신호가 상기 데이터 라인으로 제공되는 시점을 나타내는 제 1 라인 래치 신호를 포함한다.
이 실시예에 있어서, 상기 제어 회로는, 상기 데이터 드라이버를 제어하기 위한 제 2 라인 래치 신호를 출력한다.
이 실시예에 있어서, 상기 제어 회로는, 상기 파워 온 후 상기 소정 시간동안 소정 레벨의 제 2 라인 래치 신호를 출력한다.
이 실시예에 있어서, 상기 제어 회로는, 상기 파워 온 후 상기 소정 시간이 경과하면 상기 타이밍 컨트롤러로부터의 제 1 라인 래치 신호를 상기 제 2 라인 래치 신호로서 출력한다.
이 실시예에 있어서, 상기 제어 회로는, 외부로부터 공급된 전원 전압을 지연시켜 출력하는 지연 회로와, 상기 지연 회로에 의해서 지연된 전원 전압을 반전시키는 인버터, 그리고 상기 인버터의 출력 및 상기 타이밍 컨트롤러로부터의 상기 제 1 라인 래치 신호를 입력받고 상기 제 2 라인 래치 신호를 출력한다.
이 실시예에 있어서, 상기 제어 회로는, 외부로부터 공급된 전원 전압과 일단이 연결된 제 1 저항과, 상기 제 1 저항의 타단과 접지 전압 사이에 연결된 커패시터와, 상기 전원 전압과 일단이 연결된 제 2 저항과, 상기 제 2 저항의 타단과 상기 접지 전압 사이에 연결된 전류 통로 및 상기 제 1 저항의 상기 타단과 연결된 게이트를 갖는 트랜지스터와, 상기 제 2 저항의 상기 타단과 연결된 입력단 및 출력단을 갖는 제 1 다이오드, 그리고 상기 타이밍 컨트롤러로부터의 상기 제 1 라인 래치 신호와 연결된 입력단 및 출력단을 갖는 제 2 다이오드를 포함하되, 상기 제 1 및 제 2 다이오드들의 상기 출력단들은 공통으로 연결되고, 상기 제 1 및 제 2 다이오드들의 상기 출력단들은 상기 제 2 라인 래치 신호를 출력한다.
이 실시예에 있어서, 상기 데이터 드라이버는, 수평 시작 신호에 동기해서 클럭 신호를 쉬프트하는 쉬프트 레지스터와, 상기 쉬프트 레지스터로부터 출력되는 클럭 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 영상 데이터 신호를 저장하는 데이터 레지스터와, 상기 제어 회로로부터의 상기 제 2 라인 래치 신호에 응답해서 상기 데이터 레지스터에 저장된 상기 영상 데이터 신호를 래치하는 래치와, 상기 래치로부터 출력되는 상기 영상 데이터 신호를 아날로그 영상 신호로 변환하는 디지털-아날로그 컨버터, 그리고 상기 제 1 라인 래치 신호에 응답해서 상기 디지털-아날로그 컨버터로부터의 상기 아날로그 영상 신호를 상기 데이터 라인으로 출력하는 출력 버퍼를 포함한다.
본 발명의 다른 특징에 따른 영상 데이터 신호에 응답해서 데이터 라인을 구 동하는 데이터 드라이버를 포함하는 디스플레이 장치의 동작 방법은: 파워 온하는 단계, 그리고 소정 시간동안 상기 데이터 라인을 리셋하는 단계를 포함한다.
이 실시예에 있어서, 상기 소정 시간은 게이트 라인이 안정된 게이트 오프 전압으로 구동되는데 필요한 시간이다.
본 발명의 다른 특징에 따른 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버를 포함하는 디스플레이 장치의 동작 방법은: 전원 전압을 공급하는 단계와, 상기 전원 전압을 지연시키는 단계와, 상기 전원 전압과 상기 지연된 전원 전압에 응답해서 펄스 신호를 생성하는 단계와, 상기 데이터 라인을 리셋하기 위해서 상기 펄스 신호를 상기 데이터 드라이버로 제공하는 단계를 포함한다.
이 실시예에 있어서, 상기 펄스 신호는 라인 래치 신호이다.
본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 이하 상세히 설명한다.
도 1은 평판 디스플레이 장치인 액정 디스플레이 장치의 구성을 보여주는 블록도이다.
도 1을 참조하면, 액정 디스플레이 장치는 타이밍 컨트롤러(110), 데이터 구동 회로(120), DC/DC 컨버터(130), 게이트 구동 회로(140), 액정 패널(150) 그리고 제어 회로(160)를 포함한다.
액정 패널(150)은 복수의 게이트 라인들(G1-Gn)과, 게이트 라인들에 교차하는 복수의 데이터 라인들(D1-Dm)과, 게이트 라인 및 데이터 라인의 교차점에 형성 된 픽셀을 포함하며, 픽셀들은 매트릭스 구조로 배치되어 있다. 각 픽셀은 게이트 라인과 데이터 라인에 게이트 전극 및 소스 전극이 각각 연결되는 박막 트랜지스터(미 도시됨)와, 박막 트랜지스터의 드레인 전극에 연결되는 액정 커패시터(미 도시됨) 및 스토리지 커패시터(미 도시됨)를 포함한다. 이러한 픽셀 구조에서는, 게이트 구동 회로(140)에 의해서 게이트 라인들이 순차적으로 선택되고, 선택된 게이트 라인에 게이트 온 전압(VON)이 펄스 형태로 인가되면, 게이트 라인에 연결된 픽셀의 박막 트랜지스터가 턴 온되고, 이어서 데이터 구동 회로(120)에 의해 각 데이터 라인에 픽셀 정보를 포함하는 전압이 인가된다. 이 전압은 해당 픽셀의 박막 트랜지스터를 거쳐 액정 커패시터와 스토리지 커패시터에 인가되며, 액정 및 스토리지 커패시터들이 구동됨으로써 소정의 표시 동작이 이루어진다.
타이밍 컨트롤러(110)는 외부의 그래픽 소스로부터 입력되는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 클럭 신호(MCLK) 및 픽셀 데이터(R, G, B)를 입력받는다. 타이밍 컨트롤러(110)는 액정 패널(150)의 사양에 맞도록 데이터 포맷(format)을 변환한 픽셀 데이터 신호(R', G', B')와, 수평 동기 시작 신호(STH:start horizontal) 및 클럭 신호(HCLK)를 데이터 구동 회로(120)로 출력하고, 제 1 라인 래치 신호(TP1)를 제어 회로(160)로 출력한다.
또한, 타이밍 컨트롤러(110)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 데이터 인에이블 신호(DE)에 응답해서 수직 동기 시작 신호(STV:start vertical), 게이트 클럭 신호(CPV), 및 출력 인에이블 신호(OE:output enable) 등의 제어 신호들을 게이트 구동 회로(140)로 출력한다.
데이터 구동 회로(120)는 타이밍 컨트롤러(110)로부터 제공되는 픽셀 데이터 신호(R', G', B')와 제어 신호들(STH, HCLK) 그리고 데이터 출력 제어 회로(160)로부터의 제 2 라인 래치 신호(TP2)에 응답해서 액정 패널(150)의 데이터 라인들(D1-Dm)을 구동하기 위한 신호들을 발생한다. 일반적으로 데이터 구동 회로(120)는 복수의 집적 회로들로 구성된다.
게이트 구동 회로(140)는 타이밍 컨트롤러(110)로부터 제공되는 제어 신호들에 따라서 액정 패널(150)의 게이트 라인들(G1-Gn)을 순차적으로 스캐닝한다. 여기서, 스캐닝이란 게이트 라인에 게이트 온 전압을 순차적으로 인가하여 게이트 온 전압이 인가된 게이트 라인의 픽셀을 데이터 기록이 가능한 상태로 만드는 것을 말한다.
DC/DC 컨버터(130)는 외부로부터 전원 전압(CVDD)을 공급받고 액정 표시 장치(100)의 동작에 필요한 전원들 즉, 데이터 구동 전압들(DVDD, AVDD), 게이트 온 전압(VON), 게이트 오프 전압(VOFF) 공통 전극 전압(VCOM) 등을 발생한다.
데이터 출력 제어 회로(160)는 외부 전원 전압(CVDD) 및 타이밍 컨트롤러(110)로부터의 제 1 라인 래치 신호(TP1)를 입력받고, 제 2 라인 래치 신호(TP2)를 출력한다.
데이터 구동 회로(320)의 구체적인 구성이 도 2에 도시되어 있다. 데이터 구동 회로(320)는 순차적인 샘플링 신호를 공급하는 쉬프트 레지스터(210), 샘플링 신호에 응답하여 입력 픽셀 데이터를 저장하는 데이터 레지스터(220), 데이터 레지스터(220)로부터 출력되는 데이터를 래치하는 래치(230), 래치로부터의 픽셀 데이 터의 진폭을 확대하는 레벨 쉬프터(240), 레벨 쉬프터(240)로부터 출력되는 디지털 픽셀 데이터를 아날로그 신호로 변환하는 디지털-아날로그 컨버터(250) 그리고 출력 버퍼(260)를 포함한다.
쉬프트 레지스터(210)는 타이밍 컨트롤러(310)로부터의 수평 동기 시작 신호(STH)를 클럭 신호(HCLK)에 따라 순차적으로 쉬프트시켜 샘플링 신호로서 출력한다.
데이터 레지스터(220)는 쉬프트 레지스터(210)로부터의 샘플링 신호에 응답해서 타이밍 컨트롤러(310)로부터의 픽셀 데이터(R', G', B')를 일정 단위씩 순차적으로 샘플링하여 저장한다. 이 때, 데이터 레지스터(220)의 크기는 (수평 방향 픽셀의 수 * 픽셀 데이터 각각의 비트 수)이다. 래치(230)는 데이터 레지스터(220)로부터의 픽셀 데이터를 래치하고, 데이터 출력 제어 회로(160)로부터의 제 2 라인 래치 신호(TP2)에 응답해서 래치된 픽셀 데이터를 출력한다. 레벨 쉬프터(240)는 래치(230)로부터 출력되는 픽셀 데이터의 전압 스윙 폭을 넓히기 위한 레벨 쉬프팅을 수행한다. 디지털-아날로그 컨버터(250)는 레벨 쉬프터(240)로부터의 픽셀 데이터를 계조 전압들(VO-V11)을 이용하여 아날로그 픽셀 신호로 변환한다. 계조 전압들(VO-V11)은 계조 전압 발생기(미 도시됨)에 의해서 발생된다. 출력 버퍼(260)는 디지털-아날로그 컨버터(250)로부터 출력되는 아날로그 픽셀 신호를 저장한 후 라인 래치 신호(TP2)에 동기해서 액정 패널의 소스 라인들(D1-Dm)로 공급한다. 예컨대, 래치(230)는 제 2 라인 래치 신호(TP2)의 라이징 에지(rising edge)에서 데이터 레지스터(220)로부터의 픽셀 데이터를 레벨 쉬프터(240)로 출력 하고, 출력 버퍼(260)는 제 2 라인 래치 신호(TP2)의 폴링 에지(falling edge)에서 디지털-아날로그 컨버터(250)의 출력을 데이터 라인들(D1-Dk)로 전달한다.
파워 온 후 데이터 구동 전압(DVDD)이 공급되기 시작하면 쉬프트 레지스터(210), 레지스터(220) 및 래치(230)는 구동되기 시작하는데, 제 2 라인 래치 신호(TP2)가 입력되기 전 래치(230)의 출력은 부정 상태(indeterminate state)이다. DC/DC 컨버터(130)에 의해서 데이터 구동 전압(AVDD)이 데이터 구동 회로(320)로 공급됨에 따라서 래치(230)로부터 출력되는 임의의 레벨의 픽셀 데이터 신호는 레벨 쉬프터(240), 디지털-아날로그 컨버터(250) 및 출력 버퍼(260)를 통해 데이터 라인들(D1-Dm)로 전달된다. 게이트 오프 전압(VOFF)이 박막 트랜지스터를 턴 오프하기에 충분한 전압(예컨대, -13V)으로 낮아지기 전에, 박막 트랜지스터가 약하게 턴 온된 상태에서 데이터 라인들(D1-Dm)로 전달된 픽셀 데이터 신호는 박막 트랜지스터를 통해 액정 커패시터로 전달되어서 영상이 디스플레이된다.
이러한 오류 영상을 방지하기 위하여 본 발명의 실시예에 따른 데이터 출력 제어 회로(160)는 파워 온 후 적어도 게이트 오프 전압이 충분이 낮아질 때까지 제 2 라인 래치 신호(TP2)를 하이 레벨로 출력함으로써 래치(230)의 출력을 리셋한다. 그러므로, 제 2 라인 래치 신호(TP2)가 하이 레벨인 동안 데이터 구동 회로(120)는 리셋 상태를 유지하게 된다.
도 3은 도 1에 도시된 데이터 출력 제어 회로(160)의 구성을 보여주는 도면이다. 도 5를 참조하면, 데이터 출력 제어 회로(160)는 지연 회로(310), 인버터(320) 그리고 로직 회로(330)를 포함한다. 지연 회로(310)는 외부로부터 공급되는 전원 전압(CVDD)을 소정 시간동안 지연시키고, 신호(D_CVDD)를 출력한다. 펄스 발생기(320)는 지연 회로(310)로부터의 신호(D_CVDD) 및 전원 전압(CVDD)을 입력받고펄스 신호(PLS)를 출력한다. 로직 회로(330)는 타이밍 컨트롤러(310)로부터의 제 1 라인 래치 신호(TP1)와 펄스 발생기(320)로부터의 펄스 신호(PLS)를 입력받고, 제 2 라인 래치 신호(TP2)를 출력한다. 본 발명의 일 실시예에서 로직 회로(330)는 로직 오아 연산 회로로 구현된다.
도 4는 도 3에 도시된 데이터 출력 제어 회로(160)에서 사용되는 신호들의 타이밍도이고, 도 5는 게이트 오프 전압(VOFF)과 제 2 라인 래치 신호(TP2)의 관계를 보여주는 도면이다.
도 4 및 도 5를 참조하면, 외부 전원 전압(CVDD)이 공급되기 시작한 후 소정 시간 동안 제 2 라인 래치 신호(TP2)는 하이 레벨로 유지된다. 제 2 라인 래치 신호(TP2)의 하이 레벨 구간은 지연 회로(310)의 지연 시간에 해당하며, 게이트 오프 신호(VOFF)가 충분히 낮아질 때까지 요구되는 시간이다. 제 2 라인 래치 신호(TP2)의 하이 레벨 구간은 예컨대 5ms 이상이면 충분하다.
전압들(DVDD, AVDD)이 입력되기 전에 제 2 라인 래치 신호(TP2)가 하이 레벨로 설정되므로, 전압들(DVDD, AVDD)이 입력된 후 도 2에 도시된 래치(230) 및 출력 버퍼(260)의 출력은 리셋된다. 그러므로, 게이트 오프 신호(VOFF)가 충분히 낮아질 때까지 데이터 라인들(D1-Dm)은 구동되지 않는다. 그러므로 파워 온시 오류 영상이 디스플레이되는 것이 방지된다. 지연 회로(310)의 지연 시간이 경과한 후에 제 2 라인 래치 신호(TP2)는 타이밍 컨트롤러(310)로부터 입력된 제 1 라인 래치 신호(TP1)와 동일하다.
도 6은 도 1에 도시된 데이터 출력 제어 회로(160)의 다른 실시예에 따른 구성을 보여주는 도면이다. 도 6을 참조하면, 데이터 출력 제어 회로(160)는 지연 회로(610), 펄스 발생 회로(620) 그리고 출력 회로(630)를 포함한다. 지연 회로(610)는 외부 전원 전압(CVDD)과 접지 사이에 직렬로 연결된 저항(611) 그리고 커패시터(612)를 포함한다. 펄스 발생 회로(620)는 외부 전원 전압과 일단이 연결된 저항(621) 그리고 저항(621)과 접지 전압 사이에 형성된 전류 통로 및 저항(611)과 커패시터(612) 사이의 연결 노드와 연결된 게이트를 갖는 트랜지스터(622)를 포함한다. 출력 회로(630)는 저항(621)과 트랜지스터(622)의 연결 노드와 연결된 입력단 및 출력단을 갖는 다이오드(631), 타이밍 컨트롤러(310)로부터의 제 1 라인 래치 신호(TP1)를 입력받는 입력단 및 출력단을 갖는 다이오드(632) 그리고 다이오드들(631, 632)의 출력단들과 접지 전압 사이에 연결된 저항(633)을 포함한다. 다이오드들(631, 632)의 출력단들은 공통으로 연결되며, 다이오드들(631, 632)의 출력단들은 제 2 라인 래치 신호(TP2)를 출력한다.
도 6에 도시된 데이터 출력 제어 회로(600)의 동작은 다음과 같다. 외부 전원 전압(CVDD)이 공급된 후 트랜지스터(622)가 턴 오프 상태인 동안 외부 전원 전압(CVDD)이 저항(621) 및 다이오드(631)를 통해 제 2 라인 래치 신호(TP2)로서 출력된다. 외부 전원 전압(CVDD)이 공급된 후 저항(611) 및 커패시터(612)에 의해서 설정된 시간이 경과하면 트랜지스터(622)가 턴 온되고, 그 결과 타이밍 컨트롤러(310)로부터의 제 1 라인 래치 신호(TP1)가 다이오드(632)의 출력단으로 출력된다. 그러므로, 파워 온 후 저항(611) 및 커패시터(612)에 의한 지연 시간이 경과하면 제 2 라인 래치 신호(TP2)는 제 1 라인 래치 신호(TP1)와 동일하다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 파워 온시 데이터 구동 전압들이 입력되기 전에 데이터 구동 회로 내 래치 회로를 제어하는 라인 래치 신호를 하이 레벨로 설정함으로서 데이터 구동 전압들이 입력된 후 래치 회로로부터 어떤 신호도 출력되지 않는다. 따라서 게이트 오프 신호가 충분히 낮아질 때까지 데이터 라인들이 구동되지 않으므로 파워 온시 오류 영상이 디스플레이되는 것이 방지된다.

Claims (22)

  1. 영상 데이터 신호를 출력하는 타이밍 컨트롤러와;
    제어 신호 및 상기 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버; 그리고
    파워 온시 소정 시간동안 상기 데이터 라인이 리셋 상태를 유지하도록 상기 제어 신호를 발생하는 제어 회로를 포함하는 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 데이터 드라이버에 의해서 상기 데이터 라인이 구동되는 시점을 나타내는 라인 래치 신호를 더 출력하는 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 제어 회로는 외부로부터 제공된 전원 전압 및 상기 라인 래치 신호를 입력받고, 상기 소정 시간이 경과한 후 상기 제어 신호는 상기 라인 래치 신호와 동일한 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 제어 회로는,
    외부 전원 전압을 지연시키는 지연 회로와;
    상기 외부 전원 전압 및 상기 지연 회로에 의해 지연된 외부 전원 전압을 입력받아서 펄스 신호를 발생하는 펄스 발생기; 그리고
    상기 라인 래치 신호 및 상기 펄스 신호의 합인 상기 제어 신호를 출력하는 로직 회로를 더 포함하는 디스플레이 장치.
  5. 제 1 항에 있어서,
    게이트 라인을 구동하는 게이트 드라이버를 더 포함하고;
    상기 제어 회로는 상기 파워 온시 상기 게이트 드라이버가 상기 게이트 라인을 안정된 게이트 오프 전압으로 구동할 때까지 상기 데이터 라인이 리셋 상태를 유지하도록 상기 제어 신호를 발생하는 디스플레이 장치.
  6. 제 1 라인 래치 신호 및 영상 데이터 신호를 출력하는 타이밍 컨트롤러와;
    제 2 라인 래치 신호 및 상기 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버; 그리고
    외부 전원 전압 및 상기 제 1 라인 래치 신호를 입력받고, 파워 온시 소정 시간동안 상기 데이터 라인이 리셋 상태를 유지하도록 상기 제 2 라인 래치 신호를 발생하는 제어 회로를 포함하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로는,
    외부 전원 전압을 지연시키는 지연 회로와;
    상기 외부 전원 전압 및 상기 지연 회로에 의해 지연된 외부 전원 전압을 입력받아서 펄스 신호를 발생하는 펄스 발생기; 그리고
    상기 제 1 라인 래치 신호 및 상기 펄스 신호의 합인 상기 제 2 라인 래치 신호를 출력하는 로직 회로를 더 포함하는 디스플레이 장치.
  8. 제 6 항에 있어서,
    상기 데이터 드라이버는,
    상기 제 2 라인 래치 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 영상 데이터 신호를 래치하는 래치 회로; 그리고
    상기 래치 회로로부터 상기 영상 데이터 신호를 입력받고 상기 제 2 라인 래치 신호에 응답해서 상기 데이터 라인을 구동하는 출력 구동 회로를 포함하는 디스플레이 장치.
  9. 제 8 항에 있어서,
    상기 제어 회로는,
    파워 온시 상기 소정 시간 동안 상기 래치 회로의 출력이 리셋되도록 상기 제 2 라인 래치 신호를 출력하는 디스플레이 장치.
  10. 데이터 라인, 게이트 라인 그리고 상기 데이터 라인 및 상기 게이트 라인에 연결된 픽셀을 포함하는 디스플레이 패널과;
    제어 신호들과 영상 데이터 신호를 출력하는 타이밍 컨트롤러와;
    상기 타이밍 컨트롤러로부터의 일군의 제어 신호들 및 상기 영상 데이터 신호에 응답해서 상기 데이터 라인을 구동하는 데이터 드라이버와;
    상기 타이밍 컨트롤러로부터의 타군의 제어 신호들에 응답해서 상기 게이트 라인을 구동하는 게이트 드라이버; 그리고
    파워 온시 소정 시간동안 상기 데이터 라인이 구동되지 않도록 상기 데이터 드라이버를 제어하는 제어 회로를 포함하는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 타이밍 컨트롤러로부터 출력되는 상기 제어 신호들은,
    상기 영상 데이터 신호가 상기 데이터 라인으로 제공되는 시점을 나타내는 제 1 라인 래치 신호를 포함하는 디스플레이 장치.
  12. 제 10 항에 있어서,
    상기 제어 회로는,
    상기 데이터 드라이버를 제어하기 위한 제 2 라인 래치 신호를 출력하는 디스플레이 장치.
  13. 제 10 항에 있어서,
    상기 제어 회로는,
    상기 파워 온 후 상기 소정 시간동안 소정 레벨의 제 2 라인 래치 신호를 출력하는 디스플레이 장치.
  14. 제 13 항에 있어서,
    상기 제어 회로는,
    상기 파워 온 후 상기 소정 시간이 경과하면 상기 타이밍 컨트롤러로부터의 제 1 라인 래치 신호를 상기 제 2 라인 래치 신호로서 출력하는 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 제어 회로는,
    외부로부터 공급된 전원 전압을 지연시켜 출력하는 지연 회로와;
    상기 지연 회로에 의해서 지연된 전원 전압을 반전시키는 인버터; 그리고
    상기 인버터의 출력 및 상기 타이밍 컨트롤러로부터의 상기 제 1 라인 래치 신호를 입력받고 상기 제 2 라인 래치 신호를 출력하는 로직 회로를 포함하는 디스플레이 장치.
  16. 제 15 항에 있어서,
    상기 로직 회로는 오아(OR) 게이트인 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 제어 회로는,
    외부로부터 공급된 전원 전압과 일단이 연결된 제 1 저항과;
    상기 제 1 저항의 타단과 접지 전압 사이에 연결된 커패시터와;
    상기 전원 전압과 일단이 연결된 제 2 저항과;
    상기 제 2 저항의 타단과 상기 접지 전압 사이에 연결된 전류 통로 및 상기 제 1 저항의 상기 타단과 연결된 게이트를 갖는 트랜지스터와;
    상기 제 2 저항의 상기 타단과 연결된 입력단 및 출력단을 갖는 제 1 다이오드; 그리고
    상기 타이밍 컨트롤러로부터의 상기 제 1 라인 래치 신호와 연결된 입력단 및 출력단을 갖는 제 2 다이오드를 포함하되;
    상기 제 1 및 제 2 다이오드들의 상기 출력단들은 공통으로 연결되고, 상기 제 1 및 제 2 다이오드들의 상기 출력단들은 상기 제 2 라인 래치 신호를 출력하는 디스플레이 장치.
  18. 제 11 항에 있어서,
    상기 데이터 드라이버는,
    수평 시작 신호에 동기해서 클럭 신호를 쉬프트하는 쉬프트 레지스터와;
    상기 쉬프트 레지스터로부터 출력되는 클럭 신호에 응답해서 상기 타이밍 컨트롤러로부터의 상기 영상 데이터 신호를 저장하는 데이터 레지스터와;
    상기 제어 회로로부터의 상기 제 2 라인 래치 신호에 응답해서 상기 데이터 레지스터에 저장된 상기 영상 데이터 신호를 래치하는 래치와;
    상기 래치로부터 출력되는 상기 영상 데이터 신호를 아날로그 영상 신호로 변환하는 디지털-아날로그 컨버터; 그리고
    상기 제 1 라인 래치 신호에 응답해서 상기 디지털-아날로그 컨버터로부터의 상기 아날로그 영상 신호를 상기 데이터 라인으로 출력하는 출력 버퍼를 포함하는 디스플레이 장치.
  19. 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버를 포함하는 디스플레이 장치의 동작 방법에 있어서:
    파워 온하는 단계; 그리고
    소정 시간동안 상기 데이터 드라이버를 리셋하는 단계를 포함하는 디스플레이 장치의 동작 방법.
  20. 제 19 항에 있어서,
    상기 소정 시간은 게이트 라인이 안정된 게이트 오프 전압으로 구동되는데 필요한 시간인 디스플레이 장치의 동작 방법.
  21. 영상 데이터 신호에 응답해서 데이터 라인을 구동하는 데이터 드라이버를 포함하는 디스플레이 장치의 동작 방법에 있어서:
    전원 전압을 공급하는 단계와;
    상기 전원 전압을 지연시키는 단계와;
    상기 전원 전압과 상기 지연된 전원 전압에 응답해서 펄스 신호를 생성하는 단계; 그리고
    상기 데이터 라인을 리셋하기 위해서 상기 펄스 신호를 상기 데이터 드라이버로 제공하는 단계를 포함하는 디스플레이 장치의 동작 방법.
  22. 제 21 항에 있어서,
    상기 펄스 신호는 라인 래치 신호인 디스플레이 장치의 동작 방법.
KR1020050098210A 2005-10-18 2005-10-18 평판 디스플레이 장치 KR101267019B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020050098210A KR101267019B1 (ko) 2005-10-18 2005-10-18 평판 디스플레이 장치
US11/440,338 US20070085801A1 (en) 2005-10-18 2006-05-23 Flat panel display and method of driving the same
JP2006162971A JP4939847B2 (ja) 2005-10-18 2006-06-13 平板ディスプレイ装置及びその動作方法
TW095133529A TWI420449B (zh) 2005-10-18 2006-09-11 平面顯示器及其驅動方法
CN2006101528015A CN1953007B (zh) 2005-10-18 2006-10-18 平板显示器及其驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050098210A KR101267019B1 (ko) 2005-10-18 2005-10-18 평판 디스플레이 장치

Publications (2)

Publication Number Publication Date
KR20070042363A true KR20070042363A (ko) 2007-04-23
KR101267019B1 KR101267019B1 (ko) 2013-05-30

Family

ID=37947722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050098210A KR101267019B1 (ko) 2005-10-18 2005-10-18 평판 디스플레이 장치

Country Status (5)

Country Link
US (1) US20070085801A1 (ko)
JP (1) JP4939847B2 (ko)
KR (1) KR101267019B1 (ko)
CN (1) CN1953007B (ko)
TW (1) TWI420449B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011093550A1 (ko) * 2010-01-29 2011-08-04 (주)실리콘웍스 액정표시장치의 소스 드라이버 회로
KR101407308B1 (ko) * 2010-12-14 2014-06-13 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR101408253B1 (ko) * 2007-09-11 2014-07-02 엘지디스플레이 주식회사 액정표시장치의 구동 회로 및 방법
KR20180036133A (ko) * 2016-09-30 2018-04-09 엘지디스플레이 주식회사 표시 패널 구동 유닛, 이의 구동 방법, 및 이를 포함하는 표시 장치

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006053424A1 (en) * 2004-11-16 2006-05-26 Ignis Innovation Inc. System and driving method for active matrix light emitting device display
CA2490858A1 (en) 2004-12-07 2006-06-07 Ignis Innovation Inc. Driving method for compensated voltage-programming of amoled displays
CN102663977B (zh) 2005-06-08 2015-11-18 伊格尼斯创新有限公司 用于驱动发光器件显示器的方法和系统
US9489891B2 (en) 2006-01-09 2016-11-08 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
EP1971975B1 (en) 2006-01-09 2015-10-21 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
US9269322B2 (en) 2006-01-09 2016-02-23 Ignis Innovation Inc. Method and system for driving an active matrix display circuit
WO2009127065A1 (en) 2008-04-18 2009-10-22 Ignis Innovation Inc. System and driving method for light emitting device display
CA2637343A1 (en) 2008-07-29 2010-01-29 Ignis Innovation Inc. Improving the display source driver
TWI397037B (zh) * 2008-10-28 2013-05-21 Chunghwa Picture Tubes Ltd 顯示器源極驅動積體電路及其輸出控制電路
US9370075B2 (en) 2008-12-09 2016-06-14 Ignis Innovation Inc. System and method for fast compensation programming of pixels in a display
US8633873B2 (en) 2009-11-12 2014-01-21 Ignis Innovation Inc. Stable fast programming scheme for displays
CA2687631A1 (en) 2009-12-06 2011-06-06 Ignis Innovation Inc Low power driving scheme for display applications
CA2696778A1 (en) 2010-03-17 2011-09-17 Ignis Innovation Inc. Lifetime, uniformity, parameter extraction methods
US20140368491A1 (en) 2013-03-08 2014-12-18 Ignis Innovation Inc. Pixel circuits for amoled displays
US9351368B2 (en) 2013-03-08 2016-05-24 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9886899B2 (en) 2011-05-17 2018-02-06 Ignis Innovation Inc. Pixel Circuits for AMOLED displays
CN106898307B (zh) 2011-05-28 2021-04-27 伊格尼斯创新公司 在以交错模式实施的显示器上显示图像的方法
US9747834B2 (en) 2012-05-11 2017-08-29 Ignis Innovation Inc. Pixel circuits including feedback capacitors and reset capacitors, and display systems therefore
US9336717B2 (en) 2012-12-11 2016-05-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9786223B2 (en) 2012-12-11 2017-10-10 Ignis Innovation Inc. Pixel circuits for AMOLED displays
US9721505B2 (en) 2013-03-08 2017-08-01 Ignis Innovation Inc. Pixel circuits for AMOLED displays
CA2894717A1 (en) 2015-06-19 2016-12-19 Ignis Innovation Inc. Optoelectronic device characterization in array with shared sense line
US10442355B2 (en) * 2014-09-17 2019-10-15 Intel Corporation Object visualization in bowl-shaped imaging systems
CA2873476A1 (en) 2014-12-08 2016-06-08 Ignis Innovation Inc. Smart-pixel display architecture
CA2886862A1 (en) 2015-04-01 2016-10-01 Ignis Innovation Inc. Adjusting display brightness for avoiding overheating and/or accelerated aging
US10657895B2 (en) 2015-07-24 2020-05-19 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
US10373554B2 (en) 2015-07-24 2019-08-06 Ignis Innovation Inc. Pixels and reference circuits and timing techniques
CA2898282A1 (en) 2015-07-24 2017-01-24 Ignis Innovation Inc. Hybrid calibration of current sources for current biased voltage progra mmed (cbvp) displays
CA2908285A1 (en) 2015-10-14 2017-04-14 Ignis Innovation Inc. Driver with multiple color pixel structure
KR102498501B1 (ko) * 2015-12-31 2023-02-10 엘지디스플레이 주식회사 표시장치와 그 구동 방법
KR102552006B1 (ko) 2016-11-22 2023-07-05 주식회사 엘엑스세미콘 데이터 구동 장치 및 이를 포함하는 디스플레이 장치
KR102399178B1 (ko) * 2017-08-11 2022-05-19 삼성디스플레이 주식회사 데이터 드라이버 및 이를 갖는 표시장치
KR20200025091A (ko) * 2018-08-29 2020-03-10 엘지디스플레이 주식회사 게이트 드라이버, 유기발광표시장치 및 그의 구동방법
CN111341242B (zh) * 2020-04-09 2021-09-03 Tcl华星光电技术有限公司 电路驱动系统、驱动芯片及显示装置
KR20220096871A (ko) * 2020-12-31 2022-07-07 엘지디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN113299244B (zh) * 2021-05-24 2023-02-07 京东方科技集团股份有限公司 电压控制模组、驱动模组、驱动方法和显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61238026A (ja) * 1985-04-15 1986-10-23 Sharp Corp 液晶駆動装置
JPH01253798A (ja) * 1988-04-01 1989-10-11 Matsushita Electric Ind Co Ltd 駆動回路
JPH04278988A (ja) * 1991-03-07 1992-10-05 Fuji Electric Co Ltd 表示パネル用表示駆動回路
JPH08304773A (ja) * 1995-05-08 1996-11-22 Nippondenso Co Ltd マトリクス型液晶表示装置
CN1115660C (zh) * 1998-03-17 2003-07-23 明碁电脑股份有限公司 设有液晶显示面板保护电路的液晶监视器
US6529190B2 (en) * 1998-09-30 2003-03-04 Sony Corporation Method and apparatus for monitoring/shutting down a power line within a display device
JP2002101316A (ja) * 2000-09-26 2002-04-05 Mitsubishi Electric Corp クロック生成回路及び画像表示装置
KR100806904B1 (ko) 2001-10-30 2008-02-22 삼성전자주식회사 액정표시장치의 구동 장치
JP4158658B2 (ja) * 2003-09-10 2008-10-01 セイコーエプソン株式会社 表示ドライバ及び電気光学装置
TWM253032U (en) * 2004-03-16 2004-12-11 Niko Semiconductor Co Ltd Push-pull control signal generation circuit

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101408253B1 (ko) * 2007-09-11 2014-07-02 엘지디스플레이 주식회사 액정표시장치의 구동 회로 및 방법
WO2011093550A1 (ko) * 2010-01-29 2011-08-04 (주)실리콘웍스 액정표시장치의 소스 드라이버 회로
CN102770898A (zh) * 2010-01-29 2012-11-07 硅工厂股份有限公司 液晶显示器的源极驱动器电路
US8913048B2 (en) 2010-01-29 2014-12-16 Silicon Works Co., Ltd. Source driver circuit of liquid crystal display device
CN102770898B (zh) * 2010-01-29 2015-02-25 硅工厂股份有限公司 液晶显示器的源极驱动器电路
KR101407308B1 (ko) * 2010-12-14 2014-06-13 엘지디스플레이 주식회사 액정 표시장치의 구동장치와 그 구동방법
KR20180036133A (ko) * 2016-09-30 2018-04-09 엘지디스플레이 주식회사 표시 패널 구동 유닛, 이의 구동 방법, 및 이를 포함하는 표시 장치

Also Published As

Publication number Publication date
TWI420449B (zh) 2013-12-21
JP4939847B2 (ja) 2012-05-30
TW200717409A (en) 2007-05-01
CN1953007B (zh) 2011-03-16
CN1953007A (zh) 2007-04-25
KR101267019B1 (ko) 2013-05-30
JP2007114732A (ja) 2007-05-10
US20070085801A1 (en) 2007-04-19

Similar Documents

Publication Publication Date Title
KR101267019B1 (ko) 평판 디스플레이 장치
US10347351B2 (en) Display device and method of driving the same
US7136311B2 (en) Level shifter, level shift circuit, electro-optical device, and electronic apparatus
KR20170039051A (ko) 유기발광다이오드 표시장치
US20170330525A1 (en) Gate driver and control method thereof
JP4509004B2 (ja) バッファー及びこれを利用したデータ駆動回路と発光表示装置
US20080084371A1 (en) Liquid crystal display for preventing residual image phenomenon and related method thereof
KR20150127500A (ko) 소스 드라이버 및 이를 포함하는 디스플레이 장치.
US7573454B2 (en) Display driver and electro-optical device
KR20190079855A (ko) 시프트 레지스터 및 이를 포함하는 표시 장치
JP2008040499A (ja) ゲートオン電圧発生回路及びゲートオフ電圧発生回路並びにそれらを有する液晶表示装置
CN112449715B (zh) 显示面板、显示装置及驱动方法
US11205389B2 (en) Scan driver and display device having same
JP7114875B2 (ja) 電気光学装置、電気光学装置の制御方法および電子機器
US7616183B2 (en) Source driving circuit of display device and source driving method thereof
KR20070118459A (ko) 표시장치
US20070159439A1 (en) Liquid crystal display
KR20160086436A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 표시 장치
KR20070074841A (ko) 액정 표시 장치
KR101641360B1 (ko) 표시장치의 구동회로
JP2008225494A (ja) 表示ドライバ及び電気光学装置
KR100604067B1 (ko) 버퍼 및 이를 이용한 데이터 집적회로와 발광 표시장치
KR102456790B1 (ko) 게이트 드라이버, 표시패널 및 표시장치
KR20070066194A (ko) 표시 장치
KR20170064645A (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180502

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 7