JPS61238026A - 液晶駆動装置 - Google Patents
液晶駆動装置Info
- Publication number
- JPS61238026A JPS61238026A JP8092185A JP8092185A JPS61238026A JP S61238026 A JPS61238026 A JP S61238026A JP 8092185 A JP8092185 A JP 8092185A JP 8092185 A JP8092185 A JP 8092185A JP S61238026 A JPS61238026 A JP S61238026A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- circuit
- latch circuit
- crystal element
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、複数の表示ビットを有する液晶素子を駆動す
るための液晶駆動装置に関する。
るための液晶駆動装置に関する。
背景技術
液晶に直流駆動信号が印加されると、液晶が劣化しやす
くなる。したがって液晶素子を駆動する液晶駆動装置は
、液晶表示素子に直流駆動信号が与えられないよ）に構
成されなければならない。
くなる。したがって液晶素子を駆動する液晶駆動装置は
、液晶表示素子に直流駆動信号が与えられないよ）に構
成されなければならない。
発明が解決しようとする問題点
本発明の目的は、液晶素子に直流駆動信号が印加・され
るのを防ぐようにして、液晶の劣化を防止するようにし
た液晶駆動装置を提供することである。
るのを防ぐようにして、液晶の劣化を防止するようにし
た液晶駆動装置を提供することである。
問題点を解決するための手段
本発明は、複数の表示ビットを有する液晶素子を駆動す
るための液晶駆動装置において、各ビット毎の表示すべ
き内容をストアするラッチ回路と、 ラッチ回路からの出力に応答し、対応する表示ビットに
交流駆動信号を与えるスイッチング回路と、 ラッチ回路が能動化されるよりも先に、表示ビットに直
流電圧が印加されたままにならないように、スイッチン
グ回路またはラッチ回路の少なくともいずれか一方を不
能動化する手段とを含むことを特徴とする液晶駆動装置
である。
るための液晶駆動装置において、各ビット毎の表示すべ
き内容をストアするラッチ回路と、 ラッチ回路からの出力に応答し、対応する表示ビットに
交流駆動信号を与えるスイッチング回路と、 ラッチ回路が能動化されるよりも先に、表示ビットに直
流電圧が印加されたままにならないように、スイッチン
グ回路またはラッチ回路の少なくともいずれか一方を不
能動化する手段とを含むことを特徴とする液晶駆動装置
である。
作 用
本発明に従えば、液晶素子の複数の表示ビットに表示す
べき内容をストアするラッチ回路が能動化されるよりも
先に、スイッチング回路またはラッチ回路を不能動化す
る。したがって表示ビットに直流電圧が印加されること
が防がれる。
べき内容をストアするラッチ回路が能動化されるよりも
先に、スイッチング回路またはラッチ回路を不能動化す
る。したがって表示ビットに直流電圧が印加されること
が防がれる。
実施例
第１図は本発明の一実施例の駆動回路１のブロック図で
あり、第２図はこの列駆動回路１を含む液晶駆動！ｌＬ
Ｗの全体のブロック図である０表示などを行なうための
液晶素子２は、マトリクス上に複数の列電極７１１７２
１−・・、ｌｉと、複数の列電極籠１．輸２．・・・、
論ｊとが相互に間隔をあけて対向して配置され、それら
の電極間に液晶が充填され、これらの各交差位置は、電
界が与えられることによって透明または不透明となる表
示ビットとなっている６列駆動回路１お上り行駆動回路
３には、電源５０からそれらの列電極！１〜！ｉお上り
行電極―１〜−ｊを交流駆動するための電圧■１〜■４
をそれぞれ有するライン４，５，６．７が接続されると
ともに、これらの列駆動回路１おより行駆動回路３を電
力付勢するための電圧ＶＤＤ、ＶＳＳがそれぞれ導出さ
れるライン８．９が接続される。
あり、第２図はこの列駆動回路１を含む液晶駆動！ｌＬ
Ｗの全体のブロック図である０表示などを行なうための
液晶素子２は、マトリクス上に複数の列電極７１１７２
１−・・、ｌｉと、複数の列電極籠１．輸２．・・・、
論ｊとが相互に間隔をあけて対向して配置され、それら
の電極間に液晶が充填され、これらの各交差位置は、電
界が与えられることによって透明または不透明となる表
示ビットとなっている６列駆動回路１お上り行駆動回路
３には、電源５０からそれらの列電極！１〜！ｉお上り
行電極―１〜−ｊを交流駆動するための電圧■１〜■４
をそれぞれ有するライン４，５，６．７が接続されると
ともに、これらの列駆動回路１おより行駆動回路３を電
力付勢するための電圧ＶＤＤ、ＶＳＳがそれぞれ導出さ
れるライン８．９が接続される。
ライン８．９はまた、マイクロコンピュータなどによっ
て実現される処理回路１０に接続されでおり、これによ
って処理回路１０が電力付勢される。
て実現される処理回路１０に接続されでおり、これによ
って処理回路１０が電力付勢される。
処理回路１Ｇから列駆動回路１お上り行駆動回路３には
表示すべき内容をあられす直列データが導出される。
表示すべき内容をあられす直列データが導出される。
列駆動回路１は、前述のとおりに第１図に示されている
。処理回路１０からライン１１を介してシフトレノスタ
１２のストアセル８１〜Ｓｉには、直列データがフィン
１３からのシフトクロック信号に同期して順次的にスト
アされる。ストアセルＳ１〜Ｓｉは列電［１７ｉ〜！ｉ
に個別的に対応している。シフトレノスタ１２のストア
内容は、ラッチ回路１４に与えられ、ライン１５を介し
て処理回路１０から与えられるラフチクロック信号に基
づいて、ストアセル０１〜Ｃｉに個別的に一斉に取込ま
れてストアされる。このストアセル０１〜Ｃｉは、列電
極Ｊ！１〜７ｉに個別的に対応する。
。処理回路１０からライン１１を介してシフトレノスタ
１２のストアセル８１〜Ｓｉには、直列データがフィン
１３からのシフトクロック信号に同期して順次的にスト
アされる。ストアセルＳ１〜Ｓｉは列電［１７ｉ〜！ｉ
に個別的に対応している。シフトレノスタ１２のストア
内容は、ラッチ回路１４に与えられ、ライン１５を介し
て処理回路１０から与えられるラフチクロック信号に基
づいて、ストアセル０１〜Ｃｉに個別的に一斉に取込ま
れてストアされる。このストアセル０１〜Ｃｉは、列電
極Ｊ！１〜７ｉに個別的に対応する。
ラッチ回路１４のストアセル０１〜Ｃｉからの出力はス
イッチング回路１６に与えられる。スイッチング回路１
６には電源５０から前述のようにライン４〜７を介して
、さらに本発明に従う制御手段１７を介してフィン１８
〜２１に電圧ｖｉ、ｖ２、Ｖ３．Ｖ４を有する電圧がそ
れぞれ与えられる。ライン１ Ｂ、１９．２０．２１
からのこれらの電圧Ｖ１．Ｖ２．Ｖ３．Ｖ４ は、
列電ｆｆ１７１−．ｆ’ｉに対応するアナログスイッチ
Ａｌｌ、Ａ１２． Ａ１３、Ａ１４、列電極！２に対
応するアナログスイッチＡ２１．Ａ２２．Ａ２３．Ａ２
４、および列電極！ｉに対応するアナログスイッチＡｉ
ｌ。
イッチング回路１６に与えられる。スイッチング回路１
６には電源５０から前述のようにライン４〜７を介して
、さらに本発明に従う制御手段１７を介してフィン１８
〜２１に電圧ｖｉ、ｖ２、Ｖ３．Ｖ４を有する電圧がそ
れぞれ与えられる。ライン１ Ｂ、１９．２０．２１
からのこれらの電圧Ｖ１．Ｖ２．Ｖ３．Ｖ４ は、
列電ｆｆ１７１−．ｆ’ｉに対応するアナログスイッチ
Ａｌｌ、Ａ１２． Ａ１３、Ａ１４、列電極！２に対
応するアナログスイッチＡ２１．Ａ２２．Ａ２３．Ａ２
４、および列電極！ｉに対応するアナログスイッチＡｉ
ｌ。
Ａ ｉ２ 、 Ａ ｉ３ 、 Ａ ｉ４ を介して列
電極！１〜７１にそれぞれ与えられる。これらのアナロ
グスイッチＡＩｌ〜Ａ１４．Ａ２１〜Ａ２４；・・・：
Ａｉ１〜Ａｉ４ は、処理回路１０からライン２２を
介して与えられる交流化信号によって定められた順序で
導通される。スイッチング回路１６はラッチ回路１４の
スト７セル０１〜Ｃｉのストア内容に応答し、選択的に
列電極！１〜ｌｉにアナログスイッチＡＩｌ〜Ａ１４．
Ａ２１〜Ａ２４；・・・； Ａｉｌ〜Ａｉ４ を介す
る電力を導出する。制御手段は１７は、ライン４，５，
６，７とライン１８，１９゜２０．２１との間にそれぞ
れ介在されるアナログスイッチ２３，２４，２５．２６
を有する。これらのアナログスイッチ２３，２４．２５
１２６は、ｔ ｄｉ ５０ ｆ） ラ４ ン８ ＊ ９
ニ電圧ＶＤＤｔＶＳＳが印加されて処理回路１０およ
びン７トレノスタ１２に正常に動作状態となって、直列
データがフィン１１からシフトレノスタ１２にストアさ
れ、そのデータが、ラッチ回路１４に正常にストアされ
てラッチされるまで遮断状態となっている。このように
して制御回路１７によってライン４．５゜６．７の電圧
Ｖ１．Ｖ２．Ｖ３．Ｖ４がスイッチング回路１６に与え
られず、したがってラッチ回路１４のストア内容にかか
わらず列電極！１〜！１に直流電圧が印加されることが
防がれる。
電極！１〜７１にそれぞれ与えられる。これらのアナロ
グスイッチＡＩｌ〜Ａ１４．Ａ２１〜Ａ２４；・・・：
Ａｉ１〜Ａｉ４ は、処理回路１０からライン２２を
介して与えられる交流化信号によって定められた順序で
導通される。スイッチング回路１６はラッチ回路１４の
スト７セル０１〜Ｃｉのストア内容に応答し、選択的に
列電極！１〜ｌｉにアナログスイッチＡＩｌ〜Ａ１４．
Ａ２１〜Ａ２４；・・・； Ａｉｌ〜Ａｉ４ を介す
る電力を導出する。制御手段は１７は、ライン４，５，
６，７とライン１８，１９゜２０．２１との間にそれぞ
れ介在されるアナログスイッチ２３，２４，２５．２６
を有する。これらのアナログスイッチ２３，２４．２５
１２６は、ｔ ｄｉ ５０ ｆ） ラ４ ン８ ＊ ９
ニ電圧ＶＤＤｔＶＳＳが印加されて処理回路１０およ
びン７トレノスタ１２に正常に動作状態となって、直列
データがフィン１１からシフトレノスタ１２にストアさ
れ、そのデータが、ラッチ回路１４に正常にストアされ
てラッチされるまで遮断状態となっている。このように
して制御回路１７によってライン４．５゜６．７の電圧
Ｖ１．Ｖ２．Ｖ３．Ｖ４がスイッチング回路１６に与え
られず、したがってラッチ回路１４のストア内容にかか
わらず列電極！１〜！１に直流電圧が印加されることが
防がれる。
もしも制御手段１７が設けられていないとするならば、
ライン４ｔ ５ｔ ６＊ ７からの直流電圧Ｖ１、Ｖ２
＋ Ｖ３．Ｖ４１ｔ９４ン１８，１９，２０゜２１に与
えられたままである。したがってラッチ回路１４のスト
ア内容が不定であるとき、電圧ＶＬ、Ｖ２．Ｖ３．Ｖ４
がどの順序で列電極！１〜ｌｉに与えられるかという規
則側が定まらないという恐れがある。またシ７トレノス
タ１２およびラッチ回路１４のストア内容が処理回路１
０から与えられない限り、ラッチ回路１４の内容は変化
せず、その結果フィン！１〜７ｉに直流電圧が印加され
たままになる恐れが生じる８本発明に従う制御手段１７
はこのような問題を解決し、フィン７１〜ｌｉに直流電
圧が印加されたままになることを防ぐ。
ライン４ｔ ５ｔ ６＊ ７からの直流電圧Ｖ１、Ｖ２
＋ Ｖ３．Ｖ４１ｔ９４ン１８，１９，２０゜２１に与
えられたままである。したがってラッチ回路１４のスト
ア内容が不定であるとき、電圧ＶＬ、Ｖ２．Ｖ３．Ｖ４
がどの順序で列電極！１〜ｌｉに与えられるかという規
則側が定まらないという恐れがある。またシ７トレノス
タ１２およびラッチ回路１４のストア内容が処理回路１
０から与えられない限り、ラッチ回路１４の内容は変化
せず、その結果フィン！１〜７ｉに直流電圧が印加され
たままになる恐れが生じる８本発明に従う制御手段１７
はこのような問題を解決し、フィン７１〜ｌｉに直流電
圧が印加されたままになることを防ぐ。
もうひとつの行駆動回路３は、列駆動回路１と同様な構
成となっている。
成となっている。
ｔＪｉ３図は、本発明の他の＊施例の列駆動回路１ａの
具体的な構成を示すブロック図である。前述の実施例の
対応する部分には同一の参照符を付す。
具体的な構成を示すブロック図である。前述の実施例の
対応する部分には同一の参照符を付す。
注目すべきは、この実施例ではリセット回路２８が設け
られる。電＠ＳＯが投入されるとき、抵抗２９とコンデ
ンサ３０・とが直列に接続されて＃ｌ虞される時定数回
路３１の働きによって、その電源投入後も予め定めた時
間後にレベル弁別機能を有するインバータ３２はライン
３３からラッチ回路１４にリセット信号を与える。その
ためストアセル０１〜Ｃ２が−Ｈリセット状態となって
列ｗｉ極！１〜／ｉ と行電極−１〜−ｊとの間に電圧
が印加されないストア内容となる。その後、シ７トレノ
スタ１２からラッチ回路１４にストア内容が与えられて
ラッチ回路１４のストア内容が定まり、スイッチング回
路１６は列１１Ｉｔ極！１〜！１に一２イン４．５．６
會７からの電圧Ｖ１．Ｖ２．Ｖ３．Ｖ４をフィン２２か
らの交流化信号に基づいて交流化された信号を導出する
。
られる。電＠ＳＯが投入されるとき、抵抗２９とコンデ
ンサ３０・とが直列に接続されて＃ｌ虞される時定数回
路３１の働きによって、その電源投入後も予め定めた時
間後にレベル弁別機能を有するインバータ３２はライン
３３からラッチ回路１４にリセット信号を与える。その
ためストアセル０１〜Ｃ２が−Ｈリセット状態となって
列ｗｉ極！１〜／ｉ と行電極−１〜−ｊとの間に電圧
が印加されないストア内容となる。その後、シ７トレノ
スタ１２からラッチ回路１４にストア内容が与えられて
ラッチ回路１４のストア内容が定まり、スイッチング回
路１６は列１１Ｉｔ極！１〜！１に一２イン４．５．６
會７からの電圧Ｖ１．Ｖ２．Ｖ３．Ｖ４をフィン２２か
らの交流化信号に基づいて交流化された信号を導出する
。
本発明は、液晶素子２の表示のためだけでな（、光を通
過連断する、たとえば光偏重を行なうためにもまた用い
られ、その他の用途にもまた適用されることができる。
過連断する、たとえば光偏重を行なうためにもまた用い
られ、その他の用途にもまた適用されることができる。
効 果
以上のように本発明に従えば、液晶に直流駆動信号が印
加された本まになることが防がれる。そツタめ液晶の劣
化を防ぐことがで終る。
加された本まになることが防がれる。そツタめ液晶の劣
化を防ぐことがで終る。
第１図は本発明の一実施例の列駆動回路１の具体的な構
成を示すブロック図、第２図は本発明の一実施例の全体
の構成を示すブロック図、第３図は本発明の他の実施例
の列駆動回路１ａの具体的な構成を示すブロック図であ
る。 １．１ａ・・・列駆動回路、２・・・液晶素子、３・・
・行駆動回路、１０・・・処理回路、１２・・・シフト
レノスタ、１４・・・ラッチ回路、１６・・・スイッチ
ング回路、１７・・・制御回路、２８・・・リセット回
路、Ａｌｌ〜Ａ１４、Ａ２１−Ａ２−４； Ａ１１−Ａ
ｉ４−７すａグスイッチ 代理人 弁理士 画数 圭一部 第２図
成を示すブロック図、第２図は本発明の一実施例の全体
の構成を示すブロック図、第３図は本発明の他の実施例
の列駆動回路１ａの具体的な構成を示すブロック図であ
る。 １．１ａ・・・列駆動回路、２・・・液晶素子、３・・
・行駆動回路、１０・・・処理回路、１２・・・シフト
レノスタ、１４・・・ラッチ回路、１６・・・スイッチ
ング回路、１７・・・制御回路、２８・・・リセット回
路、Ａｌｌ〜Ａ１４、Ａ２１−Ａ２−４； Ａ１１−Ａ
ｉ４−７すａグスイッチ 代理人 弁理士 画数 圭一部 第２図
Claims (1)
- 【特許請求の範囲】 複数の表示ビットを有する液晶素子を駆動するための液
晶駆動装置において、 各ビット毎の表示すべき内容をストアするラッチ回路と
、 ラッチ回路からの出力に応答し、対応する表示ビットに
交流駆動信号を与えるスイッチング回路と、 ラッチ回路が能動化されるよりも先に、表示ビットに直
流電圧が印加されたままにならないように、スイッチン
グ回路またはラッチ回路の少なくともいずれか一方を不
能動化する手段とを含むことを特徴とする液晶駆動装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092185A JPS61238026A (ja) | 1985-04-15 | 1985-04-15 | 液晶駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8092185A JPS61238026A (ja) | 1985-04-15 | 1985-04-15 | 液晶駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61238026A true JPS61238026A (ja) | 1986-10-23 |
| JPH052128B2 JPH052128B2 (ja) | 1993-01-11 |
Family
ID=13731880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8092185A Granted JPS61238026A (ja) | 1985-04-15 | 1985-04-15 | 液晶駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61238026A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114732A (ja) * | 2005-10-18 | 2007-05-10 | Samsung Electronics Co Ltd | 平板ディスプレイ装置及びその動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191689A (en) * | 1981-05-21 | 1982-11-25 | Tokyo Shibaura Electric Co | Display driving circuit |
-
1985
- 1985-04-15 JP JP8092185A patent/JPS61238026A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191689A (en) * | 1981-05-21 | 1982-11-25 | Tokyo Shibaura Electric Co | Display driving circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007114732A (ja) * | 2005-10-18 | 2007-05-10 | Samsung Electronics Co Ltd | 平板ディスプレイ装置及びその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH052128B2 (ja) | 1993-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |