KR20070036569A - 메모리 장치의 쓰기 회로 - Google Patents

메모리 장치의 쓰기 회로 Download PDF

Info

Publication number
KR20070036569A
KR20070036569A KR1020050132643A KR20050132643A KR20070036569A KR 20070036569 A KR20070036569 A KR 20070036569A KR 1020050132643 A KR1020050132643 A KR 1020050132643A KR 20050132643 A KR20050132643 A KR 20050132643A KR 20070036569 A KR20070036569 A KR 20070036569A
Authority
KR
South Korea
Prior art keywords
signal
output
data input
data
gate
Prior art date
Application number
KR1020050132643A
Other languages
English (en)
Other versions
KR100743995B1 (ko
Inventor
신범주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to JP2006180508A priority Critical patent/JP5072274B2/ja
Priority to US11/476,562 priority patent/US7345930B2/en
Priority to TW095123714A priority patent/TWI313459B/zh
Publication of KR20070036569A publication Critical patent/KR20070036569A/ko
Application granted granted Critical
Publication of KR100743995B1 publication Critical patent/KR100743995B1/ko
Priority to US12/027,056 priority patent/US7586798B2/en
Priority to US12/027,068 priority patent/US7813197B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 장치의 라이트(Write) 구동에 관한 것이다. 종래에는 데이터 입력/출력 센스 엠프(DIN IOSA)를 통해 글로벌 데이터 입력/출력 라인(GIO)에 라이트(Write)데이터를 전송할 때 글로벌 데이터 입력/출력 라인(GIO)의 데이터를 확인하지 않고 데이터 입력/출력 센스 엠프를 무조건 인에이블 시킴으로써, 필요없는 데이터 입력/출력 센스 엠프의 동작으로 인해 추가로 전류(Current)를 소모하였다. 하지만, 본 발명에서는 라이트(Write) 구동시 글로벌 데이터 입력/출력 라인(GIO)의 데이터와 라이트(Write) 하려는 데이터를 비교하여 실제 데이터 입력/출력 센스 엠프의 구동 여부를 제어하도록 함으로서 불필요한 데이터 입력/출력 센스 엠프의 동작으로 인한 메모리 장치의 전류(Current) 소모를 줄이는 방법을 사용한다.
메모리 장치, 전류 소모, 데이터 입력 증폭부, 인에이블, 라이트

Description

메모리 장치의 쓰기 회로 {WRITE CIRCUIT OF MEMORY DEVICE}
도 1은 종래의 메모리 장치의 쓰기 동작을 설명하기 위하여 도시한 블럭 구성도.
도 2는 본 발명에 따른 메모리 장치의 쓰기 동작을 설명하기 위하여 도시한 블럭 구성도.
도 3은 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 4는 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 테스트 모드 신호에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 5는 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 퓨즈 옵션에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 6은 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 테스트 모드 신호와 퓨즈 옵션의 조합에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 7은 도 1 내지 도 6에서 도시된 데이터 입력 증폭부(DIN IOSA)를 상세히 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명.
10 : 입/출력 패드 20 : 프리패치수단
30 : 데이터 전달수단 40 : 증폭수단
50 : 글로벌 데이터 입력/출력 라인 60 : 래치수단
200 : 제어수단 220 : 비교수단
240 : 신호생성수단
본 발명은 반도체 메모리 장치에 관한 것으로, 메모리의 라이트(Write)동작에서 라이트(Write) 하려는 데이터와 메모리 내부의 글로벌 데이터 입력/출력 라인(GIO)의 데이터를 비교한 후 그 값이 다를 경우에만 라이트(Write) 데이터를 글로벌 데이터 입력/출력 라인(GIO)에 라이트(Write) 함으로써 글로벌 입력/출력 라인(GIO)에 라이트(Write) 할 때 소모되는 전류(Current)를 줄이는 메모리 장치에 관한 발명이다.
반도체 메모리 장치의 동작 속도를 고속화하기 위해서는 중앙처리장치(CPU)의 동작속도를 향상시키는 것과 함께 중앙처리장치(CPU)가 대기시간 없이 동작하여 메모리로의 접근(access) 시간을 가능하게 짧게 만드는 것이 필요하다. 하지만, 비동기식 디램(Asynchronous DRAM)의 경우, DRAM의 특성을 시스템 클럭에 동기 시키는데 소요되는 별도의 지연시간(Delay Time)이 요구된다. 때문에, 시스템 클럭에 동기 되어 메모리로의 접근시간이 매우 짧은 동기식 디램(Synchronous Dynamic Random Access Memory: 이하 SDRAM)이 출현하게 되었다.
일반적으로 동기식 디램(SDRAM)은 시스템 클럭의 천이에 의해서 발생 되는 펄스 신호에 응답하여 동작 된다. 시스템 클럭의 천이에 의한 펄스 신호의 발생 방식에는 에스디알(Single Data Rate: 이하 SDR이라 칭함) 동기식 디램(SDRAM)과 디디알(Double Data Rate: 이하 DDR이라 칭함) 동기식 디램(SDRAM)이 있다.
SDR SDRAM은 시스템 클럭의 상승 에지(rising edge)에 응답하여 펄스 신호를 발생시킨다. 하지만 DDR SDRAM은 시스템 클럭의 상승 에지(rising edge)에서만이 아니라 하강 에지(falling edge)에서도 데이터나 명령이 동기 되어 입출력될 수 있는 소자이다. DDR SDRAM은 다시 DDR1 SDRAM과 DDR2 SDRAM등으로 나누어진다. DDR1 SDRAM은 입출력시에 2비트 프리패치(Prefetch)를 수행하며 DDR2 SDRAM은 입출력시에 4비트 프리패치(Prefetch)를 수행한다.
도 1은 종래의 메모리 장치의 쓰기 동작을 설명하기 위하여 도시한 블럭 구성도이다.
도 1을 참조하여 설명하면, 디램(DRAM)의 라이트(Write) 구동시 도시된 바와 같이 입출력 패드(DQ pad, 10)을 통해 데이터를 입력받는다.
입출력 패드(DQ pad, 10)를 통해 입력된 데이터를 프리패치(Prefetch) 하기 위해서는 DDR1 SDRAM일 경우 2개의 프리패치 블럭(Prefetch(or DataAlign) Block, 20)이 필요하고, DDR2 SDRAM일 경우 4개의 프리패치 블럭(Prefetch(or DataAlign) Block, 20)가 필요하다. 도 1에 도시된 그림은 DDR2 SDRAM을 나타내고 있다.
디램(DRAM)의 라이트(Write) 구동시 프리패치 블럭(20)으로부터 프리패치(Prefetch)되어 출력된 데이터는 하기 표1과 같이 컬럼 어드레스(column Address : CA<1:0>)과 모드 레지스터(Mode Register)에 설정된 버스트 타입(Burst Type) - 시퀀셜(Sequential) 또는 인터리브(Interleave) - 에 따라 데이터 전달부(Add addr<1:0> information, 30)에서 증폭수단(DIN IOSA, 40A)으로 전송된다.
Burst Type CA<1:0> D0 D1 D2 D3
Sequenal 00 A0 A1 A2 A3
01 A1 A2 A3 A0
10 A2 A3 A0 A1
11 A3 A0 A1 A2
Interleave 00 A0 A1 A2 A3
01 A1 A0 A3 A2
10 A2 A3 A0 A1
11 A3 A2 A1 A0
증폭수단(DIN IOSA, 40A)은 데이터 입력/출력 센스 엠프(Data I/O Sense amp)로서 라이트(Write) 구동시 인가되는 DQS(입력데이터를 동기 시키기 위한 신호)신호의 라이징/폴링 에지(Rising/Falling Egde)에서 래치(latch)된 데이터(D0~D3)를 글로벌 데이터 입력/출력 라인(GIO, 50)로 전송하는 역할을 한다. 즉 DQS 도메인(DQS domain)의 데이터를 클럭 도메인(Clock domain)으로 전송한다.
그런데 도 1과 같은 종래의 메모리 장치의 쓰기 동작에서는 증폭수단(40A)을 인에이블/디세이블(Enable/ Disable) 제어하는 인에이블 신호(EN)가 클럭신호(CLK)이기 때문에 글로벌 데이터 입력/출력 라인(GIO)의 데이터를 확인하지 않고 라이트(Write) 구동시 인가되는 DQS(입력데이터를 동기 시키기 위한 신호)신호의 라이징/폴링 에지에 맞춰서 데이터를 전송하게 된다. 때문에 종래의 증폭수단(40A)은 라이트(Write) 구동시마다 동작하여 전류(Current)를 소모하는 문제점이 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로서, 디램(DRAM)의 라이트(Write) 구동시 글로벌 데이터 입력/출력 라인(GIO)의 데이터와 라이트(Write) 데이터를 비교한 값에 응답하여 증폭 수단(DIN IOSA)의 인에이블/디세이블(Enable/Disable)을 제어함으로써 증폭 수단(DIN IOSA)이 동작할 때 추가로 사용되던 전류(Current)의 소모를 줄이는 메모리 장치 및 그를 위한 메모리 장치 방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 글로벌 데이터 입력/출력 라인; 라이트 데이터를 입력받아 증폭한 후 상기 글로벌 데이터 입력/출력 라인에 출력하는 증폭수단; 및 상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터의 논리 값을 비교하여 동일한 경우 상기 증폭수단을 디스에이블 시키기 위한 제어수단을 포함하는 메모리 장치가 제공된다.
또한 상기 글로벌 데이터 입력/출력 라인의 데이터를 래치하는 래치수단; 메모리 장치의 라이트 동작시 입력/출력 패드로 입력된 데이터를 프리패치 하여 출 력하기 위한 프리패치수단; 및 컬럼 어드레스와 모드 레지스터의 버스트타입에 응답하여 상기 프리패치부로부터 입력받은 라이트 데이터를 상기 증폭수단으로 전달하는 데이터전달수단을 더 포함하는 메모리 장치가 제공된다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 입력데이터를 글로벌 데이터 입력/출력 라인으로 증폭/드라이빙 하는 수단을 포함하는 메모리 장치의 구동 방법에 있어서, 상기 입력데이터와 상기 글로벌 데이터 입력/출력 라인에 래치되어 있는 데이터의 논리 값을 비교하는 단계; 상기 비교결과 동일한 경우 상기 증폭/드라이빙 하는 수단을 디세이블 하는 단계; 및 상기 비교결과 다른 경우 상기 증폭/드라이빙 하는 수단을 인에이블 하는 단계를 포함하는 메모리 장치 구동방법이 제공된다.
본 발명의 메모리장치 구동방법에서 비교하는 단계는 테스트 모드에서 동작하는 것을 특징으로 한다.
앞서 설명한 바와 같이, 종래에는 글로벌 데이터 입력/출력 라인(GIO)에 라이트(Write)동작을 수행할 때 글로벌 데이터 입력/출력 라인(GIO)의 데이터를 확인하지 않고 무조건 데이터 입력/출력 센스 엠프를 인에이블 시켜 라이트(Write) 동작을 수행함으로써, 필요없는 데이터 입력/출력 센스 엠프의 동작으로 인해 추가로 전류(Current)를 소모하였다.
하지만, 본 발명에서는 라이트(Write) 동작시 글로벌 데이터 입력/출력 라인(GIO)의 데이터와 라이트(Write) 하려는 데이터를 비교하여 데이터 입력/출력 센스 엠프의 실행 여부를 제어하도록 함으로서, 데이터 입력/출력 센스 엠프 동작시 추 가로 사용되던 전류(Current)의 소모를 줄이는 방법을 사용한다. 즉, 라이트 데이터(Write Data)가 글로벌 데이터 입력/출력 라인(GIO)의 데이터와 같은 값이면 데이터 입력/출력 센스 엠프를 디세이블 시킴으로써 데이터 입력/출력 센스 엠프 동작시 추가로 사용되던 전류(current)의 소모를 줄일 수 있다. 하지만, 라이트 데이터(Write Data)가 글로벌 데이터 입력/출력 라인(GIO)의 데이터와 다른 값이면 데이터 입력/출력 센스 엠프를 인에이블 시켜서 수행한다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시 예를 소개하기로 한다.
도 2는 본 발명에 따른 메모리 장치의 쓰기 동작을 설명하기 위하여 도시한 블럭 구성도이다.
도 2를 참조하여 설명하면, 본 발명에 따른 메모리 장치는 글로벌 데이터 입력/출력 라인(GIO, 50)과, 라이트(Write) 데이터를 입력받아 증폭한 후 글로벌 데이터 입력/출력 라인(GIO, 50)에 출력하는 데이터 입력 증폭부(40B), 및 데이터 입력 증폭부(40B)에 입력되는 라이트(Write) 데이터(D)와 글로벌 데이터 입력/출력 라인(50)의 데이터(FB)의 논리 값을 비교하여 동일한 경우 데이터 입력 증폭부(40B)을 디스에이블 시키기 위한 제어부(200)을 구비한다.
또한, 글로벌 데이터 입력/출력 라인(50)의 데이터를 래치(latch)하는 래치부(60)와, 라이트(Write) 동작시 입력/출력 패드(DQ pad, 10)로 입력된 데이터를 프리패치(Prefetch) 하여 출력하기 위한 프리패치부(Prefetch (or Data Align), 20), 및 컬럼 어드레스(column address)와 모드 레지스터(Mode register)의 버스트 타입(burst type)에 응답하여 프리패치부(20)로부터 입력받은 라이트(Write) 데이터(D)를 데이터 입력 증폭부(40B)으로 전달하는 데이터전달부(Add addr<1:0> information, 30)을 더 구비한다.
도 3은 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 3에 도시된 제어부(200)은, 데이터 입력 증폭부(40B)에 입력되는 라이트(Write) 데이터(D)와 글로벌 데이터 입력/출력 라인(50)의 데이터(FB)의 논리 값을 비교하는 비교부(220A), 및 클럭 신호(CLK)와 비교부(220A)의 출력신호를 조합하여 데이터 입력 증폭부(40B)을 제어하는 증폭 인에이블 신호(amp_EN)를 생성하는 신호생성부(240)을 포함한다.
더 구체적으로 도 3에 도시된 비교부(220A)는 항상 인에이블(Enable)되도록 구성되어있다.
이때 비교부(220A)는 데이터 입력 증폭부(40B)에 입력되는 라이트(Write) 데이터(D)와 글로벌 데이터 입력/출력 라인(50)의 데이터(FB)를 입력받아 배타논리합하여 출력하는 익스클루시브오아(XOR) 게이트로 구성되어있다.
더 구체적으로 신호생성부(240)는 익스클루시브오아(XOR) 게이트의 출력신호와 클럭신호(CLK)를 입력받아 논리곱하여 증폭 인에이블 신호(amp_EN)로서 출력하는 앤드(AND) 게이트로 구성되어있다.
도 4는 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 테스트 모드 신호에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 4는 본 발명의 다른 실시 예를 나타낸 것으로서, 도 3과 실질적으로 유사하되, 비교부(220B)가 항상 인에이블 되는 것이 아니라, 테스트 모드 신호(TEST_MODE)를 비교 인에이블 신호(com_EN)로써 사용하는 것을 보여준다.
이때 비교부(220B)는 데이터 입력 증폭부(40B)에 입력되는 라이트(Write) 데이터(D)와 글로벌 데이터 입력/출력 라인(50)의 데이터(FB)를 입력받아 부정배타논리합하여 출력하는 익스클루시브노아(XNOR) 게이트와, 익스클루시브노아(XNOR) 게이트의 출력신호와 비교 인에이블 신호(com_EN)를 입력받아 부정논리곱하여 출력하는 낸드 게이트(NAND)로 구성되어있다.
도 5는 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 퓨즈 옵션에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 5는 본 발명의 또 다른 실시 예를 나타낸 것으로서, 도 4와 실질적으로 유사하되, 비교부(220C)를 인에이블/디세이블(Enable/Disable) 제어하는 비교 인에이블 신호(com_EN)가 퓨즈 옵션에 의해 생성되는 것을 보여준다.
이때 비교 인에이블 신호(com_EN)을 생성하기 위한 퓨즈 옵션 회로(260A)는 외부로부터 입력받은 파워 업 신호(PWRUP_P)에 응답하여 접지전압의 전달을 제어하는 NMOS 트랜지스터(N1)와, 전원전압(VDD)의 전달을 제어하는 퓨즈 옵션(fuse)과, NMOS 트랜지스터(N1)에서 전달된 접지전압 또는 퓨즈 옵션(fuse)에서 전달된 전원전압(VDD)의 논리 값을 출력하고 래치하는 래치부(262)와, 래치부(262)의 출력신호를 반전하여 비교 인에이블 신호(com_EN)로서 출력하는 인버터(INV)로 구성되어있다.
도 6은 본 발명에 따라 데이터 입력 증폭부(DIN IOSA)를 테스트 모드 신호와 퓨즈 옵션의 조합에 의해 선택적으로 구동하기 위한 메모리 장치의 구성도이다.
도 6은 본 발명의 또 다른 실시 예를 나타낸 것으로서, 도 4와 실질적으로 유사하되, 비교부(220D)를 인에이블/디세이블(Enable/Disable) 제어하는 비교 인에이블 신호(com_EN)가 퓨즈 옵션과 테스트 모드 신호(TEST_MODE)의 조합에 의해 생성되는 것을 보여준다.
이때 비교 인에이블 신호(com_EN)을 생성하기 위한 퓨즈 옵션과 테스트 모드 신호(TEST_MODE)를 조합하는 회로(260B)는 외부로부터 입력받은 파워 업 신호(PWRUP_P)에 응답하여 접지전압의 전달을 제어하는 NMOS 트랜지스터(N1)와, 전원전압(VDD)의 전달을 제어하는 퓨즈 옵션(fuse)과, NMOS 트랜지스터(N1)에서 전달된 접지전압 또는 퓨즈 옵션(fuse)에서 전달된 전원전압의 논리 값을 출력하고 래치하는 래치부(262)와, 래치부(262)의 출력신호를 반전하여 출력하는 인버터(INV)와, 인버터(INV)의 출력과 테스트 모드 신호(TEST_MODE)를 입력받아 논리합하여 비교 인에이블 신호(com_EN)로서 출력하는 오아 게이트(OR)로 구성되어있다.
도 7은 도 1 내지 도 6에서 도시된 데이터 입력 증폭부(DIN IOSA)를 상세히 도시한 회로도이다.
데이터 입력 증폭부(DIN IOSA, 40)은 클럭신호(CLK) 또는 증폭 인에이블 신호(amp_EN)에 인에이블 되어 입력받은 라이트(Write) 데이터(D)를 증폭하여 글로벌 데이터 입력/출력 라인(GIO, 50)으로 출력한다.
더 자세히 데이터 입력 증폭부(40)은 센스엠프부(42), 프리차지부(44), 드라 이버부(46)로 구성된다.
센스엠프부(42)는 클럭신호(CLK)에 응답하여 입력받은 데이터(D)의 논리 값을 증폭하여 차동 출력한다.
프리차지부(44)는 클럭신호(CLK)에 응답하여 센스엠프부(42)의 차동 출력신호를 프리차지/이퀄라이징 한다.
드라이버부(46)는 센스앰프부(42)의 출력신호를 글로벌 데이터 입력/출력 라인(GIO, 50)으로 드라이빙한다.
이상의 설명에서 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능 하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
본 발명의 기술을 적용함으로써, 반도체 메모리 소자에서 라이트(Write) 동작시 불필요했던 전류(current)의 소모를 줄일 수 있다. 이 효과는 프리패치(prefetch)가 증가하는 DDR2 SDRAM, DDR3 SDRAM에서 더 크게 나타날 것으로 예상된다.

Claims (14)

  1. 글로벌 데이터 입력/출력 라인;
    라이트 데이터를 입력받아 증폭한 후 상기 글로벌 데이터 입력/출력 라인에 출력하는 증폭수단; 및
    상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터의 논리 값을 비교하여 동일한 경우 상기 증폭수단을 디스에이블 시키기 위한 제어수단
    을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 글로벌 데이터 입력/출력 라인의 데이터를 래치하는 래치수단;
    메모리 장치의 라이트 동작시 입력/출력 패드로 입력된 데이터를 프리패치 하여 출력하기 위한 프리패치수단; 및
    컬럼 어드레스와 모드 레지스터의 버스트타입에 응답하여 상기 프리패치부로부터 입력받은 라이트 데이터를 상기 증폭수단으로 전달하는 데이터전달수단
    를 더 포함하는 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제어수단은,
    상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터의 논리 값을 비교하는 비교수단; 및
    클럭신호와 상기 비교수단의 출력신호를 조합하여 상기 증폭수단을 제어하는 증폭 인에이블 신호를 생성하는 신호생성수단
    을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 비교수단은 항상 인에이블되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 비교수단은, 상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터를 입력받아 배타논리합하여 출력하는 익스클루시브오아 게이트로 구성되고,
    상기 신호생성수단은, 상기 익스클루시브오아 게이트의 출력신호와 클럭신호를 입력받아 논리곱하여 상기 증폭 인에이블 신호로서 출력하는 앤드 게이트로 구성되는 것을 특징으로 하는 메모리 장치.
  6. 제3항에 있어서,
    상기 비교수단은 모드 레지스터로부터 제공된 테스트 모드 신호를 비교 인에이블 신호로서 입력받는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 비교수단은, 상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터를 입력받아 부정배타논리합하여 출력하는 익스클루시브노아 게이트, 및 상기 익스클루시브노아 게이트의 출력신호와 상기 비교 인에이블 신호를 입력받아 부정논리곱하여 출력하는 낸드 게이트로 구성되고,
    상기 신호생성수단은, 상기 낸드 게이트의 출력신호와 클럭신호를 논리곱하여 상기 증폭 인에이블 신호로서 출력하는 앤드 게이트로 구성되는 것을 특징으로 하는 메모리 장치.
  8. 제3항에 있어서,
    상기 비교수단은 퓨즈 옵션에 의해 생성된 비교 인에이블 신호를 입력받는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 비교수단은, 외부로부터 입력받은 파워 업 신호에 응답하여 접지전압의 전달을 제어하는 NMOS 트랜지스터와, 전원전압의 전달을 제어하는 퓨즈 옵션과, 상기 NMOS 트랜지스터에서 전달된 접지전압 또는 상기 퓨즈 옵션에서 전달된 전원전압의 논리 값을 출력하고 래치하는 래치부와, 상기 래치부의 출력신호를 반전하여 상기 비교 인에이블 신호로서 출력하는 인버터와, 상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터를 입력받아 부정배타논리합하여 출력하는 익스클루시브노아 게이트, 및 상기 익스클루시브노아 게이트의 출력신호와 상기 비교 인에이블 신호를 입력받아 부정논리곱하여 출력하는 낸드 게이트로 구성되고,
    상기 신호선택수단은, 상기 낸드 게이트의 출력신호와 클럭신호를 논리곱하여 상기 증폭 인에이블 신호로서 출력하는 앤드 게이트로 구성되는 것을 특징으로 하는 메모리 장치.
  10. 제 3항에 있어서,
    상기 비교수단은 퓨즈 옵션에 의해 생성된 신호 및 모드 레지스터로부터 제공된 테스트 모드 신호를 조합하여 비교 인에이블 신호로서 입력받는 것을 특징으 로 하는 메모리 장치.
  11. 제 10항에 있어서,
    상기 비교수단은, 외부로부터 입력받은 파워 업 신호에 응답하여 접지전압의 전달을 제어하는 NMOS 트랜지스터와, 전원전압의 전달을 제어하는 퓨즈 옵션과, 상기 NMOS 트랜지스터에서 전달된 접지전압 또는 상기 퓨즈 옵션에서 전달된 전원전압의 논리 값을 출력하고 래치하는 래치부와, 상기 래치부의 출력신호를 반전하여 출력하는 인버터와, 상기 인버터의 출력과 테스트 모드 신호를 입력받아 논리합하여 상기 비교 인에이블 신호로서 출력하는 오아 게이트와, 상기 증폭수단에 입력되는 라이트 데이터와 상기 글로벌 데이터 입력/출력 라인의 데이터를 입력받아 부정배타논리합하여 출력하는 익스클루시브노아 게이트, 및 상기 익스클루시브노아 게이트의 출력신호와 상기 비교 인에이블 신호를 입력받아 부정논리곱하여 출력하는 낸드 게이트로 구성되고,
    상기 신호선택수단은, 상기 낸드 게이트의 출력신호와 클럭신호를 논리곱하여 상기 증폭 인에이블 신호로서 출력하는 앤드 게이트로 구성되는 것을 특징으로 하는 메모리 장치.
  12. 제 3항에 있어서,
    상기 증폭수단은,
    상기 증폭 인에이블 신호에 응답하여 입력받은 데이터의 논리 값을 증폭하여 차동 출력하는 센스앰프부;
    상기 증폭 인에이블 신호에 응답하여 상기 센스엠프부의 차동 출력신호를 프리차지/이퀄라이징 하는 프리차지부; 및
    상기 센스앰프부의 출력신호를 상기 글로벌 데이터 입력/출력 라인으로 드라이빙하는 드라이버부
    를 포함하는 것을 특징으로 하는 메모리 장치.
  13. 입력데이터를 글로벌 데이터 입력/출력 라인으로 증폭/드라이빙 하는 수단을 포함하는 메모리 장치의 구동 방법에 있어서,
    상기 입력데이터와 상기 글로벌 데이터 입력/출력 라인에 래치되어 있는 데이터의 논리 값을 비교하는 단계;
    상기 비교하는 단계의 비교결과가 동일한 경우 상기 증폭/드라이빙 하는 수단을 디세이블 하는 단계; 및
    상기 비교하는 단계의 비교결과가 다른 경우 상기 증폭/드라이빙 하는 수단을 인에이블 하는 단계
    를 포함하는 메모리 장치 구동방법.
  14. 제 13항에 있어서,
    상기 비교하는 단계는 테스트 모드에서 동작하는 것을 특징으로 하는 메모리 장치 구동방법.
KR1020050132643A 2005-09-29 2005-12-28 메모리 장치의 쓰기 회로 KR100743995B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2006180508A JP5072274B2 (ja) 2005-09-29 2006-06-29 メモリ装置の書き込み回路
US11/476,562 US7345930B2 (en) 2005-09-29 2006-06-29 Write circuit of memory device
TW095123714A TWI313459B (en) 2005-09-29 2006-06-30 Write circuit of memory device and method for driving the same
US12/027,056 US7586798B2 (en) 2005-09-29 2008-02-06 Write circuit of memory device
US12/027,068 US7813197B2 (en) 2005-09-29 2008-02-06 Write circuit of memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20050091549 2005-09-29
KR1020050091549 2005-09-29

Publications (2)

Publication Number Publication Date
KR20070036569A true KR20070036569A (ko) 2007-04-03
KR100743995B1 KR100743995B1 (ko) 2007-08-01

Family

ID=37959232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050132643A KR100743995B1 (ko) 2005-09-29 2005-12-28 메모리 장치의 쓰기 회로

Country Status (3)

Country Link
KR (1) KR100743995B1 (ko)
CN (1) CN100568379C (ko)
TW (1) TWI313459B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797068B2 (en) 2012-05-04 2014-08-05 SK Hynix Inc. Input/output sense amplifier and semiconductor apparatus including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280138B (zh) * 2011-03-31 2013-07-24 西安华芯半导体有限公司 具有累积写入特征的存储方法、存储器和存储系统
DE112011105901B4 (de) * 2011-11-30 2018-06-07 Intel Corporation Verfahren und Vorrichtung zur Energieeinsparung für First In First Out (FIF0)-Speicher
KR20140025012A (ko) * 2012-08-20 2014-03-04 에스케이하이닉스 주식회사 반도체메모리장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605600B1 (ko) * 2004-07-27 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8797068B2 (en) 2012-05-04 2014-08-05 SK Hynix Inc. Input/output sense amplifier and semiconductor apparatus including the same

Also Published As

Publication number Publication date
KR100743995B1 (ko) 2007-08-01
TWI313459B (en) 2009-08-11
CN1941164A (zh) 2007-04-04
TW200713272A (en) 2007-04-01
CN100568379C (zh) 2009-12-09

Similar Documents

Publication Publication Date Title
JP5038658B2 (ja) 半導体メモリ素子
US20140140145A1 (en) Semiconductor device
US8559242B2 (en) Data output circuit and method
US7974140B2 (en) Semiconductor device having a mode register and a plurality of voltage generators
KR100743995B1 (ko) 메모리 장치의 쓰기 회로
US7586798B2 (en) Write circuit of memory device
KR100936792B1 (ko) 반도체 메모리 장치의 라이트 데이터 로딩 제어 회로 및방법
KR100256467B1 (ko) 고주파 시스템 클럭 신호에 적용될 수 있는 동기형 반도체 기억 장치
US6341100B1 (en) Semiconductor integrated circuit having circuit for writing data to memory cell
US20090109776A1 (en) Sense amplifier driving circult and semiconductor device having the same
KR100798795B1 (ko) 내부 어드레스 생성장치 및 그의 구동방법
JP4771432B2 (ja) 半導体装置
KR100576505B1 (ko) Ｎ비트 프리페치 방식을 갖는 반도체 메모리 장치 및그것의 데이터 전송 방법
US7573776B2 (en) Semiconductor memory device having data-compress test mode
JP2011154771A (ja) メモリシステム及び半導体記憶装置
JP4216778B2 (ja) 半導体装置
JP5344657B2 (ja) Ｄｄｒ型半導体記憶装置
JP5311507B2 (ja) 同期型半導体記憶装置
KR20050059790A (ko) 감지증폭기의 오버 드라이빙 제어회로
US20080126576A1 (en) Semiconductor memory device and method for driving the same
KR20090003647A (ko) 테스트 시간을 줄일 수 있는 반도체 메모리 장치
KR20080001386A (ko) 내부 전원 발생 장치
KR20080063896A (ko) 반도체 메모리 소자
JP2015149107A (ja) 半導体装置および半導体システム
KR20080081430A (ko) 반도체 소자와 그의 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130624

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140623

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150623

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160621

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170620

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 12