CN1941164A - 存储器装置的写入电路 - Google Patents

存储器装置的写入电路 Download PDF

Info

Publication number
CN1941164A
CN1941164A CNA2006101059915A CN200610105991A CN1941164A CN 1941164 A CN1941164 A CN 1941164A CN A2006101059915 A CNA2006101059915 A CN A2006101059915A CN 200610105991 A CN200610105991 A CN 200610105991A CN 1941164 A CN1941164 A CN 1941164A
Authority
CN
China
Prior art keywords
data
signal
universe
amplification
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101059915A
Other languages
English (en)
Other versions
CN100568379C (zh
Inventor
辛范柱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1941164A publication Critical patent/CN1941164A/zh
Application granted granted Critical
Publication of CN100568379C publication Critical patent/CN100568379C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Abstract

一种半导体存储器装置的写入电路，其包括：一全域数据输入/输出(I/O)线；一放大块，其用于接收及放大写入数据，并将经放大的写入数据作为全域数据传输到所述全域数据I/O线上；及一控制块，其用于比较所述写入数据与所述全域数据，从而当所述写入数据与所述全域数据具有大体相同数据值时停用所述放大块。

Description

存储器装置的写入电路
技术领域
本发明涉及一种半导体存储器装置的写入电路；更具体而言，本发明涉及一种用于在写入操作期间减少电流消耗的半导体存储器装置的写入电路。
背景技术
为了以高速操作半导体存储器装置，不仅需要改善中央处理单元(CPU)的操作速度而且需要通过尽可能多地减少CPU的等待时间来缩短半导体存储器装置的存取时间。
在异步动态随机存取存储器(DRAM)的情况下，需要延迟时间对异步DRAM的时钟与系统时钟进行同步。因此，为避免延迟时间的必要性，优选与系统时钟同步操作的同步动态随机存取存储器(SDRAM)。由于SDRAM不需要延迟时间，所以SDRAM具有较短存取时间。
一般而言，SDRAM响应于在系统时钟转变时所产生的脉冲信号而操作。SDRAM根据用于转变系统时钟的方法而分类为单数据速率(SDR)SDRAM及双数据速率(DDR)SDRAM。
SDR SDRAM响应于系统时钟的上升边缘而产生脉冲信号从而输入或输出与所产生的脉冲信号同步的数据及指令。DDR SDRAM响应于系统时钟的上升及下降边缘而产生脉冲信号进而输入或输出与所产生脉冲信号同步的数据及指令。
DDR SDRAM根据预取操作的种类而分类为DDR1 SDRAM、DDR2SDRAM等。DDR1 SDRAM在数据输入或输出操作期间执行2比特预取。
DDR2S DRAM在数据输入或输出操作期间执行4比特预取。
图1为展示现有技术SDRAM的写入操作的框图。
如图所示，SDRAM包括：数据输入/输出垫(DQ_PAD，DQ垫)10、预取块20、数据传递块30、放大块(DIN IOSA)40及全域(global)数据输入/输出线50。
在SDRAM的写入操作期间，SDRAM经由DQ_PAD 10接收输入数据。
对于DDR1 SDRAM而言，需要两个预取块20来预取经由DQ_PAD 10输入的输入数据。对于DDR2 SDRAM而言，需要四个预取块20来预取经由DQ_PAD 10输入的输入数据。DDR2 SDRAM在图1中被描述。
参考图1，在DDR2 SDRAM的写入操作期间，从预取块20输出的预取数据A0至A3根据通过由模式寄存器设定的列地址(column address)CA<1:0>及丛发类型(burst type)而经由数据传递块30作为写入数据D0至D3传递到放大块40。
表1为基于列地址CA<1:0>及丛发类型经数据传递块30传递到放大块40的写入数据D0至D3的示例性说明。丛发类型分类为顺序类型及交错类型。
[表1]
  丛发类型   CA<1:0>   D0   D1   D2   D3
顺序   00   A0   A1   A2   A3
  01   A1   A2   A3   A0
  10   A2   A3   A0   A1
  11   A3   A0   A1   A2
交错   00   A0   A1   A2   A3
  01   A1   A0   A3   A2
  10   A2   A3   A0   A1
  11   A3   A2   A1   A0
放大块40用作数据输入/输出感测放大器，使得放大块40对响应于数据输出信号DQS的上升及下降边缘而锁存的写入数据D0至D3进行放大以将放大的数据输出至全域数据输入输出线50。为了同步输入数据，在写入操作期间施加数据输出信号DQS。也就是说，将写入数据D0至D3从DQS域转换成时钟域。
参考图1，在SDRAM写入操作期间，用于控制放大块40的启用信号为时钟信号CLK。因此，放大块40始终响应于数据输出信号DQS的上升及下降边缘而将写入数据D0至D3作为全域数据输出至全域数据输入/输出线50，而不检查全域数据输入/输出线50处的全域数据。
如上文所述，放大块40始终在SDRAM的写入操作期间运作因而消耗不必要的电流。
发明内容
因此，本发明的目的是提供一种半导体存储器装置的写入电路，其基于写入数据与半导体存储器装置内的全域数据I/O线的全域数据的比较结果而选择性地执行写入操作，从而减少不必要的电流消耗。
根据本发明的一个方面，提供了一种半导体存储器装置的写入电路，其包括：一全域数据输入/输出(I/O)线；一放大块，其用于接收及放大写入数据并将放大的写入数据作为全域数据而传输至全域数据I/O线上；及一控制块，其用于比较写入数据与全域数据，从而当写入数据与全域数据具有大体相同的数据值时停用放大块。
根据本发明的另一个方面，提供了一种用于写入数据的半导体存储器装置，其包括：一全域数据输入/输出(I/O)线；一全域锁存块，其用于锁存所述全域数据I/O线的全域数据；一预取块，其用于接收及预取经由数据垫传输的输入数据并在写入操作期间将输入数据作为经预取的数据而输出；及一数据传递块，其用于接收经预取的数据并响应于通过由模式寄存器设定的列地址及丛发类型而将经接收的数据作为写入数据输出；一控制块，其用于通过比较写入数据与全域数据I/O线的全域数据，而产生放大启用信号；及一放大块，其基于放大启用信号而接收及放大写入数据并选择性地将经放大的写入数据作为全域数据传输到全域数据I/O线上。
根据本发明的另一个方面，提供了一种用于驱动半导体存储器装置的方法，所述半导体存储器装置包括用于接收及放大写入数据并将写入数据作为全域数据而输出到全域数据输入/输出(I/O)线上的放大及驱动装置，所述方法包括：比较写入数据与全域数据；当写入数据与全域数据具有相同的数据值时停用所述放大及驱动装置；以及当写入数据与全域数据具有大体不同的数据值时启用所述放大及驱动装置。
附图说明
从以下对优选实施例的描述以及结合附图，本发明的以上及其它目的和特征将会变得明显，其中
图1为半导体存储器装置的写入操作的现有技术的框图；
图2为根据本发明的半导体存储器装置的写入操作的框图；
图3为根据本发明的第一实施例用于选择性地驱动数据输入放大块的半导体存储器装置的框图；
图4为根据本发明的第二实施例的半导体存储器装置的框图，所述半导体存储器装置基于测试模式信号而选择性地驱动数据输入放大块；
图5为根据本发明的第三实施例的半导体存储器装置的框图，所述半导体存储器装置基于熔丝选用(fuse option)而选择性地驱动数据输入放大块；
图6为根据本发明的第四实施例的半导体存储器装置的框图，所述半导体存储器装置通过结合测试模式信号与熔丝选用来选择性地驱动数据输入放大块；及
图7为图2至图6所示的单元数据输入放大块的详细框图。
附图中的标号说明如下：
10     DQ垫(DQ PAD)
20     预取块
30     数据传递块
40     放大块
50     全域数据输入/输出线
200    预取块
300    数据传递块
400    数据输入放大块
400A   单元数据输入放大块
420    差动放大块
440    启用块
460    驱动块
500    全域数据输入/输出线
500A   全域数据输入/输出线
600    控制块
600A   单元控制块
620    比较块
620A   单元比较块
620B   单元比较块
620C   单元比较块
620D   单元比较块
640    信号产生块
640A   单元信号产生块
640B   单元信号产生块
640C   单元信号产生块
640D   单元信号产生块
662    锁存单元
660C   熔丝选用电路
660D   比较控制单元
700    全域锁存块
700A   单元全域锁存块
具体实施方式
下文中，将参考附图详细描述根据本发明的半导体存储器装置的写入电路。
图2为根据本发明的半导体存储器装置的写入操作的框图。
根据本发明的半导体存储器装置包括：数据输入/输出垫(DQ PAD)10、预取块200、数据传递块300、数据输入放大块(DIN IOSA)400、全域数据输入/输出线500、控制块600及全域锁存块700。
预取块200接收并预取经由DQ PAD 10输入的输入数据，以将输入数据作为预取数据A0至A3输出。
数据传递块300接收从预取块200输出的预取数据A0至A3，以响应于通过由模式寄存器设定的列地址CA<1:0>及丛发类型(也就是说，顺序类型或交错类型)，而将接收的数据作为写入数据D0至D3而输出到数据输入放大块400。
数据输入放大块400接收及放大写入数据D0至D3，以将放大的数据作为全域数据GIO_D0至GIO_D3输出到全域数据I/O线500，也就是说，GIO_Q0至GIO_Q3。
控制块600比较输入到数据输入放大块400的写入数据D0至D3与全域数据I/O线500的全域数据GIO_D0至GIO_D3，因而当写入数据D0至D3与全域数据GIO_D0至GIO_D3具有相同的数据值时停用数据输入放大块400。
控制块600包括比较块620及信号产生块640。比较块620比较写入数据D0至D3与全域数据GIO_D0至GIO_D3。信号产生块640通过将比较块620的输出与时钟信号CLK相组合，而产生用于启用或停用数据输入放大块400的放大启用信号AMP_EN。
全域锁存块700锁存全域数据I/O线500的全域数据GIO_D0至GIO_D3因而防止全域数据I/O线500浮动。
下文中，将根据多种实施例描述用于选择性地驱动数据输入放大块400的方法。
为了便于阐述，使用基本单元，例如单元数据输入放大块400A、全域数据I/O线500A、单元控制块600A及单元全域锁存块700A，来描述半导体存储器装置的每一组件。
图3是根据本发明的第一实施例的用于选择性驱动数据输入放大块400的半导体存储器装置的框图。
如图所示，单元数据输入放大块400A响应于从单元控制块600A输出的放大启用信号AMP_EN而比较写入数据D与全域数据GIO_D。单元全域锁存块700A锁存单元数据输入放大块400A的输出以将锁存的数据输出到对应的全域数据I/O线500A。
单元控制块600A包括单元比较块620A及单元信号产生块640A。单元比较块620A比较写入数据D与全域数据GIO_D。单元信号产生块640A基于单元比较块620A的输出与时钟信号CLK而产生用于控制单元数据输入放大块400A的放大启用信号AMP_EN。
特别地，本发明的第一实施例的单元比较块620A始终被启用。参考图3，单元比较块620A包括异或门电路(exclusive OR gate)XOR1，其用于接收写入数据D及全域数据GIO_D以在其之间执行“异或”(exclusive OR，XOR)运算。也就是说，仅当写入数据D与全域数据GIO_D具有不同的数据值时，单元比较块620A输出具有逻辑电平“高”的数据。
此外，单元信号产生块640A包括“与”(AND)门电路AND1，其执行单元比较块620A的输出与时钟信号CLK的“与”运算，以将结果作为放大启用信号AMP_EN而输出到单元数据输入放大块400A。
图4是根据本发明的第二实施例的半导体存储器装置的框图，所述半导体存储器装置基于测试模式信号而选择性地驱动数据输入放大块400。
如图所示，除了单元比较块620B接收作为比较启用信号COM_EN而输入的外部测试模式信号TEST_MODE以便基于所述比较启用信号COM_EN选择性地被启用外，图4中所示的第二实施例的存储器装置类似于图3中所示的第一实施例的存储器装置。
单元比较块620B包括“异或非”(exclusive NOR，XNOR)门电路XNOR1及“与非”(NAND)门电路NAND1。“异或非”门电路XNOR1接收写入数据D及全域数据GIO_D以在其之间执行“异或非”运算。“与非”门电路NAND1接收“异或非”门电路XNOR1的输出及比较启用信号COM_EN以在其之间执行“与非”运算。因此，若比较启用信号COM_EN被启用，则仅当写入数据D与全域数据GIO_D具有不同数据值时单元比较块620B才输出具有逻辑电平“高”的数据。
此外，单元信号产生块640B包括“与”门电路AND2，其执行单元比较块620B的输出与时钟信号CLK的“与”运算，以将其作为放大启用信号AMP_EN而输出到单元数据输入放大块400A。
图5为根据本发明的第三实施例的半导体存储器装置的框图，所述半导体存储器装置基于熔丝选用而选择性地驱动数据输入放大块400。
如图所示，除了用于控制单元比较块620C的比较启用信号COM_EN是通过由熔丝选用电路660C产生之外，图5所示的第三实施例的存储器装置类似于图4中所示的第二实施例的存储器装置。
用于产生比较启用信号COM_EN的熔丝选用电路660C包括：NMOS晶体管N1、熔丝选用件FUSE1、锁存单元662及反转器INV1。
NMOS晶体管N1响应于从外部输入的开机信号(power-up signal)PWRUP_P而将接地电压VSS传递到第一节点NODE1。熔丝选用件FUSE1将电源电压VDD传递到第一节点NODE1。锁存单元662锁存从NMOS晶体管N1传递的接地电压VSS与从熔丝选用件FUSE1传递的电源电压VDD的逻辑值之一。反转器INV1使锁存单元662的输出反转以将经锁存的信号作为比较启用信号COM_EN而输出到单元比较块620C。结果，如果通过熔丝选用件FUSE1启用比较启用信号COM_EN，则单元比较块620C仅当写入数据D与全域数据GIO_D具有不同的数据值时输出具有逻辑电平“高”的数据。
单元比较块620C具有与第二实施例相同的结构且基于比较启用信号COM_EN执行写入数据D与全域数据GIO_D的逻辑运算。
此外，单元信号产生块640C包括“与”门电路AND3，其执行单元比较块620C的输出与时钟信号CLK的“与”运算，以将其作为放大启用信号AMP_EN而输出到单元数据输入放大块400A。
图6为根据本发明的第四实施例的半导体存储器装置的框图，所述半导体存储器装置通过结合测试模式信号及熔丝选用而选择性地驱动数据输入放大块400。
如图所示，图6中所示的第四实施例的存储器装置具有图3及图4中所示的第二实施例及第三实施例的组合结构，使得第四实施例的存储器装置还包含比较控制单元660D，所述比较控制单元660D通过结合测试模式信号TEST_MODE与熔丝选用而产生比较启用信号COM_EN。
用于通过结合测试模式信号TEST_MODE与熔丝选用而产生比较启用信号COM_EN的比较控制单元660D包括：NMOS晶体管N2、熔丝选用件FUSE2、锁存单元664、反转器INV2，及“或”(OR)门电路OR1。
NMOS晶体管N2响应于外部开机信号PWRUP_P而将接地电压VSS传递至第二节点NODE2。熔丝选用件FUSE2将电源电压VDD传递至第二节点NODE2。锁存单元664锁存自NMOS晶体管N2传递的接地电压VSS与从熔丝选用件FUSE2传递的电源电压VDD的逻辑值之一。反转器INV2使锁存单元664的输出反转。“或”门电路OR1执行测试模式信号TEST_MODE与反转器INV2的输出的“或”运算，以将结果信号作为比较启用信号COM_EN而输出至单元比较块620D。结果，如果通过熔丝选用件FUSE2或测试模式信号TEST_MODE来启用比较启用信号COM_EN，则单元比较块620D仅当写入数据D与全域数据GIO_D具有不同数据值时输出具有逻辑电平“高”的数据。
单元比较块620D具有与第二实施例或第三实施例相同的结构，且基于比较启用信号COM_EN而执行写入数据D与全域数据GIO_D的逻辑运算。
此外，单元信号产生块640D包括“与”门电路AND4，其执行单元比较块620D的输出与时钟信号CLK的“与”运算，以将其作为放大启用信号AMP_EN而输出至单元数据输入放大块400A。
图7为图2至图6中所示的单元数据输入放大块400A的详细框图。
通过放大启用信号AMP_EN启用的单元数据输入放大块400A放大写入数据D以将经放大的数据作为全域数据GIO_D输出到对应全域数据I/O线500A。
单元数据输入放大块400A包括：差动(differential)放大块420、启用(enable)块440及驱动块460。
差动放大块420响应于放大启用信号AMP_EN而感测及放大写入数据D以将经放大的差动信号输出到驱动块460。
启用块440响应于放大启用信号AMP_EN而控制差动放大块420。
驱动块460驱动差动放大块420的经放大差动的信号并将其输出到对应全域数据I/O线500A。
因此，根据本发明，控制块600比较写入数据D与全域数据GIO_D。若它们具有不同的数据值，则控制块600启用具有逻辑电平“高”的放大启用信号AMP_EN并将其输出到数据输入放大单元400。结果，数据输入放大单元400执行写入操作。另一方面，若他们具有相同值，则控制块600停用具有逻辑电平“低”的放大启用信号AMP_EN并将其输出到数据输入放大单元400。因此，数据输入放大单元400不执行写入操作从而减少了写入操作期间的不必要的电流消耗。
如上文所述，在现有技术中，不论全域数据I/O线的全域数据如何，当将数据写入到全域数据I/O线时，数据输入/输出感测放大器始终被启用，以致由于数据输入/输出感测放大器的不必要操作而消耗额外电流。
另一方面，在本发明中，可通过基于写入数据与半导体存储器装置内全域数据I/O线的全域数据的比较结果选择性地执行写入操作而减少不必要的电流消耗。本发明对于预取操作被增加的装置，诸如DDR2SDRAM及DDR3SDRAM，甚至更有效。
本申请案含有与在2005年9月29日以及在2005年12月28日于韩国专利局申请的韩国专利申请案第2005-91549号及第2005-132643号相关的主题，所述专利申请案的全文以引用的方式并入本文中。
尽管已对于特定实施例描述了本发明，但本领域的技术人员将明显看出，在不偏离以下权利要求所界定的本发明的精神及范围的状况下，可进行多种变化及修改。

Claims (32)

1.一种半导体存储器装置的写入电路，其包含：
一全域数据输入/输出(I/O)线；
一放大块，其用于接收及放大写入数据，并将经放大的写入数据作为全域数据传输到所述全域数据I/O线上；及
一控制块，其用于比较所述写入数据与所述全域数据，从而当所述写入数据与所述全域数据具有大体相同的数据值时停用所述放大块。
2.如权利要求1所述的写入电路，其进一步包含：
一全域锁存块，其用于锁存所述全域数据以防止所述全域数据I/O线浮动；
一预取块，其用于接收及预取经由一数据垫传输的输入数据，并在写入操作期间将所述输入数据作为经预取的数据输出；及
一数据传递块，其用于接收所述经预取的数据，并响应于通过模式寄存器设定的列地址及丛发类型，而将所述接收的数据作为所述写入数据输出至所述放大块。
3.如权利要求1所述的写入电路，其中所述控制块包括：
一比较块，其用于比较所述写入数据与所述全域数据；及
一信号产生块，其用于通过结合时钟信号与所述比较块的输出，而产生用于控制所述放大块的放大启用信号。
4.如权利要求3所述的写入电路，其中所述比较块始终被启用。
5.如权利要求4所述的写入电路，其中所述比较块包括用于执行所述写入数据与所述全域数据的“异或”(XOR)运算的第一逻辑门电路，且所述信号产生块包括用于执行所述时钟信号与所述比较块的所述输出的“与”(AND)运算以将所述放大启用信号输出至所述放大块的第二逻辑门电路。
6.如权利要求3所述的写入电路，其中所述比较块是基于比较启用信号而被选择性地启用。
7.如权利要求6所述的写入电路，其中所述比较块包括：第一逻辑门电路，其用于执行所述写入数据与所述全域数据的“异或非”(XNOR)运算；及第二逻辑门电路，其用于执行所述比较启用信号与所述第一逻辑门电路的输出的“与非”(NAND)运算，并且，所述信号产生块包括第三逻辑门电路，其用于执行所述时钟信号与所述比较块的所述第二逻辑门电路的输出的“与”运算，以将所述经“与”运算的信号作为所述放大启用信号而输出到所述放大块。
8.如权利要求7所述的写入电路，其中所述比较启用信号是基于从外部输入的测试模式信号而产生的。
9.如权利要求7所述的写入电路，其中所述比较启用信号是通过使用熔丝选用电路而产生。
10.如权利要求9所述的写入电路，其中所述熔丝选用电路包括：
一熔丝选用件，其用于将第一电压传递到第一节点；
一NMOS晶体管，其用于响应于外部开机信号输入而将第二电压传递至所述第一节点；
一锁存单元，其用于锁存所述第一电压和所述第二电压的逻辑值之一；及
一反转器，其用于使所述锁存单元的输出反转，并将所述经反转的信号作为所述比较启用信号输出到所述比较块。
11.如权利要求7所述的写入电路，其中所述比较启用信号是通过采用熔丝选用及测试模式信号的比较控制单元而产生的。
12.如权利要求11所述的写入电路，其中所述比较控制单元包括：
一熔丝选用件，其用于将第一电压传递至第一节点；
一NMOS晶体管，其用于响应于自外部输入的开机信号而将第二电压传递至所述第一节点；
一锁存单元，其用于锁存所述第一电压和所述第二电压的逻辑值之一；
一反转器，其用于使所述锁存单元之一输出反转；及
第四逻辑门电路，其用于执行所述测试模式信号与所述反转器的输出的“或”(OR)运算，并将所述经“或”运算的信号作为所述比较启用信号输出到所述比较块。
13.如权利要求3所述的写入电路，其中所述放大块包括：
一差动放大块，其用于响应于所述放大启用信号而感测及放大所述写入数据，以输出经放大的差动信号；
一启用块，其用于响应于所述放大启用信号而控制所述差动放大块；及
一驱动块，其用于驱动所述经放大的差动信号，并将所述经驱动的信号作为所述全域数据而输出至所述全域数据I/O线。
14.一种用于写入数据的半导体存储器装置，其包含：
一全域数据输入/输出(I/O)线；
一全域锁存块，其用于锁存所述全域数据I/O线的全域数据；
一预取块，其用于接收及预取经由数据垫传输的输入数据，并在写入操作期间将所述输入数据作为经预取的数据予以输出；及
一数据传递块，其用于接收所述经预取的数据，并响应于通过模式寄存器设定的列地址及丛发类型，而将所述经接收的数据作为写入数据予以输出；
一控制块，其用于通过比较所述写入数据与所述全域数据I/O线的所述全域数据，而产生放大启用信号；及
一放大块，其基于所述放大启用信号而接收及放大所述写入数据，并将所述经放大的写入数据作为所述全域数据选择性地传输至所述全域数据I/O线上。
15.如权利要求14所述的半导体存储器装置，其中当所述写入数据与所述全域数据具有不同数据值时，所述放大启用信号被启动。
16.如权利要求15所述的半导体存储器装置，其中所述控制块包括：
一比较块，其用于比较所述写入数据与所述全域数据；及
一信号产生块，其用于通过结合时钟信号与所述比较块的输出，而产生用于控制所述放大块的所述放大启用信号。
17.如权利要求16所述的半导体存储器装置，其中所述比较块始终被启用。
18.如权利要求17所述的半导体存储器装置，其中所述比较块包括用于执行所述写入数据与所述全域数据的“异或”运算的第一逻辑门电路；且所述信号产生块包括用于执行所述时钟信号与所述比较块的所述输出的“与”运算以将所述放大启用信号输出至所述放大块的第二逻辑门电路。
19.如权利要求16所述的半导体存储器装置，其中所述比较块是基于比较启用信号而被选择性地启用。
20.如权利要求19所述的半导体存储器装置，其中所述比较块包括：第一逻辑门电路，其用于执行所述写入数据与所述全域数据的“异或非”运算；及第二逻辑门电路，其用于执行所述比较启用信号与所述第一逻辑门电路的输出的“与非”运算，并且，所述信号产生块包括第三逻辑门电路，其用于执行所述时钟信号与所述比较块的所述第二逻辑门电路的输出的“与”运算，以将所述经“与”运算的信号作为所述放大启用信号输出至所述放大块。
21.如权利要求20所述的半导体存储器装置，其中所述比较启用信号是基于外部测试模式信号输入而产生。
22.如权利要求20所述的半导体存储器装置，其中所述比较启用信号是通过使用熔丝选用电路而产生。
23.如权利要求22所述的半导体存储器装置，其中所述熔丝选用电路包括：
一熔丝选用件，其用于将第一电压传递到第一节点；
一NMOS晶体管，其用于响应于外部开机信号输入而将第二电压传递至所述第一节点；
一锁存单元，其用于锁存所述第一电压和所述第二电压的逻辑值之一；及
一反转器，其用于使所述锁存单元之一的输出反转，并将所述经反转的信号作为所述比较启用信号输出至所述比较块。
24.如权利要求20所述的半导体存储器装置，其中所述比较启用信号是通过采用熔丝选用及测试模式信号的比较控制单元而产生。
25.如权利要求24所述的半导体存储器装置，其中所述比较控制单元包括：
一熔丝选用件，其用于将第一电压传递到第一节点；
一NMOS晶体管，其用于响应于外部开机信号输入而将第二电压传递至所述第一节点；
一锁存单元，其用于锁存所述第一电压和所述第二电压的逻辑值之一；
一反转器，其用于使所述锁存单元的输出反转；及
第四逻辑门电路，其用于执行所述测试模式信号与所述反转器输出的“或”运算，并将所述经“或”运算的信号输出到所述比较块。
26.如权利要求16所述的半导体存储器装置，其中所述放大块包括：
一差动放大块，其用于响应于所述放大启用信号而感测及放大所述写入数据，以输出经放大的差动信号；
一启用块，其用于响应于所述放大启用信号而控制所述差动放大块；及
一驱动块，其用于驱动所述经放大的差动信号，并将所述经驱动的信号作为所述全域数据输出至所述全域数据I/O线。
27.一种用于驱动半导体存储器装置的方法，所述半导体存储器装置包括用于接收及放大写入数据并将全域数据输出至全域数据输入/输出(I/O)线的放大及驱动装置，所述方法包含：
比较所述写入数据与所述全域数据；
当所述写入数据与所述全域数据具有相同数据值时停用所述放大及驱动装置；
当所述写入数据的数据值与所述全域数据的数据值彼此大体不同时启用所述放大及驱动装置。
28.如权利要求27所述的用于驱动半导体存储器装置的方法，其进一步包含：
预取经由数据垫传递的输入数据，以在写入操作期间输出经预取的数据；及
接收所述经预取的数据，并响应于通过模式寄存器设定的列地址及丛发类型而将经接收的数据作为所述写入数据输出。
29.如权利要求27所述的用于驱动半导体存储器装置的方法，其中基于比较启用信号而执行所述写入数据与所述全域数据的比较。
30.如权利要求29所述的用于驱动半导体存储器装置的方法，其中以测试模式启动所述比较启用信号。
31.如权利要求29所述的用于驱动半导体存储器装置的方法，其中根据熔丝选用而启动所述比较启用信号。
32.如权利要求29所述的用于驱动半导体存储器装置的方法，其中根据熔丝选用以测试模式启动所述比较启用信号。
CNB2006101059915A 2005-09-29 2006-07-21 存储器装置的写入电路和驱动半导体存储器装置的方法 Active CN100568379C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20050091549 2005-09-29
KR91549/05 2005-09-29
KR132643/05 2005-12-28

Publications (2)

Publication Number Publication Date
CN1941164A true CN1941164A (zh) 2007-04-04
CN100568379C CN100568379C (zh) 2009-12-09

Family

ID=37959232

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101059915A Active CN100568379C (zh) 2005-09-29 2006-07-21 存储器装置的写入电路和驱动半导体存储器装置的方法

Country Status (3)

Country Link
KR (1) KR100743995B1 (zh)
CN (1) CN100568379C (zh)
TW (1) TWI313459B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280138A (zh) * 2011-03-31 2011-12-14 西安华芯半导体有限公司 具有累积写入特征的存储方法、存储器和存储系统
CN103959199A (zh) * 2011-11-30 2014-07-30 英特尔公司 用于先进先出（fifo）存储器的功率节约方法和装置
CN107767908A (zh) * 2012-08-20 2018-03-06 爱思开海力士有限公司 半导体存储器件

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130123934A (ko) 2012-05-04 2013-11-13 에스케이하이닉스 주식회사 입출력센스앰프 및 이를 포함하는 반도체 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100605600B1 (ko) * 2004-07-27 2006-07-28 주식회사 하이닉스반도체 반도체 메모리 소자

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102280138A (zh) * 2011-03-31 2011-12-14 西安华芯半导体有限公司 具有累积写入特征的存储方法、存储器和存储系统
CN102280138B (zh) * 2011-03-31 2013-07-24 西安华芯半导体有限公司 具有累积写入特征的存储方法、存储器和存储系统
CN103959199A (zh) * 2011-11-30 2014-07-30 英特尔公司 用于先进先出（fifo）存储器的功率节约方法和装置
CN103959199B (zh) * 2011-11-30 2017-08-15 英特尔公司 用于先进先出(fifo)存储器的功率节约方法和装置
CN107767908A (zh) * 2012-08-20 2018-03-06 爱思开海力士有限公司 半导体存储器件
CN107767908B (zh) * 2012-08-20 2021-05-28 爱思开海力士有限公司 半导体存储器件

Also Published As

Publication number Publication date
KR20070036569A (ko) 2007-04-03
CN100568379C (zh) 2009-12-09
TW200713272A (en) 2007-04-01
KR100743995B1 (ko) 2007-08-01
TWI313459B (en) 2009-08-11

Similar Documents

Publication Publication Date Title
CN1591683A (zh) 数据输出驱动器
CN1941166A (zh) 半导体存储装置
CN1162182A (zh) 减少其输入缓冲电路所消耗的电流的同步型半导体存储器
CN1838316A (zh) 用于生成数据比特求反标志的电路
CN1110818C (zh) 具有内电源电路的半导体集成电路器件
CN1627438A (zh) 半导体集成电路装置
US9305613B2 (en) Reconfigurable load-reduced memory buffer
CN1881468A (zh) 掉电模式期间保持数据的存储设备及其操作方法
CN1606095A (zh) 能调节数据输出驱动器的阻抗的半导体存储器件
US9070428B2 (en) Semiconductor device
JP2003272377A (ja) 半導体記憶装置
US8953400B2 (en) Data control circuit
CN1448953A (zh) 半导体存储器中的自动预充电控制电路及其方法
CN1755577A (zh) 半导体集成电路
CN1577620A (zh) 半导体存储装置
CN1664952A (zh) 集成电路
CN101051524A (zh) 半导体存储器装置的数据输出电路及其控制方法
US7227806B2 (en) High speed wordline decoder for driving a long wordline
CN1941164A (zh) 存储器装置的写入电路
CN1710665A (zh) 共用的去耦电容
CN1133170C (zh) 锁存型读出放大器电路
CN1224952A (zh) 与时钟信号同步工作的半导体电路装置
CN1975922A (zh) 半导体存储器件
US11133073B2 (en) Memory device and memory system including the same
CN1992070A (zh) 缓冲器控制电路、包括该缓冲器控制电路的用于存储模块的半导体存储器件以及该缓冲器控制电路的控制方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant