KR20070029853A - 이미지 센서 내장형 액정표시장치용 어레이 기판 및 그제조 방법 - Google Patents
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Abstract
본 발명은 액정표시장치용 어레이 기판에 이미지 센서를 내장함으로써 디스플레이에 문서 및 이미지 스캔 기능을 부가한 것으로 화소내에 액정 구동을 위한 스위칭 소자와 화소용 스토리지 커패시터 이외에 외부광을 받아 전기 신호로 변환하는 이미지 센서와 이 전기 신호를 읽어 내기 위한 출력 소자 및 출력 스토리지 커패시터를 동시에 구비한 것을 특징으로 하는 이미지 센서 내장형 액정표시장치용 어레이 기판 및 그 제조 방법을 제공한다.
따라서, 본 발명은 이미지 센서가 내장됨으로써 표시 기능 이외에 문서나 이미지 또는 위치 정보 입력 기능이 추가되어 표시기능과 이미지 입력 기능을 일체화하여 입력 기능과 표시기능을 각각 구비해야 하는 종래대비 공간적 활용적 측면과 제조 비용적 측면에 있어 보다 효율적인 장점을 갖는다.
또한, 표시소자와 이미지 입력 소자를 동시에 구현하면서도 총 4회 또는 5회의 마스크 공정을 통해 완성되는 바, 종래대비 마스크 수 절감 및 제조 비용 절감의 효과가 있다.
이미지 센서, 액정표시장치, 광감지, 4마스크, 센서 내장형
Description
도 1은 종래의 일반적인 박막트랜지스터 이미지 센서의 하나의 픽셀에 대한 평면도.
도 2는 도1을 절단선 Ⅱ-Ⅱ을 따라 절단한 단면도
도 3은 본 발명의 실시예에 의한 이미지 센서 내장형 액정표시장치용 어레이 기판의 하나의 픽셀영역을 도시한 평면도.
도 4는 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판의 하나의 픽셀영역에 대한 회로도.
도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 단면도.
도 6은 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 단면도.
도 7은 도 3을 절단선 Ⅶ-Ⅶ를 따라 절단한 단면도.
도 8a 내지 8f는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 9a 내지 9f는 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 제조 단계 별 공정 단면도.
도 10a 내지 도 10f는 도 3을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 105a, 105b :(n-1) 및 n번째 게이트 배선
108 : 센서 구동배선 112 : 센서 바이어스 배선
112a, 112b : 폭을 달리하는 센서 바이어스 배선 영역
138 : 화소용 스토리지 제 2 전극
150a, 150b : (m-1) 및 m번째 데이터 배선
153 : 리드아웃 배선 160, 162, 164 : 제 1, 2, 3 소스 전극
167, 169, 171 : 제 1,2,3 드레인 전극
183a, 183b, 183c, 183d, 183e : 제 1, 2, 3, 4, 5 콘택홀
186 : 화소전극
189 : 제 1 투명 도전성 물질 패턴 192 : 출력 스토리지 제 3 전극
본 발명은 이미지 센서 박막트랜지스터를 내장한 액정표시장치 및 그 제조방 법에 관한 것이다.
일반적으로, 박막트랜지스터 이미지 센서는 빛의 세기에 따른 전하량을 정보로써 저장하고, 저장된 정보를 외부 제어신호에 따라 전달하는 소자로서, 스캐너, 디지털 복사기 등과 같은 이미지 처리장치의 이미지 리더에 장치되어 사용된다.
이와 같은 박막트랜지스터 이미지 센서는 빛의 세기에 따른 광전류를 발생시키는 센서 박막트랜지스터와, 상기 센서 박막트랜지스터에서 발생된 광전류를 전하형태의 정보로서 저장하는 스토리지 커패시터와, 상기 스토리지 커패시터에서 저장된 정보를 외부 구동회로의 제어신호에 따라 외부로 전달하는 스위칭 박막트랜지스터로 이루어진다.
이하, 종래의 박막트랜지스터 이미지 센서를 첨부한 도면을 참조하여 설명하면 다음과 같다. 실제로 박막트랜지스터 이미지 센서는 수많은 픽셀로 구성되어 있지만, 모두 동일한 구조를 가지고, 설명의 편의를 위해 하나의 단위 픽셀에 대해서만 설명하도록 한다.
도 1은 종래의 일반적인 박막트랜지스터 이미지 센서의 하나의 픽셀에 대한 평면도를 도시한 것이며, 도 2는 도1을 절단선 Ⅱ-Ⅱ을 따라 절단한 단면도이다.
도시한 바와 같이, 박막트랜지스터 이미지센서 어레이 기판에서는 투명 기판(10) 상에서 제 1, 2 게이트 배선(21, 25)과 제 1, 2 데이터 배선(61, 65)으로 둘러싸인 하나의 픽셀영역(P)에 대해, 이를 세부적으로 감광영역(A), 저장영역(B) 및 스위칭 영역(C)으로 정의할 수 있으며, 상기 저장영역(B)에 있어서는 투명 도전성 물질로써 제 1 스토리지 전극(24)이 형성되어 있으며, 상기 감광영역(A)과 스위칭 영역(C)에는 금속물질로 센서 게이트 전극(22), 스위치 게이트 전극(26)이 각각 형성되어 있다. 이때, 상기 감광영역(A)의 상기 센서 게이트 전극(22)은 상기 제 1 스토리지 전극(24)과 게이트 배선(21)을 통하여 일끝이 접촉함으로써 전기적으로 연결된 상태를 형성하고 있다. 이때, 상기 제 1 스토리지 전극(24)을 투명 도전성 물질로 형성하는 이유는 통상적으로 이미지 센서는 그 하부에 광원이 위치하고 있으며, 이러한 광원을 조사하고 광원이 반사되는 것을 감지하는 것이므로, 기판 하부로부터의 광원이 효율적으로 상기 이미지 센서 어레이 기판을 투과할 수 있도록 하기 위함이다.
다음, 상기 센서 게이트 전극(22)과 스위칭 게이트 전극(26) 및 제 1 스토리지 전극(24) 위로 전면에 게이트 절연막(30)이 형성되어 있으며, 상기 게이트 절연막(30) 위로 상기 각각의 센서 및 스위칭 게이트 전극(22, 26)에 대응하여 반도체층(41, 42)이 형성되어 있다.
다음, 상기 감광영역(A) 및 스위칭 영역(C)의 각 반도체층(41, 42) 위로 서로 이격하며 센서 소스 전극(62) 및 드레인 전극(63)과, 스위칭 소스전극(66) 및 드레인 전극(67)이 형성되어 있으며, 상기 저장영역(B)에는 상기 제 1 스토리지 전극(24)에 대응하여 상기 센서 드레인 전극(63) 및 스위칭 드레인 전극(67)과 연결되며 투명 도전성 물질로써 제 2 스토리지 전극(64)이 형성되어 있다. 이때 상기 센서 소스전극(62)은 제 2 데이터 배선(65)과 연결되고 있으며, 상기 스위칭 소스전극(66)은 제 1 데이터 배선(61)과 연결되어 있는 것이 특징이다.
다음, 상기 센서 및 스위칭 소스전극(62, 66)과 드레인 전극(63, 67) 및 제 2 스토리지 전극(64) 위로 전면에 보호층(70)이 형성되어 있으며, 상기 스위칭 영역(C)에 있어 상기 보호층(70) 위로 하부의 반도체층(42)에 대응하여 불투명한 물질로 차광패턴(80)이 형성되어 있다.
이러한 박막트랜지스터 이미지 센서는 통상적으로 6, 7회의 마스크 공정에 의해 제조되고 있다.
하지만, 마스크 공정은 포토레지스트 도포, 노광, 현상, 식각 등 일련의 공정을 포함하는 바, 이러한 마스크 공정을 많이 진행할수록 제조 시간이 길어지며, 불량이 증가하게 되므로 제조 비용이 상승하는 문제가 있다.
또한, 전술한 구조를 갖는 박막트랜지스터 이미지 센서는 화상을 표시하는 소자가 아니므로 단순히 복사기, 스캐너 또는 지문 인식기 등에 이용되고 있으며, 인식한 정보를 화면으로 출력하기 위해서는 별도의 화상표시소자를 필요로 하고 있다.
최근의 전자제품은 다양한 복합된 기능을 구비함으로써 하나의 제품으로 여러 제품을 동시에 사용하는 효과를 갖도록 하는 것이 추세이며, 이러한 추세에 맞추어 이미지 센서에 있어서도 복합된 기능을 갖도록 하는 제품이 요구되고 있다.
따라서, 본 발명은 전술한 종래의 한 가지 기능만을 갖는 박막트랜지스터 이미지 센서에 화상을 표시하는 표시소자로서의 역할을 더욱 할 수 있도록 하는 기능을 갖도록 하여 이미지 센서 내장용 액정표시장치를 제공하는 것을 목적으로 한다.
더욱이, 이미지 센서의 역할 및 화상을 표시하는 화상표시소자로서의 역할을 하는 액정표시장치용 어레이 기판을 5 내지 6회의 마스크 공정만을 진행하여 완성할 수 있는 제조 방법을 제안함으로써 생산성을 향상시키고 제조비용을 절감하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판은 기판 상에 형성된 게이트 배선과; 상기 게이트 배선과 나란하게 이격하며 형성된 센서 구동배선 및 센서 바이어스 배선과; 상기 게이트 배선과 교차하며 픽셀영역을 정의하며 형성된 데이터 배선과; 상기 데이터 배선과 나란하게 이격하며 형성된 리드아웃 배선과; 상기 게이트 배선과 데이터 배선에 연결되고 제 1 소스 및 드레인 전극을 포함하여 형성된 스위칭 박막트랜지스터와; 상기 센서 구동배선과 연결된 제 2 소스 전극과, 상기 제 2 소스 전극과 이격하여 대향하는 제 2 드레인 전극을 포함하여 형성된 센서 박막트랜지스터와; 상기 리드아웃 배선에서 분기한 것을 특징으로 한 제 3 드레인 전극과, 상기 제 3 드레인 전극과 이격하여 대향하며, 상기 제 2 드레인 전극과 연결된 제 3 소스 전극을 포함하는 출력 박막트랜지스터와; 상기 스위칭 박막트랜지스터의 제 1 드레인 전극과 연결된 화소전극과; 상기 센서 바이어스 배선 중 일부분을 제 1 스토리지 전극으로, 상기 제 1 스토리지 전극과 대응하며 상기 화소전극과 연결된 섬형상의 금속패턴을 제 2 스토리지 전극으로 하여 형성된 화소용 스토리지 커패시터와; 상기 제 3 소스 전극을 센서용 스토리지 제 1 전극으로, 상기 센서용 스토리지 제 1 전극과 대응하여 상기 센서 바이어스 배선과 연결되며 형성된 제 1 투명 도전 물질 패턴을 센서용 스토리지 제 2 전극으로 한 센서용 스토리지 커패시터를 포함한다.
이때, 상기 섬형상의 금속패턴은 상기 데이터 배선과 동일한 층에 동일한 물질로 형성된 것이 특징이며, 상기 제 1 투명 도전 물질 패턴은 상기 화소전극과 동일한 층에 동일한 물질로 형성된 것이 특징이다.
또한, 상기 제 1 소스 전극은 상기 데이터 배선에서 분기하여 형성된 것이 특징이며, 상기 센서 바이어스 배선은 그 형태가 상기 픽셀영역 내의 배선 폭이 그 외 영역의 배선폭보다 넓게 형성되며, 이때, 상기 섬형상의 금속패턴은 상기 픽셀영역에서 그 외의 영역에서 보다 넓은 폭을 가지며 형성된 상기 센서 바이어스 배선 영역에 대응하여 형성된 것이 특징이다.
또한, 상기 게이트 배선과, 센서 구동배선과, 센서 바이어스 배선 상부로 전면에 게이트 절연막이 더욱 형성되며, 상기 데이터 배선과, 리드 아웃배선과 상기 제 1 내지 제 3 소스 및 드레인 전극과 섬형상의 금속패턴 상부로 전면에 보호층이 더욱 형성된 것이 특징이다. 이때, 상기 픽셀영역 내의 보호층에는 상기 제 1 드레인 전극의 일부를 노출시키는 제 1 콘택홀과, 상기 제 2 소스 전극 일부를 노출시키는 제 2 콘택홀과, 상기 섬형상의 금속패턴 일부를 노출시키는 제 3 콘택홀이 형성되며, 상기 보호층과 그 하부의 절연막에는 상기 센서 구동배선 일부를 노출시키는 제 4 콘택홀과, 상기 센서 바이어스 배선 일부를 노출시키는 제 5 콘택홀이 형성되며, 이때, 상기 보호층 상부에는 상기 제 2 콘택홀을 통해 상기 제 2 소 스 전극과 접촉하며 동시에 상기 제 4 콘택홀을 통해 상기 센서 구동배선과 접촉하는 제 2 투명 도전 물질 패턴이 더욱 형성된 것이 특징이다. 또한, 이때, 상기 화소전극은 상기 제 3 콘택홀을 통해 제 2 스토리지 전극과, 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 동시에 연결된 것이 특징이다.
또한, 상기 스위칭 박막트랜지스터 및 상기 출력 박막트랜지스터는 상기 게이트 배선 자체를 게이트 전극을 이용하는 것을 특징으로 한다.
또한, 상기 스위칭과 센서와 출력 박막트랜지스터는 각각 순수 비정질 실리콘으로 이루어진 액티브층과, 상기 액티브층 상부로 불순물 비정질 실리콘으로써 상기 각 박막트랜지스터 내에서 서로 이격하는 형태의 오믹콘택층이 각각 형성된 것이 특징이며, 이때, 상기 각 박막트랜지스터 내에서 서로 이격하는 형태의 각 오믹콘택층은 그 상부의 제 1 내지 제 3 소스 및 드레인 전극과 그 형태가 동일한 것이 특징이다.
또한, 상기 데이터 배선과 리드 아웃 배선 하부에는 상기 각 배선과 동일한 형태로 불순물 비정질 실리콘 및 순수 비정질 실리콘의 이중층 구조의 제 1 반도체 패턴이 더욱 형성된 것이 특징이다.
또한, 상기 섬형상의 금속패턴 하부에는 상기 금속패턴과 동일한 형태로 불순물 비정질 실리콘 및 순수 비정질 실리콘의 이중층 구조의 제 2 반도체 패턴이 더욱 형성된 것이 특징이다.
또한, 상기 스위칭 박막트랜지스터와 출력 박막트랜지스터는 상기 동일한 픽셀영역을 정의하는 상하의 게이트 배선 각각에 형성됨으로써 그 구동 주기를 달리 하는 것을 특징으로 한다.
본 발명에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 제 1 금속물질을 증착하고 패터닝하여 게이트 배선과, 상기 게이트 배선에서 이격하여 센서 구동배선과, 센서 바이어스 배선을 형성하는 단계와; 상기 게이트 배선과 센서 구동배선과 센서 바이어스 배선 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 픽셀영역을 정의하는 데이터 배선과, 상기 데이터 배선과 이격하는 리드 아웃 배선을 형성하고, 동시에 상기 스위칭 소자영역에 하부의 상기 게이트 배선과 중첩하며 서로 이격하는 제 1 소스 및 드레인 전극과, 상기 센서 소자영역에 제 2 소스 및 드레인 전극과, 상기 출력 소자영역에 제 3 소스 및 드레인 전극과, 상기 센서 바이어스 배선에 대응하여 섬형상의 제 1 패턴을 형성하며, 상기 제 1 내지 제 3 소스 및 드레인 전극 하부로 이격하는 오믹콘택층과, 상기 오믹콘택층 하부 및 서로 이격한 상기 오믹콘택층 사이의 영역에 대응하여 각 소자영역별로 연결된 상태의 액티브층을 형성하는 단계와; 상기 데이터 배선과 리드아웃 배선 및 제 1 내지 제 3 소스 및 드레인 전극 위로 전면에 상기 제 1 드레인 전극의 일부를 노출시키는 제 1 콘택홀과, 상기 제 2 소스 전극 일부를 노출시키는 제 2 콘택홀과, 상기 섬형상의 금속패턴 일부를 노출시키는 제 3 콘택홀과, 상기 센서 구동배선 일부를 노출시키는 제 4 콘택홀과, 상기 센서 바이어스 배선 일부를 노출시키는 제 5 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 투명 도전성 물질로써 이루어지며 상기 제 1 콘택홀과 제 3 콘택홀을 통해 상기 제 1 드레인 전극과 상기 섬형상의 금 속패턴과 연결되는 화소전극과, 상기 제 2 콘택홀과 상기 제 4 콘택홀을 통해 상기 제 2 소스 전극과 상기 센서 구동배선을 연결하는 제 1 투명 도전물질 패턴과, 상기 제 3 소스 전극과 중첩하며 상기 제 5 콘택홀을 통해 상기 센서 바이어스 배선과 접촉하는 제 2 투명 도전 물질 패턴을 형성하는 단계를 포함한다.
이때, 상기 제 2 소스 전극과 상기 제 3 드레인 전극은 서로 연결되며 형성되는 것이 특징이다.
또한, 상기 데이터 배선 및 리드아웃 배선과, 제 1 패턴, 오믹콘택층과 액티브층을 형성하는 단계는 상기 게이트 절연막 위로 순수 비정질 실리콘과 불순물 비정질 실리콘과 제 2 금속물질을 순차적으로 전면에 증착하여 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 제 2 금속물질층을 형성하는 단계와; 상기 제 2 금속물질층 위로 포토레지스트를 도포하여 포토레지스트층을 형성한 후, 이를 패터닝함으로써 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 제 1 금속물질층 및 그 하부의 불순물 비정질실리콘과 순수 비정질 실리콘층을 제거함으로써 하부에 동일한 패턴 형태를 갖는 데이터 배선과, 리드아웃 배선을 형성하는 동시에 각 소자영역에 있어 연결된 상태의 제 1 내지 제 3 소스 드레인 패턴과 그 하부로 순차적으로 불순물 비정질 실리콘의 연결된 상태의 제 1 내지 제 3 오믹콘택층과, 제 1 내지 제 3의 액티브층을 형성하고, 상기 센서 바이어스 배선에 대응하여 섬형상의 금속패턴과, 상기 제 1 내지 제 3 소스 드레인 패턴 및 섬형상의 금속패턴 하부로 동일한 형태로써 이중층 구조의 반도체 패턴을 형성하는 단계와; 애싱을 실시하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 내지 제 3 소스 드레인 패턴을 노출시키는 단계와; 상기 노출된 제 1 내지 제 3 소스 드레인 패턴과 그 하부의 연결된 상태의 제 1 내지 제 3 오믹콘택층을 식각함으로써 각 소자영역에 있어 각각 서로 이격하는 제 1 내지 제 3 의 소스 및 드레인 전극과, 그 하부로 상기 제 1 내지 제 3 소스 및 드레인 전극의 형태와 동일하게 이격하는 제 1 내지 제 3 오믹콘택층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 특징이다.
이하, 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판의 구조 및 그 제조 방법에 대해 도면을 참조하여 설명한다.
도 3은 본 발명의 실시예에 의한 이미지 센서 내장형 액정표시장치용 어레이 기판의 하나의 픽셀영역을 도시한 평면도이며, 도 4는 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판의 하나의 픽셀영역에 대한 회로도이다.
우선, 하나의 픽셀영역에 대한 평면도를 나타낸 도 3을 참조하면, 도시한 바와 같이, 횡방향으로 서로 일정간격 이격하여 다수의 게이트 배선(105)이 형성되어 있으며, 상기 다수의 게이트 배선(105)과 교차하여 픽셀영역(P)을 정의하며 다수의 데이터 배선(150)이 형성되어 있다. 이때, 설명의 편의상 도면에 도시한 게이트 배선(105) 중 픽셀영역(P) 상부에 위치한 게이트 배선(105)을 제 (n-1)번째 게이트 배선(105a), 픽셀영역(P) 하부에 위치한 게이트 배선(105)을 n번째 게이트 배선 (105b)이라 정의하고, 데이터 배선(150)에 있어서도 픽셀영역(P)의 좌측에 위치한 것을 m번째 데이터 배선(150a), 우측에 위치한 것을 (m+1)번째 데이터 배선(150b)이라 정의한다.
다음, 상기 (n-1) 및 n번째 게이트 배선(105a, 105b) 사이에는 이들 게이트 배선(105a, 105b)과 나란하게 이미지 센서 구동을 위한 전압이 입력되는 n번째 센서 구동배선(108)이 형성되어 있으며, 상기 n번째 센서 구동배선(108)에서 소정간격 이격하여 바이어스 인가 또는 공통전압 인가용 전압을 공급하기 위한 n번째 센서 바이어스 배선(112)이 형성되어 있다. 이때, 상기 n번째 센선 바이어스 배선(112)은 상기 m번째 데이터 배선(150a)과 m번째 리드아웃 배선(153) 내측에 형성된 픽셀영역(P)내에서 타 영역보다 그 폭이 더 두껍게 형성되고 있는 것이 특징이며, 이러한 두꺼운 폭을 갖는 센서 바이어스 배선 부분(112b)은 화소전극(186)과 제 4 콘택홀(183d)을 통해 연결되고, 스토리지 제 2 전극(138)을 형성하는 금속물질 패턴과 더불어 화소용 스토리지 커패시터(PStgC)를 형성하고 있는 것이 특징이다.
또한, 상기 m 및 (m+1)번째 데이터 배선(150a, 150b) 사이에는 이미지 센서로 읽어드린 정보를 출력하기 위한 m번째 리드아웃 배선(153)이 이들 데이터 배선(150a, 150b)과 평행하게 형성되어 있다.
또한, 각 게이트 배선(105a, 105b)과 데이터 배선(150a, 150)의 교차하여 정의되는 픽셀영역(P)에는 각 픽셀영역(P)별로 분리 형성된 화소전극(186)과, 상기 화소전극(186)과 그 일전극(167)이 제 1 콘택홀(183a)을 통해 연결되며, 상기 게이트 배선(105a, 105b)과 데이터 배선(150a, 150b)이 교차하는 부분에 스위칭 박막트 랜지스터(SwTr)가 형성되어 있으며, 또한 상기 각 픽셀영역(P)에는 각 게이트 배선(105a, 105b)과 연결되며 이미지 센서로부터 읽어드린 정보를 출력시키는 것을 콘트롤하기 위한 박막트랜지스터(이하 출력 박막트랜지스터(OTr)라 칭함)가 형성되어 있다.
이때, 도면에 나타낸 픽셀영역(P)에 도시된 상기 스위칭 박막트랜지스터(SwTr)와 출력 박막트랜지스터(OTr)는 모두 게이트 배선(105a, 105b)과 연결되고 있지만, 하나의 픽셀영역(P) 내에 있어서는 이들 두 박막트랜지스터(SwTr, OTr)는 동시에 동작되지 않는 것을 그 특징으로 한다.
즉, 도면에 나타낸 픽셀영역(P)에 대해 화상을 구동시키거나 또는 이미지 센싱 정보를 외부로 출력함에 있어 상기 mn번째 픽셀영역(P)을 콘트롤하는 스위칭 박막트랜지스터(SwTr)는 n번째 게이트 배선(105b)과 연결되어 있고, 상기 mn번째 픽셀영역(P) 내의 센서 박막트랜지스터(SrTr)를 통해 얻어진 이미지 정보를 출력하기 위한 출력 박막트랜지스터(OTr)는 (n-1)번째 게이트 배선(105b)과 연결되어 있는 것이 특징이다. 즉, 상기 스위칭 박막트랜지스터(SwTr)와 출력 박막트랜지스터(OTr)는 서로 다른 게이트 배선에 연결되고 있는 것이 특징이다.
또한, 상기 픽셀영역(P) 내에는 상기 센서 바이어스 배선(112)과, 이미지 센서 구동을 위한 센서 구동배선(108)과 연결되며 센서 박막트랜지스터(SrTr)가 형성되어 있다.
이때, 상기 출력 박막트랜지스터의 경우 차광막이 필요하지만 본 발명에 있어서는 액정표시장치를 구성하게 되는 바, 본 발명에 따른 어레이 기판에 대응하여 구비되는 컬러필터 기판에 블랙매트릭스가 상기 차광막의 역할을 하게 되는 바, 종래와는 달리 상기 차광막을 형성되지 않는 것이 특징적인 것이 되고 있다.
한편, 상기 픽셀영역(P)에 있어, 상기 화소전극(186)과 동일한 물질로써 이루어진 제 1, 2 투명 도전성 물질 패턴(189, 192)이 더욱 형성되어 있으며, 이때, 제 1 투명 도전성 물질 패턴(189)은 그 하부로 이와 중첩하며 형성된 센서 구동배선(108)과 센서 박막트랜지스터(SrTr)의 일전극(162)과 각각 제 2, 3 콘택홀(183b, 183c)을 통해 동시에 접촉하여 형성됨으로써 연결전극의 역할을 하고 있으며, 상기 제 2 투명 도전성 물질 패턴(192)은 하부의 센서 바이어스 배선(112)과 제 5 콘택홀(183e)을 통해 접촉하며 출력 스토리지 커패시터(OStgC)의 일전극의 역할을 하고 있는 구조가 되고 있는 것이 특징이다.
다음, 회로도를 참조하여 하나의 픽셀영역을 구성하는 각 구성요소 특히 스위칭 박막트랜지스터와, 센서 박막트랜지스터와, 출력 박막트랜지스터 간의 연결 상태에 대해 조금 더 구체적으로 설명한다.
우선, 스위칭 박막트랜지스터(SwTr)에 있어서, 그 게이트 전극은 n번째 게이트 배선(GLb)과, 소스 전극은 m번째 데이터 배선(DLa)과 연결되어 있으며, 드레인 전극은 픽셀영역별로 형성된 화소전극(PE)과 연결되어 있다.
또한, 출력 박막 트랜지스터(OTr)에 있어서는, 그 게이트 전극은 (n-1)번째 게이트 배선(GLa)과 연결되어 있으며, 소스 전극은 센서 박막트랜지스터(SrTr)의 드레인 전극과, 상기 드레인 전극은 m번째 리드아웃 배선(roL)과 연결되어 있는 것이 특징이다.
또한, 센서 박막트랜지스터(SrTr)에 있어서는, 게이트 전극은 센서 바이어스 배선(biasL)과, 소스 전극은 센서 구동배선(drvL)과 그리고 드레인 전극은 출력 박막트랜지스터(OTr)의 소스 전극과 각각 연결되고 있는 것이 특징이다.
이때, 상기 화소전극(PE)에 있어 입력된 화상신호를 다음 새로운 신호가 입력될 때까지 유지시키기 위한 스토리지 커패시터(PStgC)는 상기 바이어스 배선(biasL)과, 상기 스위칭 박막트랜지스터(SwTr)의 드레인 전극과 연결된 화소전극(PE)과 연결된 금속패턴(미도시)이 각각 제 1, 2 스토리지 전극을 형성함으로써 구성되고 감지된 신호를 저장하기 위한 출력 스토리지 커패시터(OStgC)와, 상기 바이어스 배선(biasL)과 상기 센서 박막트랜지스터(SrTr)의 드레인 전극이 서로 중첩하여 각각 출력 스토리지 제 1, 2 전극을 형성함으로써 구성된다.
다음, 도 5 내지 7을 참조하여 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판의 단면 구조에 대해 설명한다. 이때, 상기 도 5 내지 도 7은 (n-1)번째 게이트 배선 및 센서 구동배선과 센서 바이어스 배선을 절단한 것이며, (m-1)번째 데이터 배선 및 리드아웃 배선을 절단한 단면을 도시한 것이므로 이후에는 몇 번째 배선이라 지칭하지 않고 게이트 배선, 데이터 배선, 센서 구동배선, 센서 바이어스 배선, 리드아웃 배선이라 칭한다.
도 5는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 단면도이며, 도 6은 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 단면도이며, 도 7은 도 3을 절단선 Ⅶ-Ⅶ를 따라 절단한 단면도이다. 이때, 상기 도 5는 스위칭 박막트랜지스터와 센서 박막트랜지스터 및 화상유지용 스토리지 커패시터가 형성되는 영역 일부를, 상기 도 6은 출력 박막트 랜지스터 및 센서용 스토리지 커패시터가 형성되는 영역 일부를, 그리고 상기 도 7은 리드아웃 배선과 데이터 배선을 가로지르며 절단한 단면을 도시한 것이다.
우선, 투명한 절연 기판(101) 상에 게이트 배선(105)이 형성되어 있으며, 상기 게이트 배선(105)과 소정간격 이격하여 센서 구동배선(108)과 센서 바이어스 배선(112)이 형성되어 있다. 이때, 상기 센서 바이어스 배선(112)은 픽셀영역(P) 내에서의 폭이 그 외 영역에서의 폭보다 크게 형성됨으로써 화소전극(186)에 인가된 신호전압을 소정시간동안 유지하기 위한 충분한 축전용량을 갖는 화소용 스토리지 커패시터(PStgC)의 제 1 전극(124)을 이루도록 형성된 것이 특징이며, 상기 게이트 배선(105)은 그 자체로 스위칭 박막트랜지스터(SwTr)의 게이트 전극의 역할을 하는 동시에, 출력 박막트랜지스터(OTr)의 게이트 전극의 역할을 하는 것이 특징이다.
다음, 상기 게이트 배선(105) 위로 전면에 게이트 절연막(120)이 형성되어 있으며, 스위칭 박막트랜지스터 영역(SwTrA) 및 센서 박막트랜지스터 영역(SrTrA)과 출력 박막트랜지스터 영역(OTrA)에 있어서는 상기 게이트 절연막(120) 위로 각 영역에 있어서는 서로 연결된 상태로 순수 비정질 실리콘의 액티브층(133a, 133b, 133c)과, 상기 액티브층(133a, 133b, 133c) 위로 동일한 형태로써 그 상하층으로 이루어진 불순물 비정질 실리콘의 오믹콘택층(136a, 136b, 136c)과 금속물질의 소스 및 드레인 전극이 형성되어 있다. 설명의 편의 상, 상기 스위칭 박막트랜지스터와 센서 박막트랜지스터와 출력 박막트랜지스터 영역(SwTrA, SrTrA, OTrA)에 구성되는 액티브층(133a, 133b, 133c)을 순서대로 제 1, 2, 3 액티브층(133a, 133b, 133c)이라 정의하고, 각 영역에 있어 서로 마주하는 쌍을 이루는 오믹콘택층(136a, 136b, 136c)에 있어서는 따로 구분을 하지 않고, 각 영역별로 순차적으로 제 1, 2, 3 오믹콘택층(136a, 136b, 136c)이라 정의하며, 상기 각 영역(SwTrA, SrTrA, OTrA)의 소스 전극(160, 162, 164)과 드레인 전극(167, 169, 171)을 각각 제 1, 2, 3 소스 전극(160, 162, 164) 및 제 1, 2, 3 드레인 전극(167, 169, 171)이라 정의한다.
또한, 상기 게이트 절연막 상부에는 상기 제 1 내지 제 3 액티브층(133a, 133b, 133c)과 제 1 내지 제 3 소스 및 드레인 전극((160, 162, 164), (167, 169, 171)) 이외에도 픽셀영역(P)을 정의하며 상기 제 1 소스 전극(160)과 연결되며 하부의 게이트 배선(105)과 교차하는 데이터 배선(150)과, 상기 데이터 배선(150)과 이격하며 상기 제 3 소스 전극(164)과 연결된 리드아웃 배선(153)이 형성되어 있다. 이때, 상기 데이터 배선(150)과 리드아웃 배선(153) 하부에는 상기 제 1 내지 제 3 액티브층 및 오믹콘택층((133a, 133b, 133c), (136a, 136b, 136c))을 이루는 순수 비정질 실리콘과 불순물 비정질 실리콘으로 이루어진 이중층 패턴(137)이 형성되고 있는 것이 특징이다. 이러한 데이터 배선(150) 및 리드아웃 배선(153)의 특징적 구조는 마스크 수 절감을 위해 순수 비정질 실리콘층과 불순물 비정질 실리콘층 및 금속물질층을 1회의 마스크 공정을 통해 동시에 패터닝함으로써 이루어지게 되며, 이종의 비정질 실리콘층과 금속물질층을 각각 패터닝하는 2회의 마스크 공정을 통해 형성될 경우, 상기 데이터 배선(150) 및 리드아웃 배선(153) 하부의 비정질 실리콘의 패턴(137)은 형성되지 않을 수도 있다.
한편, 화소전극으로 입력된 신호전압 유지를 위한 화소용 스토리지 커패시터가 형성되는 화소용 스토리지 영역(PStgA)에 있어서도 상기 데이터 배선(150)의 구 조와 동일하게 순수 비정질 실리콘 및 불순물 비정질 실리콘과 금속물질의 3중층 구조로써 하부의 센서 바이어스 배선(112)과 중첩하며 상기 게이트 절연막(120) 위로 화소용 스토리지 제 2 전극(138)이 형성되어 있다. 이때, 상기 화소용 스토리지 제 2 전극(138)은 하부의 중첩되는 센서 바이어스 배선(112)을 화소용 스토리지 제 1 전극(124), 상기 화소용 스토리지 제 2 전극(138) 그리고 이들 두 전극(124, 138) 사이에 게이트 절연막(120)을 유전체층으로하여 화소용 스토리지 커패시터(PStgC)를 형성하고 있는 것이 특징이다.
또한, 출력 박막트랜지스터(OTr) 및 센서 박막트랜지스터(SrTr)와 연결되는 것을 특징으로하는 출력 스토리지 커패시터(OStgC)가 형성되는 출력 스토리지 영역(OStgA)에 있어서도, 순수 비정질 실리콘 및 불순물 비정질 실리콘과 금속물질층의 3중층 구조로써 출력 스토리지 제 2 전극(173)이 하부의 센서 구동배선(108)과 중첩하며 상기 게이트 절연막(120) 위로 형성되어 있다. 이때, 상기 센서 구동배선(108)이 출력 스토리지 제 1 전극(140), 상기 출력 박막트랜지스터(OTr)의 소스 전극 즉, 제 3 소스 전극(171)이 연장하여 상기 출력 스토리지 제 1 전극(140)과 중첩하는 부분(173)이 출력 스토리지 제 2 전극(173)을 이루고, 이들 두 전극(140, 173) 사이의 게이트 절연막(120)을 유전체층으로 하여 제 1 출력 스토리지 커패시터(OStgC1)를 형성하고 있다.
다음, 상기 제 1 내지 제 3 소스 전극 및 드레인 전극((160, 162, 164), (167, 169, 171))과, 데이터 배선(150) 및 리드아웃 배선(153)과 화소용 스토리지 제 2 전극(138) 및 출력 스토리지 제 2 전극(173) 위로 전면에 제 1 내지 제 5 콘 택홀(183a, 183b, 183c, 183d, 183e)을 갖는 보호층(180)이 형성되어 있다. 이때, 상기 제 1 내지 제 5 콘택홀(183a, 183b, 183c, 183d, 183e) 중 일부는 상기 보호층(180) 뿐만 아니라 그 하부의 게이트 절연막(120)까지 함께 제거된 구조로 형성되고 있다.
조금 더 상세히 상기 제 1 내지 제 5 콘택홀(183a, 183b, 183c, 183d, 183e)에 대해 설명하면, 상기 제 1 콘택홀(183a)은 스위칭 박막트랜지스터 영역(SwTrA)에 있어, 제 1 드레인 전극(167)을 노출시키고 있으며, 상기 제 2 콘택홀(183b)은 센서 구동배선(108)의 일부를 노출시키고 있으며, 상기 제 3 콘택홀(183c)은 센서 박막트랜지스터 영역(SrTrA)의 제 2 소스 전극(162)을 일부 노출시키며 형성되고 있으며, 상기 제 4 콘택홀(183d)은 화소용 스토리지 커패시터(PStgC)의 화소용 스토리지 제 2 전극(138) 일부를 노출시키고 있으며, 제 5 콘택홀(183e)은 센서 바이어스 배선(112)의 일부를 노출시키며 형성되고 있는 것이 특징이다.
다음, 상기 제 1 내지 제 5 콘택홀(183a, 183b, 183c, 183d, 183e)을 갖는 보호층(150) 위로 상기 제 1, 4 콘택홀(183a, 183d)을 통해 제 1 드레인 전극(167) 및 화소용 스토리지 제 2 전극(138)과 동시에 접촉하는 화소전극(186)이 각 픽셀영역(P)별로 형성되어 있으며, 상기 화소전극(186)과 이격하며 상기 제 2, 3 콘택홀(183b, 183c)을 통해 노출된 센서 구동배선(108)과, 센서 박막트랜지스터(SrTr)의 일 전극인 제 2 소스 전극(162)을 전기적으로 연결시키기 위한 제 1 투명 도전성 물질패턴(189)이 형성되어 있으며, 상기 화소전극(186)과 제 1 투명 도전성 물질패턴(189)과 이격하며, 상기 제 5 콘택홀(183e)을 통해 상기 센서 바이어스 배선 (112)과 접촉하며, 상기 출력 스토리지 제 2 전극(173)과 대응하여 상기 보호층(180) 위로 출력 스토리지 제 3 전극(193)이 형성되어 있다. 따라서, 상기 출력 스토리지 커패시터(OStgC)는 센서 구동배선(108)의 일부를 출력 스토리지 제 1 전극(140), 상기 출력 박막트랜지스터(OTr)의 제 3 드레인 전극(171)에서 연장된 부분(173)이 출력 스토리지 제 2 전극(173), 이들 두 전극(140, 173) 사이에 게이트 절연막(120)을 유전체층을 하여 제 1 출력 스토리지 커패시터(OStgC1)를 형성하고 있으며, 동시에 상기 출력 스토리지 제 2 전극(173)과 상기 보호층(180) 위로 화소전극(186)과 동일한 물질인 투명 도전성 물질로 형성된 출력 스토리지 제 3 전극(193)과 그 사이의 보호층(180)이 제 2 출력 스토리지 커패시터(OStgC2)를 형성함으로써 이중 구조를 이루고 있는 것이 특징이다.
전술한 구조에 있어서, 제 1 내지 제 3 소스 및 드레인 전극((160, 162, 164), (167, 169, 171))을 제외한 데이터 배선(150)이나 또는 화소용 또는 출력용 스토리지 제 2 전극(138, 173)을 이루는 부분에 있어서, 반도체 물질 즉, 순수 비정질 실리콘 및 불순물 비정질 실리콘으로 이루어진 패턴 부분은 형성되지 않을 수도 있다. 이는 제조 효율을 높이고자 반도체 물질층과 그 상부의 금속물질층을 하나의 마스크 공정으로 패터닝하는 것을 특징으로하는 4마스크 공정을 진행하여 형성함으로써 4마스크 공정 특성 상 남게되는 부분이며, 5마스크 공정에 의해 진행할 경우, 액티브층 및 오믹콘택층의 반도체층 부분과 그 상부의 소스 및 드레인 전극을 형성하는 금속물질층 부분을 각각 다른 마스크 공정을 이용하여 형성하는 바, 따라서 상기 데이터 배선과 리드아웃 배선 및 화소용 및 출력 스토리지 제 2 전극 하부의 반도체물질 패턴 부분은 제거될 수 있기 때문이다.
이후에는 전술한 구조를 갖는 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 8a 내지 8f는 도 3을 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 9a 내지 9f는 도 3을 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 10a 내지 도 10f는 도 3을 절단선 Ⅶ-Ⅶ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이다.
우선, 도 8a, 9a 및 도 10a를 참조하면, 도시한 바와 같이, 투명한 절연기판(101) 상에 제 1 금속물질을 전면에 증착하여 제 1 금속물질층을 형성한 후, 포토레지스트의 도포, 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 금속물질층의 식각 등 일련의 공정을 포함하는 제 1 마스크 공정을 진행함으로써 게이트 배선(105)을 형성하고, 동시에 상기 게이트 배선(105)과 나란하게 소정간격 이격하여 센서 구동배선(108)과 센서 바이어스 배선(112)을 형성한다. 이때, 상기 센서 바이어스 배선(112)은 추후 상기 게이트 배선(105)과 교차하여 형성되는 데이터 배선(미도시)과 상기 게이트 배선(105)에 의해 둘러싸인 영역으로 정의되는 픽셀영역(P)에 대해서는 타 영역 대비 더 두꺼운 폭을 갖도록 형성되는 것이 특징이다.
다음, 도 8b, 9b 및 10b에 도시한 바와 같이, 상기 게이트 배선(105)과 센서 구동배선(108)과 센서 바이어스 배선(112) 위로 전면에 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(120)을 형성하고, 연속하 여 상기 게이트 절연막(120) 위로 순수 비정질 실리콘과 불순물 비정질 실리콘과 제 2 금속물질을 순차적으로 증착함으로써 순수 비정질 실리콘층(122)과 불순물 비정질 실리콘층(125)과 제 2 금속층(128)을 형성한다.
이후, 상기 제 2 금속층(128) 위로 포토레지스트 전면에 증착하고, 빛의 투과영역과 반투과영역 그리고 차단영역을 갖는 마스크를 이용하여 노광하고, 노광된 포토레지스트층을 현상함으로써 도시한 바와 같이, 제 1 두께를 갖는 제 1 포토레지스트 패턴(195a)과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(195b)을 형성한다. 이때, 상기 제 1 포토레지스트 패턴(195a)이 형성되는 부분은 데이터 배선과 리드아웃 배선이 형성될 영역과, 스위칭, 센서 및 출력 박막트랜지스터가 형성될 영역(SwTrA, SrTrA, OTrA) 중 각 소스 및 드레인 전극이 형성될 부분과, 출력 스토리지 커패시터 영역(OStgA) 중 출력 스토리지 제 2 전극이 형성될 부분이 되며, 상기 제 2 포토레지스트 패턴(195b)이 형성되는 영역은 각 박막트랜지스터 영역(SwTrA, SrTrA, OTrA)에 있어 상기 각 소스 및 드레인 전극 사이의 이격된 영역 즉 캐리어(carrier)의 이동 통로가 되는 채널영역(ch)에 대응하는 부분이다.
한편, 상기 두께를 달리하는 제 1, 2 포토레지스트패턴의 형성은 빛을 100% 투과시키는 투과영역과, 빛을 100% 차단하는 차단영역과, 빛을 0% 내지 100% 사이에서 어느 정도 조절할 수 있는 반투과영역을 갖는 마스크를 이용한 회절노광 또는 하프톤 노광을 실시함으로써 상기 포토레지스트 내로 입사되는 빛량을 조절하여 노광하고 이를 현상함으로써 두께를 달리하는 포토레지스트 패턴을 형성할 수 있는 것이다.
다음, 도 8c, 9c 및 10c에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴(195a, 195b) 외부로 노출된 제 2 금속층(도 8b, 9b, 10b의 128) 및 그 하부의 불순물 비정질 실리콘층(도 8b, 9b, 10b의 122)과 순수 비정질 실리콘층(도 8b, 9b, 10b의 125)을 식각함으로써 각 박막트랜지스터 영역(SwTrA, SrTrA, OTrA)에 있어서 연결된 상태의 제 1 내지 제 3 소스 드레인 패턴(131a, 131b, 131c)을 형성하고, 상기 제 1 내지 제 3 소스 드레인 패턴(131a, 131b, 131c) 하부로 연결된 상태의 제 1 내지 제 3 불순물 비정질 실리콘 패턴(126a, 126b, 126c)과 그 하부로 순수 비정질 실리콘의 제 1 내지 제 3 액티브층(133a, 133b, 133c)을 형성한다. 또한, 동시에 하부의 게이트 배선(105)과 교차하여 픽셀영역(P)을 정의하는 데이터 배선(150)과, 상기 데이터 배선(150)에서 소정간격 이격하여 나란하게 배치되는 리드아웃 배선(153)을 형성하고, 동시에 화소용 스토리지 커패시터 영역(PStgA)에 있어서 화소용 스토리지 제 2 전극(138)과, 출력 스토리지 커패시터 영역(OStgA)에 있어서는 상기 제 3 소스 드레인 패턴(131c)과 연결된 상태의 출력 스토리지 제 2 전극(173)을 형성한다. 이때, 상기 데이터 배선(150)과 리드아웃 배선(153)과 화소용 및 출력 스토리지 제 2 전극(138, 173) 하부에는 상기 데이터 배선(150)과 리드아웃 배선(153) 및 화소용 및 출력 스토리지 제 2 전극(138, 173)의 형태와 동일한 형태로 불순물 및 순수 비정질 실리콘 패턴(137a, 137b)이 형성되어 진다.
다음, 도 8d, 9d 및 10d에 도시한 바와 같이, 상기 데이터 배선(150) 및 리드아웃 배선(153)과 제 1 내지 제 3 소스 드레인 패턴(도 8c, 9c, 10c의 131a, 131b, 131c)을 형성한 후, 애싱(ashing) 공정을 진행하여 얇은 제 2 두께의 제 2 포토레지스트 패턴(도 8c, 9c, 10c의 195b)을 제거함으로써 상기 제 2 포토레지스트 패턴(도 8c, 9c, 10c의 195b) 하부의 제 1 내지 제 3 소스 드레인 패턴(도 8c, 9c, 10c의 131a, 131b, 131c) 일부를 노출시킨다. 이때 상기 애싱(ashing) 공정에 의해 두꺼운 두께의 제 1 포토레지스트 패턴(195a)도 그 두께가 얇아지게 되나 상기 애싱(ashing) 공정 후에도 여전히 기판(101)상에 남아있게 된다.
이후, 상기 제 2 포토레지스트 패턴(도 8c, 9c, 10c의 195b) 제거를 위해 애싱(ashing) 공정 진행 후, 노출된 제 1 내지 제 3 소스 드레인 패턴(도 8c, 9c, 10c의 131a, 131b, 131c)과, 그 하부의 제 1 내지 제 3 불순물 비정질 실리콘 패턴(도 8c, 9c, 10c의 126a, 126b, 126c)을 식각함으로써 스위칭, 센서 및 출력 박막 트랜지스터 영역(SwTrA, SrTrA, OTrA)에 제 1 내지 제 3 소스 전극 및 드레인 전극((160, 162, 164), (167, 169, 171))을 형성하고, 상기 제 1 내지 제 3 소스 전극 및 드레인 전극((160, 162, 164), (167, 169, 171)) 하부로 상기 제 1 내지 제 3 소스 및 드레인 전극((160, 162, 164), (167, 169, 171))과 동일한 형태로 서로 이격하는 형태의 제 1 내지 제 3 오믹콘택층(136a, 136b, 136c)을 각각 형성한다. 이후 기판(101)상에 남아있는 상기 제 1 포토레지스트 패턴(195a)을 스트립하여 제거한다.
다음, 도 8e, 9e 및 10e에 도시한 바와 같이, 상기 제 1 내지 제 3 소스 및 드레인 전극((160, 162, 164), (167, 169, 171)) 위로 전면에 무기절연물질 또는 유기절연물질을 전면에 증착 또는 도포하여 보호층(180)을 형성하고, 제 3 마스크 공정을 진행함으로써 상기 보호층(180)을 패터닝하여 상기 스위칭 박막트랜지스터영역에 형성된 제 1 드레인 전극(167) 일부를 노출시키는 제 1 콘택홀(183a)과, 상기 센서 구동배선(108) 일부를 노출시키는 제 2 콘택홀(183b)과, 센서 박막트랜지스터 영역(SrTrA)의 제 2 소스 전극(162) 일부를 노출시키는 제 3 콘택홀(183c)과, 화소용 스토리지 커패시터 영역(PStgA)의 화소용 스토리지 제 2 전극(138)을 노출시키는 제 4 콘택홀(183d)과, 센서 바이어스 배선(112)의 일부를 노출시키는 제 5 콘택홀(183e)을 형성한다.
이때, 상기 제 2, 5 콘택홀(183b, 183e)은 상기 보호층(180)과 그 하부의 게이트 절연막(120)을 동시에 패터닝함으로써 형성되며, 이는 보호층(180)에만 형성되는 제 1, 3, 4 콘택홀(183a, 183c, 183d)을 통해 노출되는 부분이 모두 금속물질로 형성되고 있는 바, 무기절연물질로 이루어진 게이트 절연막(120)과 식각액의 구성 성분을 달리하게 되므로 상기 보호층(180)과 게이트 절연막(120)을 동시에 식각하여도 문제되지 않는다.
다음, 도 8f, 9f 및 10f에 도시한 바와 같이, 상기 제 1 내지 제 5 콘택홀(183a, 183b, 183c, 183d, 183e)이 형성된 보호층(180) 위로 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층을 형성하고, 제 4 마스크 공정을 실시하여 상기 투명 도전성 물질층을 패터닝함으로써 상기 제 1 콘택홀(183a)을 통해 상기 스위칭 박막트랜지스터(SwTr)의 제 1 드레인 전극(167)과, 그리고 제 4 콘택홀(183d)을 통해 화소용 스토리지 제 2 전극(138)과 동시에 접촉하며 각 픽셀영역(P)별로 독립되는 화소전 극(186)을 형성하고, 동시에 상기 제 2 및 제 3 콘택홀(183b, 183c)을 통해 상기 센서 구동배선(108)과 센서 박막트랜지스터(SrTr)의 제 2 소스 전극(162)을 전기적으로 연결시키는 역할을 하는 제 1 투명 도전성 물질패턴(189)을 형성하고, 상기 센서 바이어스 배선(112)과 제 5 콘택홀(183e)을 통해 연결되는 출력 스토리지 제 3 전극(193)을 상기 출력 스토리지 제 2 전극(173)에 중첩하도록 하는 위치에 형성함으로써 본 발명에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판(101)을 완성한다.
전술한 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법에 있어서는 총 4회의 마스크 공정으로써 제조하는 것을 보이고 있으나, 순수 비정질 실리콘 및 불순물 비정질 실리콘을 증착하고 이를 먼저 패터닝하여 각 박막트랜지스터 영역에 있어 액티브층 및 오믹콘택층을 형성하고, 그 위로 데이터 배선 및 리드 아웃 배선과 소스 및 드레인 전극을 형성함으로써 총 5회의 마스크 공정을 통해 제조 할 수도 있다. 이 경우, 상기 데이터 배선 및 리드 아웃 배선 하부에는 순수 비정질 실리콘 및 불순물 비정질 실리콘 패턴은 제거되어 형성되지 않는 것이 바람직하다.
이와 같이, 본 발명의 실시예에 따른 이미지 센서 내장형 액정표시장치용 어레이 기판은 이미지 센서가 내장됨으로써 표시 기능 이외에 문서나 이미지 또는 위치 정보 입력 기능이 추가되어 표시기능과 이미지 입력 기능을 일체화하여 입력 기 능과 표시기능을 각각 구비해야 하는 종래대비 공간적 활용적 측면과 제조 비용적 측면에 있어 보다 효율적인 장점을 갖는다.
또한, 표시소자와 이미지 입력 소자를 동시에 구현하면서도 총 4회 또는 5회의 마스크 공정을 통해 완성되는 바, 종래대비 마스크 수 절감 및 제조 비용 절감의 효과가 있다.
또한, 출력 박막트랜지스터(OTr)의 게이트와 스위칭 박막트랜지스터의 게이트를 공용화하지 않음으로써 즉, n번째 게이트 배선에 신호는 한 주기 후, n-1번째 게이트가 온 될 때 외부로 읽어내는 구조가 되고 있는 바, 신호의 지연 또는 혼선의 가능성을 배제함으로써 센싱 및 화상표현에 있어 외부 노이즈를 최소화하는 장점이 있다.
Claims (19)
- 기판 상에 형성된 게이트 배선과;상기 게이트 배선과 나란하게 이격하며 형성된 센서 구동배선 및 센서 바이어스 배선과;상기 게이트 배선과 교차하며 픽셀영역을 정의하며 형성된 데이터 배선과;상기 데이터 배선과 나란하게 이격하며 형성된 리드아웃 배선과;상기 게이트 배선과 데이터 배선에 연결되고 제 1 소스 및 드레인 전극을 포함하여 형성된 스위칭 박막트랜지스터와;상기 센서 구동배선과 연결된 제 2 소스 전극과, 상기 제 2 소스 전극과 이격하여 대향하는 제 2 드레인 전극을 포함하여 형성된 센서 박막트랜지스터와;상기 리드아웃 배선에서 분기한 것을 특징으로 한 제 3 드레인 전극과, 상기 제 3 드레인 전극과 이격하여 대향하며, 상기 제 2 드레인 전극과 연결된 제 3 소스 전극을 포함하는 출력 박막트랜지스터와;상기 스위칭 박막트랜지스터의 제 1 드레인 전극과 연결된 화소전극과;상기 센서 바이어스 배선 중 일부분을 제 1 스토리지 전극으로, 상기 제 1 스토리지 전극과 대응하며 상기 화소전극과 연결된 섬형상의 금속패턴을 제 2 스토리지 전극으로 하여 형성된 화소용 스토리지 커패시터와;상기 제 3 소스 전극을 센서용 스토리지 제 1 전극으로, 상기 센서용 스토리지 제 1 전극과 대응하여 상기 센서 바이어스 배선과 연결되며 형성된 제 1 투명 도전 물질 패턴을 센서용 스토리지 제 2 전극으로 한 센서용 스토리지 커패시터를 포함하는 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 섬형상의 금속패턴은 상기 데이터 배선과 동일한 층에 동일한 물질로 형성된 것이 특징인 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 1 투명 도전 물질 패턴은 상기 화소전극과 동일한 층에 동일한 물질로 형성된 것이 특징인 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 제 1 소스 전극은 상기 데이터 배선에서 분기하여 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 센서 바이어스 배선은 그 형태가 상기 픽셀영역 내의 배선 폭이 그 외 영역의 배선폭보다 넓게 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 5 항에 있어서,상기 섬형상의 금속패턴은 상기 픽셀영역에서 그 외의 영역에서 보다 넓은 폭을 가지며 형성된 상기 센서 바이어스 배선 영역에 대응하여 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 배선과, 센서 구동배선과, 센서 바이어스 배선 상부로 전면에 게이트 절연막이 더욱 형성되며, 상기 데이터 배선과, 리드 아웃배선과 상기 제 1 내지 제 3 소스 및 드레인 전극과 섬형상의 금속패턴 상부로 전면에 보호층이 더욱 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 7 항에 있어서,상기 픽셀영역 내의 보호층에는 상기 제 1 드레인 전극의 일부를 노출시키는 제 1 콘택홀과, 상기 제 2 소스 전극 일부를 노출시키는 제 2 콘택홀과, 상기 섬형 상의 금속패턴 일부를 노출시키는 제 3 콘택홀이 형성되며, 상기 보호층과 그 하부의 절연막에는 상기 센서 구동배선 일부를 노출시키는 제 4 콘택홀과, 상기 센서 바이어스 배선 일부를 노출시키는 제 5 콘택홀이 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 8 항에 있어서,상기 보호층 상부에는 상기 제 2 콘택홀을 통해 상기 제 2 소스 전극과 접촉하며 동시에 상기 제 4 콘택홀을 통해 상기 센서 구동배선과 접촉하는 제 2 투명 도전 물질 패턴이 더욱 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 8 항에 있어서,상기 화소전극은 상기 제 3 콘택홀을 통해 제 2 스토리지 전극과, 상기 제 1 콘택홀을 통해 상기 제 1 드레인 전극과 동시에 연결된 것이 특징인 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 스위칭 박막트랜지스터 및 상기 출력 박막트랜지스터는 상기 게이트 배 선 자체를 게이트 전극을 이용하는 것을 특징으로 하는 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 스위칭과 센서와 출력 박막트랜지스터는 각각 순수 비정질 실리콘으로 이루어진 액티브층과, 상기 액티브층 상부로 불순물 비정질 실리콘으로써 상기 각 박막트랜지스터 내에서 서로 이격하는 형태의 오믹콘택층이 각각 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 12 항에 있어서,상기 각 박막트랜지스터 내에서 서로 이격하는 형태의 각 오믹콘택층은 그 상부의 제 1 내지 제 3 소스 및 드레인 전극과 그 형태가 동일한 것이 특징인 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 데이터 배선과 리드 아웃 배선 하부에는 상기 각 배선과 동일한 형태로 불순물 비정질 실리콘 및 순수 비정질 실리콘의 이중층 구조의 제 1 반도체 패턴이 더욱 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 섬형상의 금속패턴 하부에는 상기 금속패턴과 동일한 형태로 불순물 비정질 실리콘 및 순수 비정질 실리콘의 이중층 구조의 제 2 반도체 패턴이 더욱 형성된 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 제 1 항에 있어서,상기 스위칭 박막트랜지스터와 출력 박막트랜지스터는 상기 동일한 픽셀영역을 정의하는 상하의 게이트 배선 각각에 형성됨으로써 그 구동 주기를 달리하는 것을 특징으로 하는 이미지 센서 내장형 액정표시장치용 어레이 기판.
- 기판 상에 제 1 금속물질을 증착하고 패터닝하여 게이트 배선과, 상기 게이트 배선에서 이격하여 센서 구동배선과, 센서 바이어스 배선을 형성하는 단계와;상기 게이트 배선과 센서 구동배선과 센서 바이어스 배선 위로 전면에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 위로 상기 게이트 배선과 교차하여 픽셀영역을 정의하는 데이터 배선과, 상기 데이터 배선과 이격하는 리드 아웃 배선을 형성하고, 동시에 상기 스위칭 소자영역에 하부의 상기 게이트 배선과 중첩하며 서로 이격하는 제 1 소스 및 드레인 전극과, 상기 센서 소자영역에 제 2 소스 및 드레인 전극과, 상기 출력 소자영역에 제 3 소스 및 드레인 전극과, 상기 센서 바이어스 배선에 대응하여 섬형상의 제 1 패턴을 형성하며, 상기 제 1 내지 제 3 소스 및 드레인 전극 하부로 이격하는 오믹콘택층과, 상기 오믹콘택층 하부 및 서로 이격한 상기 오믹콘택층 사이의 영역에 대응하여 각 소자영역별로 연결된 상태의 액티브층을 형성하는 단계와;상기 데이터 배선과 리드아웃 배선 및 제 1 내지 제 3 소스 및 드레인 전극 위로 전면에 상기 제 1 드레인 전극의 일부를 노출시키는 제 1 콘택홀과, 상기 제 2 소스 전극 일부를 노출시키는 제 2 콘택홀과, 상기 섬형상의 금속패턴 일부를 노출시키는 제 3 콘택홀과, 상기 센서 구동배선 일부를 노출시키는 제 4 콘택홀과, 상기 센서 바이어스 배선 일부를 노출시키는 제 5 콘택홀을 갖는 보호층을 형성하는 단계와;상기 보호층 위로 투명 도전성 물질로써 이루어지며 상기 제 1 콘택홀과 제 3 콘택홀을 통해 상기 제 1 드레인 전극과 상기 섬형상의 금속패턴과 연결되는 화소전극과, 상기 제 2 콘택홀과 상기 제 4 콘택홀을 통해 상기 제 2 소스 전극과 상기 센서 구동배선을 연결하는 제 1 투명 도전물질 패턴과, 상기 제 3 소스 전극과 중첩하며 상기 제 5 콘택홀을 통해 상기 센서 바이어스 배선과 접촉하는 제 2 투명 도전 물질 패턴을 형성하는 단계를 포함하는 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 제 2 소스 전극과 상기 제 3 드레인 전극은 서로 연결되며 형성되는 것이 특징인 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법.
- 제 17 항에 있어서,상기 데이터 배선 및 리드아웃 배선과, 제 1 패턴, 오믹콘택층과 액티브층을 형성하는 단계는상기 게이트 절연막 위로 순수 비정질 실리콘과 불순물 비정질 실리콘과 제 2 금속물질을 순차적으로 전면에 증착하여 순수 비정질 실리콘층과 불순물 비정질 실리콘층과 제 2 금속물질층을 형성하는 단계와;상기 제 2 금속물질층 위로 포토레지스트를 도포하여 포토레지스트층을 형성한 후, 이를 패터닝함으로써 제 1 두께의 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;상기 제 1, 2 포토레지스트 패턴 외부로 노출된 제 1 금속물질층 및 그 하부의 불순물 비정질실리콘과 순수 비정질 실리콘층을 제거함으로써 하부에 동일한 패턴 형태를 갖는 데이터 배선과, 리드아웃 배선을 형성하는 동시에 각 소자영역에 있어 연결된 상태의 제 1 내지 제 3 소스 드레인 패턴과 그 하부로 순차적으로 불순물 비정질 실리콘의 연결된 상태의 제 1 내지 제 3 오믹콘택층과, 제 1 내지 제 3의 액티브층을 형성하고, 상기 센서 바이어스 배선에 대응하여 섬형상의 금속패턴과, 상기 제 1 내지 제 3 소스 드레인 패턴 및 섬형상의 금속패턴 하부로 동일한 형태로써 이중층 구조의 반도체 패턴을 형성하는 단계와;애싱을 실시하여 상기 제 2 포토레지스트 패턴을 제거함으로써 상기 제 1 포토레지스트 패턴 사이로 상기 제 1 내지 제 3 소스 드레인 패턴을 노출시키는 단계와;상기 노출된 제 1 내지 제 3 소스 드레인 패턴과 그 하부의 연결된 상태의 제 1 내지 제 3 오믹콘택층을 식각함으로써 각 소자영역에 있어 각각 서로 이격하는 제 1 내지 제 3 의 소스 및 드레인 전극과, 그 하부로 상기 제 1 내지 제 3 소스 및 드레인 전극의 형태와 동일하게 이격하는 제 1 내지 제 3 오믹콘택층을 형성하는 단계와;상기 제 1 포토레지스트 패턴을 제거하는 단계를 포함하는 이미지 센서 내장형 액정표시장치용 어레이 기판의 제조 방법.
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