KR20080022702A - 액정표시장치와 액정표시장치의 검사방법 - Google Patents

액정표시장치와 액정표시장치의 검사방법 Download PDF

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Abstract

본 발명은 액정표시장치와 액정표시장치의 검사방법에 관한 것이다. 본 발명에 따른 액정표시장치는 절연기판과; 상기 절연기판의 표시영역에 위치하는 게이트선과; 상기 절연기판의 비표시영역에 위치하며 상기 게이트선에 연결되어 있는 시프트 레지스터와; 상기 비표시영역에 형성되어 있는 더미 박막트랜지스터 패턴을 포함하며; 상기 더미 박막트랜지스터 패턴은 제1방향으로 길게 연장되어 있으며, 상기 제1방향과 수직방향으로 길게 연장되어 있는 복수의 전극을 포함하는 것을 특징으로 한다. 이에 의해 시프트 레지스터의 불량여부를 용이하게 판단할 수 있는 액정표시장치가 제공된다.

Description

액정표시장치와 액정표시장치의 검사방법{LIQUID CRYSTAL DISPLAY DEVICE AND INSPECTING METHOD OF LIQUID CRYSTAL DISPLAY DEVICE}
도 1 및 도 2는 본 발명의 제1실시예에 따른 액정표시장치의 배치도이고,
도 3은 본 발명의 제1실시예에 따른 액정표시장치에서 게이트선의 구동을 설명하기 위한 도면이고,
도 4는 본 발명의 제1실시예에 따른 액정표시장치에서 더미 박막트랜지스터 패턴을 나타낸 도면이고,
도 5는 도 4의 Ⅴ-Ⅴ를 따른 단면도이고,
도 6a 내지 도 6f는 본 발명의 제1실시예에 따른 액정표시장치에서 더미 박막트랜지스터 패턴의 제조방법을 설명하기 위한 도면이고,
도 7은 본 발명의 제1실시예에 따른 액정표시장치에서 더미 박막트랜지스터 패턴의 촬상 과정을 설명하기 위한 도면이고,
도 8은 본 발명의 제1실시예에 따른 액정표시장치의 더미 박막트랜지스터 패턴를 촬상한 화면을 설명하기 위한 도면이고,
도 9는 본 발명의 제2실시예에 따른 액정표시장치의 배치도이고,
도 10은 본 발명의 제2실시예에 따른 액정표시장치의 구동을 설명하기 위한 도면이다.
* 도면의 주요부분의 부호에 대한 설명 *
121 : 게이트선 123 : 시프트 레지스터
125 : 패드부 130 : 더미 시프트 레지스터
131 : 더미 박막트랜지스터 패턴
본 발명은 액정표시장치와 액정표시장치의 검사방법에 관한 것이다.
액정표시장치는 액정표시패널을 포함하며, 액정표시패널은 박막트랜지스터가 형성되어 있는 제1 기판, 제1기판에 대향하는 제2기판, 그리고 양 기판 사이에 위치하는 액정층을 포함한다. 액정표시패널은 비발광소자이며 제1기판 후방에 위치한 백라이트 유닛으로부터 빛을 공급받을 수 있다.
제1기판에는 게이트선, 데이터선, 및 이들 배선에 연결되어 있는 박막트랜지스터가 형성되어 있다. 각 화소는 박막트랜지스터에 연결되어 있으며, 화소별로 독립적으로 제어된다.
게이트선과 데이터선을 구동하여 박막트랜지스터를 제어하기 위해서는 각각 게이트 구동부와 데이터 구동부가 필요하다. 구동부 비용을 절감하고자 게이트 구동부를 제1기판 상에 직접 형성하는 방법이 사용되고 있다.
제1기판 상에 형성된 게이트 구동부는 시프트 레지스터라고 불리는데, 시프트 레지스터에는 복수의 박막트랜지스터가 형성되어 있다. 시프트 레지스터가 안정 적으로 구동되기 위해서는 박막트랜지스터의 품질, 예를 들어 채널영역의 폭이 일정한 허용범위 내에 위치해야 한다. 그런데, 시프트 레지스터의 박막트랜지스터에 불량이 발생해도 이를 검출하기 쉽지 않은 문제가 있다.
따라서 본 발명의 목적은 시프트 레지스터의 불량여부를 용이하게 판단할 수 있는 액정표시장치를 제공하는 것이다.
본 발명의 다른 목적은 시프트 레지스터의 불량여부를 용이하게 판단할 수 있는 액정표시장치의 검사방법을 제공하는 것이다.
상기의 목적은 절연기판과; 상기 절연기판의 표시영역에 위치하는 게이트선과; 상기 절연기판의 비표시영역에 위치하며 상기 게이트선에 연결되어 있는 시프트 레지스터와; 상기 비표시영역에 형성되어 있는 더미 박막트랜지스터 패턴을 포함하며; 상기 더미 박막트랜지스터 패턴은 제1방향으로 길게 연장되어 있으며, 상기 제1방향과 수직방향으로 길게 연장되어 있는 복수의 전극을 포함하는 것에 의해 달성된다.
상기 복수의 전극은 일정한 간격으로 배치되어 있는 것이 바람직하다.
상기 더미 박막트랜지스터는 상기 전극 하부에 위치하는 저항접촉층을 더 포함하며, 상기 저항접촉층과 상기 전극은 서로 겹쳐지도록 패터닝되어 있는 것이 바람직하다.
상기 본 발명의 다른 목적은, 절연기판의 표시영역에 위치하는 게이트선, 상기 절연기판의 비표시영역에 위치하며 상기 게이트선에 연결되어 있는 시프트 레지스터 및 상기 비표시영역에 형성되어 있는 더미 박막트랜지스터 패턴을 제조하는 단계와; 상기 더미 박막트랜지스터 패턴을 촬상하는 단계와; 상기 촬상된 이미지를 기초로 상기 시프트 레지스터의 불량여부를 판단하는 단계를 포함하는 액정표시장치의 검사방법에 의하여 달성된다.
상기 불량여부의 판단은, 상기 더미 박막트랜지스터 패턴에서의 채널영역과 전극영역의 면적비를 계산하는 단계와; 상기 계산 결과로부터 면적비가 허용범위를 벗어날 경우, 불량으로 판단하는 단계를 포함하는 것이 바람직하다.
상기 더미 박막트랜지스터 패턴의 제조는, 상기 절연기판 상에 게이트 절연막, 반도체층, 저항접촉층 및 금속층을 연속 형성하는 단계를 포함하는 것이 바람직하다.
상기 더미 박막트랜지스터 패턴의 제조는, 상기 금속층 상에 제1두께를 갖는 제1영역, 상기 제1두께보다 작은 제2두께를 갖는 제2영역 및 상기 제2두께보다 작은 제3두께를 갖는 제3영역을 포함하는 감광막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 더미 박막트랜지스터 패턴은 제1방향으로 길게 연장되어 있으며, 상기 제1방향과 수직방향으로 길게 연장되어 있는 복수의 전극을 포함하는 것이 바람직하다.
상기 복수의 전극은 일정한 간격으로 배치되어 있는 것이 바람직하다.
상기 촬상영역은 직사각형 형상이며, 상기 촬상영역의 양 단변은 상기 전극 에 걸쳐 있는 것이 바람직하다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다. 이하에서 어떤 막(층)이 다른 막(층)의 ‘상부에’형성되어(위치하고) 있다는 것은, 두 막(층)이 접해 있는 경우 뿐 아니라 두 막(층) 사이에 다른 막(층)이 존재하는 경우도 포함한다.
도 1 내지 도 5를 참조하여 본 발명에 따른 액정표시장치를 설명한다. 도 1은 도 2에서 연성부재(200)와 회로기판(300)을 제외한 박막트랜지스터 기판(100) 만을 나타낸 것이다.
본 발명에 따른 액정표시장치는 도 2에 도시된 바와 같이, 박막트랜지스터 기판(100), 박막트랜지스터 기판(100)에 부착되어 있는 연성부재(200) 그리고 연성부재(200)에 연결되어 있는 회로기판(300)을 포함한다. 도시하지는 않았지만 액정표시장치는 박막트랜지스터 기판(100)과 대향하는 대향 기판과 양 기판 사이에 위치하는 액정층을 더 포함한다.
먼저 박막트랜지스터 기판(100)에 대하여 설명한다.
박막트랜지스터 기판(100)은 표시영역과 표시영역을 둘러싸고 있는 비표시영역으로 나누어진다.
표시영역의 구성을 설명하면 다음과 같다.
표시영역에는 서로 절연교차하는 게이트선(121)과 데이터선(141)이 형성되어 있다. 게이트선(121)과 데이터선(141)의 교차영역에는 박막트랜지스터(150)가 형성되어 있다. 박막트랜지스터(150)는 게이트선(121) 및 데이터선(141)에 전기적으로 연결되어 있다.
투명한 전도물질로 이루어진 화소전극(161)은 박막트랜지스터(150)와 전기적으로 연결되어 있다.
비표시영역을 살펴보면 다음과 같다.
표시영역 상부의 비표시영역에는 패드부(125)가 마련되어 있다. 패드부(125)는 도 2에 도시한 연성부재(200)와 연결된다.
패드부(125)은 연성부재(200)로부터 데이터 구동신호를 인가받아 데이터선(141)에 전달하며, 게이트 구동신호를 인가받아 시프트 레지스터(123)에 전달한다. 게이트 연결배선(124)은 패드부(125)와 시프트 레지스터(123)를 연결한다.
연성부재(200)에는 데이터 구동칩(210)이 장착되어 있다.
표시영역의 좌측의 비표시영역에는 게이트 구동부인 시프트 레지스터(123)가 마련되어 있다.
도 3과 같이 시프트 레지스터(123)는 패드부(125) 및 게이트 연결배선(124)를 통해 게이트 구동신호를 전달받는다. 전달 받는 구동신호로는 게이트 온 전압인 제1클락신호(CKV), 제 1클락신호와 반대 위상을 가지고 있는 제2클락신호(CKVB), 스캔개시신호(STVP), 게이트 오프 전압(Voff) 등을 포함한다.
첫번째 시프트 레지스터(123)는 스캔개시신호와 클락신호에 동기되어 게이트 온 전압의 출력을 시작하고 두번째 시프트 레지스터(123)부터는 전단 시프트 레지스터(123)의 출력전압과 클락신호에 동기되어 게이트 온 전압의 출력을 시작한다. 각 시프트 레지스터(123)의 게이트 온 전압 출력의 종료는 후단 시프트 레지스터(123)의 출력 시작 시점과 밀접한 관계가 있다.
도시하지는 않았지만 시프트 레지스터(123)에는 복수의 박막트랜지스터가 형성되어 있다.
첫번째 시프트 레지스터(123)의 상부에는 더미 시프트 레지스터(130)가 형성되어 있다. 더미 시프트 레지스터(130)는 게이트선(121)에 연결되어 있지 않으며, 시프트 레지스터(123)로의 정전기 유입을 감소시키는 기능을 할 수 있다.
더미 시프트 레지스터(130)에는 도 4와 같은 더미 박막트랜지스터 패턴(131)이 마련되어 있다. 시프트 레지스터(130)에도 더미 박막트랜지스터 패턴(131)과 유사한 패턴이 형성되어 있으며, 더미 박막트랜지스터 패턴(131)은 시프트 레지스터(130)의 불량여부를 판단하는데 사용된다.
더미 박막트랜지스터 패턴(131)의 구조를 도 4 및 도 5를 참조하여 설명한다.
절연기판(111) 위에 제1방향으로 길게 연장된 게이트 전극(26)이 형성되어 있다.
게이트 전극(26) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다. 게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체층(42)이 형성되어 있으며, 반도체 층(42) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항 접촉층(55, 56)이 형성되어 있다.
저항 접촉층(55, 56) 위에는 소스 전극(65) 및 드레인 전극(66)이 형성되어 있다. 소스 전극(65)은 게이트 전극(26) 상부에서 제1방향을 따라 길게 연장되어 있는 제1부분(65a)와 제1부분(65a)에서 제1방향과 수직인 제2방향으로 길게 연장되어 있는 제2부분(65b)를 포함한다. 제2부분(65b)은 일정한 간격으로 배치되어 있다. 드레인 전극(66)은 게이트 전극(26) 하부에서 제1방향을 따라 길게 연장되어 있는 제1부분(66a)와 제1부분(66a)에서 제1방향과 수직인 제2방향으로 길게 연장되어 있는 제2부분(66b)를 포함한다. 제2부분(66b)은 일정한 간격으로 배치되어 있다.
소스 전극(65)의 제2부분(65b)과 드레인 전극(66)의 제2부분(66b)은 게이트 전극(126) 상에서 제1방향으로 따라 교대로 배치되어 있다. 소스 전극(65)의 제2부분(65b)과 드레인 전극(66)의 제2부분(66b) 사이는 채널영역이 되는데, 채널영역은 일자 형상으로 일정한 간격으로 반복 배치되어 있다. 소스 전극(65)의 제2부분(65b)과 드레인 전극(66)의 제2부분(66b)은 유사한 폭을 가지는 것이 바람직하다.
저항접촉층(55, 56)은 그 하부의 반도체층(42)과 그 상부의 전극(65, 66)의 접촉 저항을 낮추어 주는 역할을 하며, 전극(65, 66)과 완전히 동일한 형태를 가진다.　한편, 반도체층(42)은 채널영역을 제외하면 전극(65, 66) 및 저항 접촉층(55, 56)과 동일한 모양을 하고 있다. 채널영역에서 전극(65, 66)은 서로 이격되어 있고, 저항 접촉층(55, 56)도 서로 분리되어 있으나, 반도체층(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
채널영역 및 전극(65, 66) 상에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막)으로 이루어진 보호막(70)이 형성되어 있다.
도시하지는 않았지만 표시영역의 박막트랜지스터(150) 및 시프트 레지스터(123)의 박막트랜지스터도 더미 박막트랜지스터 패턴(131)에서 설명한 박막트랜지스터와 유사한 구성을 가진다. 다만 채널영역의 개수 및 형태는 다소 차이가 있다.
또한 이들 박막트랜지스터는 동시에 형성되기 때문에 이하 설명할 더미 박막트랜지스터 패턴(131)의 제조과정에서 발생되는 문제는 시프트 레지스터(123)에도 동일하게 발생한다.
도 6a 내지 도 6f를 참조하여 더미 박막트랜지스터 패턴(131)의 제조방법을 설명한다.
먼저 도 6a와 같이 게이트 금속층을 증착하고 패터닝하여 게이트 전극(26)을 형성한다.
다음, 도 6b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 저항 접촉층(50)을 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å 두께로 연속 증착하고, 이어 전극(65, 66)을 형성하기 위해 데이터 금속층(60)을 형성한 다음 그 위에 감광막(80)을 1㎛ 내지 2㎛의 두께로 도포한다.
그 후, 마스크를 통하여 감광막(80)에 빛을 조사한 후 현상하여, 도 6c에 도시한 바와 같이, 감광막 패턴(82, 84)을 형성한다.　이때, 감광막 패턴(82, 84) 중에서 박막트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(84)은 전극부(A), 즉 전극(65, 66)이 형성될 부분에 위치한 제2 부분(82)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(84)의 두께와 전극부(A)에 남아 있는 감광막(82)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(84)의 두께를 제2 부분(82)의 두께의 1/2 이하로 하는 것이 바람직하며 예를 들면, 4,000Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해 되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해 되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해 되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해 되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다.　 이때, 노광 시간을 길게 하면 모든 고분자 분자들이 분해 되므로 그렇게 되지 않도록 해야 한다.
이러한 얇은 두께의 감광막(84)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고, 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다.
이어, 감광막 패턴(84) 및 그 하부의 막들, 즉 데이터 금속층(60), 저항 접촉층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 전극부(A)에는 데이터 금속층(600) 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층(400)이 노출되어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 6d에 도시한 것처럼, 기타 부분(B)에 노출되어 있는 데이터 금속층(60)을 제거하여 그 하부의 저항접촉층(50)을 노출시킨다.　이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 데이터 금속층(60)은 식각되고 감광막패턴(82, 84)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다.　그러나 건식식각의 경우 데이터 금속층(60)만을 식각하고 감광막 패턴(82, 84)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(82, 84)도 함께 식각되는 조건하에서 행할 수 있다. 이 경우에는 습식 식각의 경우보다 제1 부분(84)의 두께를 두껍게 하여 이 과정에서 제1 부분(84)이 제거되어 하부의 데이터 금속층(60)이 드러나는 일이 생기지 않도록 한다.
이렇게 하면, 도 6d에 나타낸 것처럼, 채널부(C) 및 전극부(A)의 데이터 금속층, 즉 소스/드레인용 데이터 금속층(67)만이 남고 기타 부분(B)의 데이터 금속층(60)은 모두 제거되어 그 하부의 저항 접촉층(50)이 드러난다.　이 때 남은 데이 터 금속층(67)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있다. 또한 건식 식각을 사용한 경우 감광막 패턴(82, 84)도 어느 정도의 두께로 식각된다.
이어, 도 6e에 도시한 바와 같이, 기타 부분(B)의 노출된 저항접촉층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(84)과 함께 건식 식각 방법으로 동시에 제거한다. 이 때의 식각은 감광막 패턴(82, 84)과 저항 접촉층(50) 및 반도체층(40)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(82, 84)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다.　
이렇게 하면, 도 6e에 나타낸 바와 같이, 채널부(C)의 제1 부분(84)이 제거되어 소스/드레인용 데이터 금속층(67)이 드러나고, 기타 부분(B)의 저항접촉층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 한편, 전극부(C)의 제2 부분(82) 역시 식각되므로 두께가 얇아진다.　또한, 이 단계에서 반도체층(42)이 완성된다.　도면 부호 57은 데이터 금속층(67) 하부의 저항 접촉층을 가리킨다.
한편 데이터 금속층(67)에 대한 산소 플라즈마 처리과정 중에 채널부(C)의 제1부분(84)이 제거될 수도 있다.
이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 데이터 금속층(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다.
다음, 도 6f에 도시한 바와 같이 채널부(C)의 소스/드레인용 데이터 금속층(67) 및 그 하부의 소스/드레인용 저항 접촉층(57)을 식각하여 제거한다.　
소스/드레인용 저항 접촉층(57)에 대한 종료점을 찾기 용이하지 않기 때문에 도 6f에 도시한 것처럼 반도체층(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(82)도 이때 어느 정도의 두께로 식각된다.　이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(82)이 식각되어 그 하부의 전극(65, 66)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 그 하부의 저항 접촉층(55, 56)이 완성된다.
이 후 데이터 배선부(A)에 남아 있는 감광막 제2 부분(82)을 제거한다.　다음으로, 보호막(70)을 형성하면 더미 박막트랜지스터 패턴(131)이 완성된다.
이상 설명한 더미 박막트랜지스터 패턴(131)의 제조에 있어서, 감광막(80)의 노광/현상 조건에 따라 감광막(80)의 잔류량이 달라져 채널영역의 폭(드레인 전극과 소스 전극 간의 간격)이 달라질 수 있다. 채널영역의 폭은 박막트랜지스터 특성에 영향을 준다. 특히 시프트 레지스터(123)의 박막트랜지스터 채널영역의 폭이 줄어들 경우, 기생용량이 증가하여 시프트 레지스터(123)가 오동작을 일으킬 수 있다.
더미 박막트랜지스터 패턴(131)의 채널영역 폭 변화는 동시에 형성되는 시프트 레지스터(123)의 박막트랜지스터에 동일하게 발생한다. 따라서 더미 박막트랜지스터 패턴(131)의 채널영역 폭 변화를 관찰하면, 시프트 레지스터(123)의 채널영역의 불량여부를 판단할 수 있다.
도 7은 카메라(400)를 이용하여 더미 박막트랜지스터 패턴(131)을 촬상하는 공정을 나타낸 것이다.
카메라(400)는 더미 박막트랜지스터 패턴(131)에 인접하여 도 4의 촬상영역에 대하여 촬상한다. 촬상영역은 제1방향을 따라 길게 연장되어 있으며, 양 단부는 전극(65, 66)에 걸쳐 있다.
촬상과정에서 카메라(400)가 더미 박막트랜지스터 패턴(131)에 접촉할 수도 있는데, 더미 박막트랜지스터 패턴(131)은 게이트선(121) 구동과 무관하기 때문에 문제되지 않는다.
한편, 더미 박막트랜지스터 패턴(131)에 대한 촬상은 마더 글래스 기판에 패턴을 형성하고, 각 단위 기판으로 절단하기 전에 수행될 수 있다. 이 경우 마더 글래스 기판에서 단위 기판 사이의 더미 영역, 즉 표시장치로 사용되지 않는 영역에도 더미 박막트랜지스터 패턴(131)이 마련될 수 있다.
또한 더미 박막트랜지스터 패턴(131)은 검사의 편의를 위해 시프트 레지스터(123)의 박막트랜지스터보다 크게 형성될 수 있다.
도 8은 촬상된 더미 박막트랜지스터 패턴(131)의 이미지를 나타낸 것이다. 제1방향을 따라 금속으로 이루어진 전극(55, 56)과 채널영역이 반복된다. 각 전극(55, 56)의 폭은 비교적 일정하며, 채널영역의 폭도 비교적 일정하다.
촬상된 이미지는 제어부(도시하지 않음)로 전달되며, 제어부는 전극영역과 채널영역의 면적을 비교하여 시프트 레지스터(123)의 불량여부를 판단한다.
제어부는 전체 촬상영역의 면적에서 전극영역이 차지하는 면적이 일정한 허용범위, 예를 들어, 40% 내지 60%의 허용범위를 벗어나면 시프트 레지스터(123)를 불량이라고 판단할 수 있다.
이상과 같이 본 발명에 따르면 시프트 레지스터(123)에 대한 직접적 검사없이, 시프트 레지스터(123)의 불량여부를 판단할 수 있다. 한편, 더미 박막트랜지스터 패턴(131)의 크기, 형상 및 위치는 실시예에 한정되지 않고 다양하게 변형가능하다.
도 9 및 도 10을 참조하여 본 발명의 제2실시예에 따른 액정표시장치를 설명한다.
패드부(125)에는 데이터 패드(144)와 게이트 패드(도시하지 않음)가 형성되어 있다. 데이터 패드(144)는 데이터선(141)에 연결되어 있으며, 게이트 패드는 시프트 레지스터(123)에 연결된다.
시프트 레지스터(123)는 표시영역의 좌측에 위치한 제1시프트 레지스 터(123a)와 표시영역의 우측에 위치한 제2시프트 레지스터(123b)를 포함한다. 도 2를 보면 제1시프트 레지스터(123a)에는 홀수번째 게이트선(121)이 연결되어 있으며 제2시프트 레지스터(123b)에는 짝수번째 게이트선(121)이 연결되어 있다. 도시하지는 않았지만 각 제1시프트 레지스터(123a)는 서로 전기적으로 연결되어 있으며, 제2시프트 레지스터(123b) 역시 서로 전기적으로 연결되어 있다.
첫번째 제1시프트 레지스터(123a)의 상부 및 첫번째 제2시프트 레지스터(123b) 상부에는 각각 더미 박막트랜지스터 패턴(131)이 형성되어 있는 더미 시프트 레지스터(130)가 형성되어 있다. 촬상은 더미 시프트 레지스터(130) 모두에 대하여 수행될 수 있다.
표시영역의 박막트랜지스터(150)에 연결되어 있는 화소전극(161)은 통상 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)등의 투명한 도전물질로 이루어진다. 화소전극(161)은 게이트선(121)의 연장방향을 따라 길게 연장되어 있는 직사각형 형태이다.
데이터선(141) 연장방향으로 인접 배치된 3개의 화소전극(161)은 화면의 표현단위인 화소 유닛을 형성하는데, 서로 다른 게이트선(121)에 연결되어 있다. 데이터선(141)의 연장방향을 따라 화소전극(161)은 좌측의 데이터선(141)과 우측의 데이터선(141)에 교대로 연결되어 있다.
종래에는 하나의 화소를 이루는 3개의 화소전극(161)이 게이트선(121) 연장방향으로 배치되어 있으며, 각 화소전극(161)은 서로 다른 게이트선(121)에 연결되었다. 본 발명에 따르면 동일한 화소 수를 구현하기 위해, 게이트선(121)은 종래의 3배로 증가하며, 데이터선(141)은 1/3로 감소한다.
일반적으로 데이터선(141)을 구동하기 위한 회로는 게이트선(121)을 구동하기 위한 회로보다 복잡하고 고가이다. 본 실시예에 따르면 데이터선(141)이 1/3로 감소하여 데이터선(141) 구동을 위한 회로를 감소시켜 제조비용을 감소시킬 수 있다.
데이터선(141)과 달리 게이트선(121)은 3배로 늘어나, 게이트선(121)을 구동하기 위한 회로 비용은 증가할 수 있다. 그러나 본 발명에 따르면 게이트선(121)은 박막트랜지스터 기판(100)상에 형성되는 시프트 레지스터(123)를 이용하여 구동되기 때문에 회로 비용이 증가하지 않는다.
한편, 화소전극(161)이 게이트선(121) 연장방향으로 길게 연장되어 있어, 게이트선(121) 간의 간격은 감소되어 있다. 이에 의해 시프트 레지스터(123)를 형성할 공간이 제한되는데, 본 발명에 따르면 시프트 레지스터(123)는 표시영역의 양편에 나누어 마련되므로 공간확보가 용이하다.
도 10을 참조하여 박막트랜지스터 기판(100)의 구동을 살펴본다.
(n-1)번 째 게이트선(121)에 게이트 온 전압이 공급되면, 여기에 연결되어 있는 박막트랜지스터(150)가 온 된다. 이에 따라 (n-1)번 째 게이트선(121)에 연결되어 있는 (a)행의 화소전극(161)이 온 된다.
이후 (n)번째 게이트선(121)에 게이트 온 전압이 공급되며, 이에 따라 (n)번째 게이트선(121)에 연결된 (b)행의 화소전극(161)이 온 된다.
이후 같은 방법으로 (n+1)번째 게이트선(121)에 게이트 온 전압이 공급되면 (c)행의 화소전극(161)이 온된다. 이로써 하나의 화소 유닛(pixel unit) 표시가 완성된다. 하나의 화소 유닛 표시를 위해 3개의 게이트선(121)이 순차적으로 구동되며, 데이터선(141)은 각 화소전극(161)에 해당하는 데이터 전압을 게이트선(121)의 구동에 맞추어 공급한다.
이 때 화소전극(161)에 인가되는 전압의 극성은 도트 인버젼(dot inversion)이 되도록 조절된다.
이상 설명한 바와 같이, 하나의 화소를 이루는 3개의 화소전극(161)은 동시에 구동되지 않으며 순차적으로 구동된다. 또한 3번의 게이트 온 신호로서 하나의 화소가 표현된다.
비록 본발명의 실시예가 도시되고 설명되었지만, 본발명이 속하는 기술분야의 통상의 지식을 가진 당업자라면 본발명의 원칙이나 정신에서 벗어나지 않으면서 본 실시예를 변형할 수 있음을 알 수 있을 것이다. 본발명의 범위는 첨부된 청구항과 그 균등물에 의해 정해질 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 시프트 레지스터의 불량여부를 용이하게 판단할 수 있는 액정표시장치가 제공된다.

Claims (10)

  1. 절연기판과;
    상기 절연기판의 표시영역에 위치하는 게이트선과;
    상기 절연기판의 비표시영역에 위치하며 상기 게이트선에 연결되어 있는 시프트 레지스터와;
    상기 비표시영역에 형성되어 있는 더미 박막트랜지스터 패턴을 포함하며;
    상기 더미 박막트랜지스터 패턴은 제1방향으로 길게 연장되어 있으며, 상기 제1방향과 수직방향으로 길게 연장되어 있는 복수의 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    상기 복수의 전극은 일정한 간격으로 배치되어 있는 것을 특징으로 하는 액정표시장치.
  3. 제1항에 있어서,
    상기 더미 박막트랜지스터는 상기 전극 하부에 위치하는 저항접촉층을 더 포함하며,
    상기 저항접촉층과 상기 전극은 서로 겹쳐지도록 패터닝되어 있는 것을 특징으로 하는 액정표시장치.
  4. 절연기판의 표시영역에 위치하는 게이트선, 상기 절연기판의 비표시영역에 위치하며 상기 게이트선에 연결되어 있는 시프트 레지스터 및 상기 비표시영역에 형성되어 있는 더미 박막트랜지스터 패턴을 제조하는 단계와;
    상기 더미 박막트랜지스터 패턴을 촬상하는 단계와;
    상기 촬상된 이미지를 기초로 상기 시프트 레지스터의 불량여부를 판단하는 단계를 포함하는 액정표시장치의 검사방법.
  5. 제4항에 있어서,
    상기 불량여부의 판단은,
    상기 더미 박막트랜지스터 패턴에서의 채널영역과 전극영역의 면적비를 계산하는 단계와;
    상기 계산 결과로부터 면적비가 허용범위를 벗어날 경우, 불량으로 판단하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 검사방법.
  6. 제4항 또는 제5항에 있어서,
    상기 더미 박막트랜지스터 패턴의 제조는,
    상기 절연기판 상에 게이트 절연막, 반도체층, 저항접촉층 및 금속층을 연속 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 검사방법.
  7. 제5항에 있어서,
    상기 더미 박막트랜지스터 패턴의 제조는,
    상기 금속층 상에 제1두께를 갖는 제1영역, 상기 제1두께보다 작은 제2두께를 갖는 제2영역 및 상기 제2두께보다 작은 제3두께를 갖는 제3영역을 포함하는 감광막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 검사방법.
  8. 제6항에 있어서,
    상기 더미 박막트랜지스터 패턴은 제1방향으로 길게 연장되어 있으며, 상기 제1방향과 수직방향으로 길게 연장되어 있는 복수의 전극을 포함하는 것을 특징으로 하는 액정표시장치의 검사방법.
  9. 제8항에 있어서,
    상기 복수의 전극은 일정한 간격으로 배치되어 있는 것을 특징으로 하는 액정표시장치의 검사방법.
  10. 제9항에 있어서,
    상기 촬상영역은 직사각형 형상이며,
    상기 촬상영역의 양 단변은 상기 전극에 걸쳐 있는 것을 특징으로 하는 액정표시장치의 검사방법.
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