KR20070028198A - 웨이퍼 레벨 패키지 및 그 제조 방법 - Google Patents
웨이퍼 레벨 패키지 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20070028198A KR20070028198A KR1020050083448A KR20050083448A KR20070028198A KR 20070028198 A KR20070028198 A KR 20070028198A KR 1020050083448 A KR1020050083448 A KR 1020050083448A KR 20050083448 A KR20050083448 A KR 20050083448A KR 20070028198 A KR20070028198 A KR 20070028198A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer level
- level package
- lower substrate
- photoresist
- upper substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 47
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 claims abstract description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 19
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 7
- 239000000919 ceramic Substances 0.000 claims abstract description 6
- 239000011521 glass Substances 0.000 claims abstract description 5
- 239000003795 chemical substances by application Substances 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 19
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 230000008018 melting Effects 0.000 claims description 4
- 238000002844 melting Methods 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000004332 silver Substances 0.000 claims description 4
- 239000004593 Epoxy Substances 0.000 claims description 3
- 238000000227 grinding Methods 0.000 claims description 3
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000005286 illumination Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 6
- 238000004806 packaging method and process Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- 239000012298 atmosphere Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 229960004592 isopropanol Drugs 0.000 description 2
- 238000005304 joining Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- RLUCXJBHKHIDSP-UHFFFAOYSA-N propane-1,2-diol;propanoic acid Chemical compound CCC(O)=O.CC(O)CO RLUCXJBHKHIDSP-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005323 electroforming Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 238000010574 gas phase reaction Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 238000005488 sandblasting Methods 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/469—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After-treatment of these layers
- H01L21/4757—After-treatment
- H01L21/47573—Etching the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Micromachines (AREA)
Abstract
본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 보다 자세하게는 MEMS 구조물을 전송선로가 형성된 감광제상에 탑제하여 구성하는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
본 발명의 웨이퍼 레벨 패키지는 MEMS 디바이스에 있어서, 기둥이 형성된 상부기판, 하부기판상에 증착된 씨드층, 상기 씨드층상에 도포된 감광제, 상기 감광제상에 탑제된 MEMS 구조물 및 상기 상부기판과 하부기판을 결합하는 접합수단을 포함한다.
따라서, 본 발명의 웨이퍼 레벨 패키지 및 그 제조 방법은 감광제를 이용하여 관통 홀을 제작함으로써 홀의 형상이 수직하며, 벽면조도를 향상시킬 수 있는 효과가 있다.
또한, 감광제에 전송선로를 형성시키기 위해 일반적인 노광공정 및 전주도금 공정을 이용함으로써 제조 원가를 절감할 수 있는 효과가 있다.
웨이퍼레벨패키징, SU-8, 실드캐비티, MEMS
Description
도 1은 종래의 웨이퍼 레벨 패키징을 나타내는 도면이다.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 하부기판 구조물을 나타내는 조립도이다.
도 3은 본 발명에 따른 웨이퍼 레벨 패키징 과정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
200,310: 하부기판 210: 씨드층 220,320: 감광제
230: 포토마스크 240: 관통 홀 250,360: 전송선로
260,350: MEMS 구조물 270,330: 기둥 280,340: 접합수단
300: 상부기판 370: 실드 캐비티
본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 보다 자세하게는 MEMS 구조물을 전송선로가 형성된 감광제상에 탑제하여 구성하는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것이다.
도 1은 종래의 웨이퍼 레벨 패키징을 나타내는 도면이다. 도 1을 참조하면, 솔더 유테틱 본딩(solder eutectic bonding)에 의한 웨이퍼 레벨 패키징에 관한 것이다.
상부기판(100)과 하부기판(110) 각각에 본딩을 위한 기둥(post)(120) 및 솔더(130)를 형성시킨 후 상부기판(100)과 하부기판(110)을 정렬하고 진공 또는 가스 분위기에서 열 및 압력을 가하여 두 기판을 본딩하여 중앙부에 실드 캐비티(sealed cavity)(160)를 형성시켜 MEMS 구조물(140)을 외부 환경으로부터 보호하는 구조를 가지는 웨이퍼 레벨 패키징 방법이다.
하부기판(110)은 MEMS 구조물(140) 및 본딩을 위한 기둥(120) 이외에 칩 외부로부터 MEMS 구조물(140)에 전기적인 신호를 주고 받을 수 있도록 하기 위해 하부기판(110)을 관통하는 전송선로(metal filled through hole)(150)를 가지고 있다.
이러한 전송선로(150)를 제작하기 위해 하부기판(110)에 관통 홀을 제작한 후 메탈(metal)을 채워 놓는 공정이 이용되며, 기판(100, 110)으로는 주로 실리콘이나 세라믹 등이 사용된다.
하부기판(110)에 관통 홀을 가공하는 방법에는 실리콘 deep-RIE, 샌드 블라스트(sand blast)공법, 레이저 가공법, 방전가공, 초음파 가공법 등 여러 가지가 이용된다. 한편, 제작된 관통 홀에 메탈을 채워넣기 위해 일반적으로 전주도금공정이 많이 이용된다.
상기와 같이 실리콘 기판에 관통 홀을 제작하기 위해 많이 이용되는 deep-RIE 공정의 경우 동시에 다수의 관통 홀 제작이 가능하고, 관통 홀이 매우 수직하며 벽면 거칠기가 우수한 장점이 있으나 공정비용이 고가인 단점이 있다.
또한, 유리, 세라믹 등의 기판에 관통 홀을 제작하기 위해 이용되는 샌드 블라스트 공법은 동시에 다수의 관통 홀을 제작할 수 있고 공정비용이 비교적 저렴하지만, 관통 홀이 수직이 아니며 벽면 조도도 좋지 못하다.
기타 관통 홀을 제작할 수 있는 레이저 가공법 및 초음파 가공법은 동시에 다수의 홀 제작이 거의 불가능하며, 수직에 가까운 관통 홀을 제작할 수 있지만, 실리콘 deep-RIE처럼 매끄러운 벽면 조도 실현이 불가능하며 공정가격이 고가인 단점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 MEMS 구조물을 실리콘 기판이 아닌 전송선로가 형성된 감광제상에 탑제하고 상부기판과 감광제를 포함하는 하부기판을 접합하여 웨이퍼 레벨로 패키징 되도록 하는 웨이퍼 레벨 패키지 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 MEMS 디바이스에 있어서, 기둥이 형성된 상부기판; 하부기판상에 증착된 씨드층; 상기 씨드층상에 도포된 감광제; 상기 감광제상에 탑제된 MEMS 구조물 및 상기 상부기판과 하부기판을 결합하는 접합수단을 포함하는 웨이퍼 레벨 패키지에 의해 달성된다.
본 발명의 다른 목적은 MEMS 디바이스 제작에 있어서, 하부기판상에 씨드층을 증착하는 단계; 상기 씨드층상에 감광제를 도포하는 단계; 상기 감광제에 관통 홀을 형성하는 단계; 상기 관통 홀 내에 전송선로를 형성하는 단계; 상기 감광제상에 MEMS 구조물을 탑제하는 단계 및 상기 상부기판과 하부기판을 접합하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법에 의해 달성된다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 따른 웨이퍼 레벨 패키지의 하부기판 구조물을 나타내는 조립도이다. 도 2를 참조하면, 먼저 유리, 세라믹 또는 실리콘으로 이루어진 하부기판(200) 위에 씨드층(seed layer)(210)을 증착시킨다.
씨드층(210)은 후술하는 전주도금(electroforming)공정 시 감광제(photoresist)(220)에 전송선로(250)를 형성시키는데 도움을 준다.
씨드층(210)상에 코팅하는 감광제(220)는 수직구조물 제작이 용이한 SU-8을 사용하여 수십㎛ 내지 수백㎛의 두께로 코팅한다.
즉, 씨드층(210)상에 음성(negative) 감광제인 SU-8(220)을 도포하고, SU-8의 큰 점성으로 인해 스핀 코터(spin coater)의 회전속도를 낮은 rpm에서 높은 rpm으로 조절하여 SU-8의 코팅 두께를 수십㎛ 내지 수백㎛로 조절한다.
원하는 두께로 형성된 SU-8(220) 내부에 용제를 제거하기 위해 서서히 온도를 상승시켜 약 65℃에서 프리베이크(pre-bake)한 후 약 95℃에서 소프트베이킹(soft baking)을 한다.
코팅된 감광제(220)에 복수개의 홀 형상이 패터닝된 포토마스크(230)를 이용하여 노광공정을 통해 비노광 부위의 감광제를 제거함으로써 감광제(220)에 복수개의 홀(240)을 형성시킨다.
즉, SU-8(220)이 코팅된 씨드층(210)상의 패턴이 형성된 음성 포토마스크(230)를 통해 자외선(UV)으로 노광한 후 수평을 유지시킨다.
노광이 완료된 SU-8(220)을 PEB(post expose bake)하여 안정화시키고, PEB공정이 완료된 후 SU-8(220)을 PGMEA(Propylene Glycol MonomEthyl Acetate)와 같은 현상액을 이용하여 현상한다.
현상된 SU-8(220)을 IPA(IsoPropylAlcohol)를 이용하여 세척하고 질소(N2)가스를 이용하여 건조시킨다.
건조된 SU-8(220) 내에 잔여 용제를 제거하고 경화공정을 위해 약 150℃ 내지 200℃로 하드베이킹(hard baking)을 한다. 이와 같은 하드베이킹을 통해 SU-8(220)의 기계적 특성을 향상시켜 전송선로(250)의 형성을 용이하게 한다.
또한, 상기 노광공정은 자외선을 조사하는 UV 노광공정과 X-선을 조사하는 X-선 노광공정을 이용할 수 있는데, SU-8은 UV 노광공정과 X-선 노광공정을 동시에 적용 가능하다.
다음으로, 감광제에 형성된 복수개의 홀(240)을 통해 씨드층(210)이 노출되고 형성된 홀(240)에 전주도금공정으로 메탈을 채워 넣은 후 CMP를 이용하여 표면을 연마하여 복수개의 전송선로(250)를 형성시킨다. 전송선로(250)는 금, 은, 구리 또는 니켈 등의 전도성 물질을 사용함이 바람직하다.
SU-8(220)에 형성된 전송선로(250)를 하부로 하여 상부에 MEMS 구조물(260)을 탑재하고, MEMS 구조물(260) 외곽의 감광제(220)상에 기둥(post)(270)을 세워 그 위에 접합수단(280)으로서 에폭시 또는 저융점 금속 물질의 솔더를 형성시킨다.
저융점 금속 물질은 금, 은, 구리 또는 인듐 등을 사용할 수 있으며, 접합수단(280)인 솔더의 높이를 동일하게 함으로써 접합 특성을 향상시킨다.
도 3은 본 발명에 따른 웨이퍼 레벨 패키징 과정을 나타내는 도면이다. 도 3을 참조하면, 상기 도 2에서 제조한 하부기판 구조물과 결합될 하부기판(310)과 같 은 재질의 상부기판(300)에 하부기판 구조물과 같이 기둥(330)을 형성시킨다.
상부기판(300)에 형성된 기둥(330)과 감광제(320)상의 기둥(330) 위에 형성시킨 솔더(340)를 이용하여 상·하부기판 구조물을 본딩(bonding)시켜 웨이퍼 레벨로 패키징한다.
즉, 상부기판(300)과 하부기판 구조물을 정렬하고 진공 또는 가스 분위기에서 열 및 압력을 가하여 상부기판(300)과 하부기판 구조물을 본딩하여 중앙부에 실드 캐비티(sealed cavity)(370)를 형성시킨다. 형성된 실드 캐비티(370) 내에 전송선로(360)와 연결된 MEMS 구조물(350)을 외부 환경으로부터 보호하는 구조를 가지는 웨이퍼 레벨 패키징을 한다.
MEMS 구조물(350)은 상기와 같은 진공 또는 가스 분위기에서 패키징되어 MEMS 구조물(350)이 산화되거나 수분 등으로 인해 특성이 저하되는 것을 방지한다.
이후 제거수단으로 XeF2 식각기(etcher)를 이용하거나 기계적인 연삭(grinding)법을 이용하여 하부기판(310)을 제거함으로써 감광제(320)에 전송선로(360)를 형성시키고 MEMS 구조물(350)을 탑재시킨 웨이퍼 레벨 패키징을 완성한다.
상기 XeF2 식각기(etcher)는 실리콘과 반응하여 기상의 SiF4로 되면서 실리콘 박막을 식각하는데, 식각 속도가 빠르면서 등방성(Isotropic) 식각을 가능케 한다. 기상 반응이기 때문에 액상식각(Wet etching)에서 야기되는 미세구조물의 스티킹(Sticking) 등을 방지할 수 있으며, 상온에서의 빠른 식각 속도 때문에 플라즈마 등 부가적인 에너지의 인가도 필요치 않는다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
따라서, 본 발명의 웨이퍼 레벨 패키지 및 그 제조 방법은 감광제를 이용하여 관통 홀을 제작함으로써 홀의 형상이 수직하며, 벽면조도를 향상시킬 수 있는 효과가 있다.
또한, 감광제에 전송선로를 형성시키기 위해 일반적인 노광공정 및 전주도금 공정을 이용함으로써 제조 원가를 절감할 수 있는 효과가 있다.
Claims (22)
- MEMS 디바이스에 있어서,기둥이 형성된 상부기판;하부기판상에 증착된 씨드층;상기 씨드층상에 도포된 감광제;상기 감광제상에 탑제된 MEMS 구조물; 및상기 상부기판과 하부기판을 결합하는 접합수단을 포함하는 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 상부기판 및 하부기판은 유리, 세라믹 또는 실리콘 중 어느 하나인 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 감광제는 SU-8인 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 감광제는 상부에 기둥을 포함하는 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 감광제는 복수개의 관통 홀이 형성된 것인 웨이퍼 레벨 패키지.
- 제 5항에 있어서,상기 관통 홀에 형성된 전송선로를 더 포함하는 웨이퍼 레벨 패키지.
- 제 6항에 있어서,상기 전송선로는 금, 은, 구리 또는 니켈 중 어느 하나인 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 접합수단은 상부기판의 기둥 또는 감광제의 기둥상에 위치하는 웨이퍼 레벨 패키지
- 제 1항에 있어서,상기 접합수단은 에폭시 또는 저융점 금속 중 어느 하나인 웨이퍼 레벨 패키지.
- 제 1항에 있어서,상기 하부기판을 제거하는 제거수단을 더 포함하는 웨이퍼 레벨 패키지.
- 제 10항에 있어서,상기 제거수단은 XeF2 식각기를 이용한 것 또는 연삭법을 이용한 것인 웨이퍼 레벨 패키지.
- MEMS 디바이스 제작에 있어서,하부기판상에 씨드층을 증착하는 단계;상기 씨드층상에 감광제를 도포하는 단계;상기 감광제에 관통 홀을 형성하는 단계;상기 관통 홀 내에 전송선로를 형성하는 단계;상기 감광제상에 MEMS 구조물을 탑제하는 단계; 및상기 상부기판과 하부기판을 접합하는 단계를 포함하는 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 상부기판 및 하부기판은 유리, 세라믹 또는 실리콘 중 어느 하나인 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 감광제와 상부기판은 기둥을 포함하는 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 감광제는 SU-8인 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 감광제는 복수개의 관통 홀이 형성된 것인 웨이퍼 레벨 패키지 제조 방법.
- 제 16항에 있어서,상기 관통 홀에 형성된 전송선로를 더 포함하는 웨이퍼 레벨 패키지 제조 방법.
- 제 17항에 있어서,상기 전송선로는 금, 은, 구리 또는 니켈 중 어느 하나인 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 상부기판과 하부기판을 접합하는 단계는 상부기판의 기둥이나 감광제의 기둥에 위치하는 접합수단을 이용하는 것인 웨이퍼 레벨 패키지 제조 방법.
- 제 19항에 있어서,상기 접합수단은 에폭시 또는 저융점 금속 중 어느 하나인 웨이퍼 레벨 패키지 제조 방법.
- 제 12항에 있어서,상기 하부기판을 제거하는 단계를 더 포함하는 웨이퍼 레벨 패키지 제조 방법.
- 제 21항에 있어서,상기 하부기판을 제거하는 단계는 XeF2 식각기를 이용하여 제거하거나 연삭법을 이용하여 제거하는 것인 웨이퍼 레벨 패키지 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050083448A KR100722837B1 (ko) | 2005-09-07 | 2005-09-07 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050083448A KR100722837B1 (ko) | 2005-09-07 | 2005-09-07 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070028198A true KR20070028198A (ko) | 2007-03-12 |
| KR100722837B1 KR100722837B1 (ko) | 2007-05-30 |
Family
ID=38101092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050083448A KR100722837B1 (ko) | 2005-09-07 | 2005-09-07 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100722837B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849439B1 (ko) * | 2007-08-13 | 2008-07-30 | 다이섹(주) | 노광장비의 스텝퍼척 제조방법 |
| KR20200069497A (ko) * | 2018-12-07 | 2020-06-17 | 엘지이노텍 주식회사 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534340B1 (en) * | 1998-11-18 | 2003-03-18 | Analog Devices, Inc. | Cover cap for semiconductor wafer devices |
| KR100370398B1 (ko) * | 2000-06-22 | 2003-01-30 | 삼성전자 주식회사 | 전자 및 ｍｅｍｓ 소자의 표면실장형 칩 규모 패키징 방법 |
| KR20040010923A (ko) * | 2002-07-25 | 2004-02-05 | 한국과학기술연구원 | Ｍｅｍｓ 소자의 칩규모 패키지 및 이의 제조방법 |
| JP2004158665A (ja) * | 2002-11-07 | 2004-06-03 | Mitsubishi Electric Corp | パッケージ用基板及びその製造方法 |
-
2005
- 2005-09-07 KR KR1020050083448A patent/KR100722837B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849439B1 (ko) * | 2007-08-13 | 2008-07-30 | 다이섹(주) | 노광장비의 스텝퍼척 제조방법 |
| KR20200069497A (ko) * | 2018-12-07 | 2020-06-17 | 엘지이노텍 주식회사 | 웨이퍼 레벨 패키지 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100722837B1 (ko) | 2007-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI387065B (zh) | 電子裝置封裝件及其形成方法 | |
| US7196408B2 (en) | Fan out type wafer level package structure and method of the same | |
| US6528344B2 (en) | Chip scale surface-mountable packaging method for electronic and MEMS devices | |
| US6956283B1 (en) | Encapsulants for protecting MEMS devices during post-packaging release etch | |
| TWI525774B (zh) | 晶片封裝體 | |
| US6998533B2 (en) | Electronic device and method of manufacturing same | |
| JP2013545287A (ja) | 挿入物、電子モジュールおよび同様の物を形成する方法 | |
| JP2002373912A (ja) | 集積回路および微細加工システム | |
| US8148811B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR20100039814A (ko) | 웨이퍼 레벨의 밀폐형 인터페이스 칩 구현 시스템 및 방법 | |
| JP2007222956A (ja) | Ｍｅｍｓデバイスおよびｍｅｍｓデバイスの製造方法 | |
| CN114620671B (zh) | 一种微机电系统传感器及其制备方法 | |
| KR100722837B1 (ko) | 웨이퍼 레벨 패키지 및 그 제조 방법 | |
| KR100609121B1 (ko) | 이미지센서의 웨이퍼 레벨 칩 스케일 패키지 및 그제조방법 | |
| US20070284681A1 (en) | Apparatus and method for protective covering of microelectromechanical system (mems) devices | |
| KR101459977B1 (ko) | 멤스 센서의 웨이퍼 레벨 패키지 및 그 제조 방법 | |
| JP2011009744A (ja) | ハイブリッド密封インターフェース・チップ | |
| CN105612119A (zh) | 在表面上形成沉积的图案的方法 | |
| CN108821232B (zh) | 晶圆级气密封装方法 | |
| JP2010139313A (ja) | センサ装置の製造方法 | |
| CN111276443B (zh) | 微波薄膜混合集成电路的制备方法 | |
| KR100902381B1 (ko) | 수정 진동자의 제조방법 | |
| JP2008108773A (ja) | 半導体チップの製造方法 | |
| JP2009262301A (ja) | 微細構造体 | |
| JP2006060179A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100201 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |