KR20070024726A - 데이터 프로세싱 시스템, 데이터 프로세싱 시스템 제어방법 및 제조물 - Google Patents

데이터 프로세싱 시스템, 데이터 프로세싱 시스템 제어방법 및 제조물 Download PDF

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Abstract

예시적인 실시예에 따른 데이터 프로세싱 시스템이 제공된다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 호스트 디바이스를 포함하는데, 제 1 호스트 디바이스는 제 1 PCI 통신 버스를 통해 실질적으로 통신을 용이하게 하는 것과 관련된 작업만을 수행한다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스를 더 포함한다. 마지막으로, 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포함한다. 제 2 디바이스는 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스로부터 요청하도록 구성되며, 제 1 프로세싱 디바이스가 동작가능하지 않더라도 제 1 호스트 디바이스로부터의 허가 수신시에 제 3 디바이스에 제 1 메시지를 전송한다.

Description

데이터 프로세싱 시스템, 데이터 프로세싱 시스템 제어 방법 및 제조물{DATA PROCESSING SYSTEM}
컴퓨터 시스템은 (i) 다양한 비통신 소프트웨어 프로그램에 대한 수학적 계산을 수행하고 (ii) PCI 버스에 결합된 다양한 디바이스 사이에서 하나 이상의 PCI 버스 상의 통신을 조정 및 허가하는 호스트 기능을 수행하는 이중 기능을 수행하는 중앙 처리 장치(CPU)를 갖는 PCI(Peripheral Component Interconnect) 통신 버스를 활용해 왔다. 그러나, 이러한 아키텍처의 단점은 CPU가 동작가능하지 않으면 CPU는 호스트 작업을 수행할 수 없으므로 PCI 버스에 결합된 디바이스 사이에서 어떠한 통신도 발생할 수 없다는 것이다.
따라서, PCI 버스에 결합된 하나 이상의 CPU가 더 이상 동작가능하지 않더라도 PCI 버스 상에서 통신을 가능하게 하는 시스템이 필요하다.
예시적인 실시예에 따른 데이터 프로세싱 시스템이 제공된다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 호스트 디바이스를 포함하는데, 이러한 제 1 호스트 디바이스는 제 1 PCI 통신 버스를 통해 실질적으로 통신을 용이하게 하는 것과 관련된 작업만을 수행한다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스를 더 포함한다. 마지막으로, 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포함한다. 제 2 디바이스는 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스로부터 요청하도록 구성되며, 제 1 프로세싱 디바이스가 동작가능하지 않더라도 제 1 호스트 디바이스로부터의 허가 수신시에 제 3 디바이스에 제 1 메시지를 전송한다.
다른 예시적인 실시예에 따른 데이터 프로세싱 시스템이 제공된다. 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하기 위해 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합되는 제 1 호스트 디바이스 수단을 포함한다. 데이터 프로세싱 시스템은 계산 작업을 수행하기 위해 제 1 PCI 통신 버스에 동작가능하게 결합되는 제 1 프로세싱 디바이스 수단을 더 포함한다. 데이터 프로세싱 시스템은 서로 통신하기 위해 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합되는, 제 2 디바이스 수단 및 제 3 디바이스 수단을 더 포함한다. 제 2 디바이스 수단은 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스 수단으로부터 요청하도록 구성되며, 제 1 프로세싱 디바이스 수단이 동작가능하지 않더라도 제 1 호스트 디바이스 수단으로부터의 허가 수신시에 제 3 디바이스 수단에 제 1 메시지를 전송한다.
다른 예시적인 실시예에 따른 데이터 프로세싱 시스템이 제공된다. 데이터 프로세싱 시스템은 제 1 호스트 디바이스와, 제 1 PCI 통신 버스와, 제 1 전기적 커넥터, 제 2 전기적 커넥터 및 제 3 전기적 커넥터를 갖는 제 1 백플래인을 포함한다. 제 1 호스트 디바이스는 제 1 PCI 통신 버스에 동작가능하게 결합된다. 제 1 PCI 통신 버스는 제 1 전기적 커넥터, 제 2 전기적 커넥터 및 제 3 전기적 커넥터에 동작가능하게 결합되는데, 이러한 제 1 호스트 디바이스는 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행한다. 데이터 프로세싱 시스템은 제 1 전기적 커넥터를 통해 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스를 더 포함한다. 데이터 프로세싱 시스템은 제 2 전기적 커넥터 및 제 3 전기적 커넥터를 각각 통해 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 더 포함한다. 제 2 디바이스는 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스로부터 요청하도록 구성되며, 제 1 프로세싱 디바이스가 동작가능하지 않더라도 제 1 호스트 디바이스로부터의 허가 수신시에 제 3 디바이스에 제 1 메시지를 전송한다.
다른 예시적인 실시예에 따른 데이터 프로세싱 시스템을 제어하는 방법이 제공된다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합되며 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 1 호스트 디바이스와, 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와, 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 갖는다. 본 방법은 제 2 디바이스로부터 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스에 요청하는 허가 요청 신호를 송신하는 단계를 포함한다. 방법은 제 1 호스트 디바이스로부터의 허가 수신시에 제 2 디바이스에 의해 제 1 프로세싱 디바이스가 동작가능하지 않더라도 제 2 디바이스로부터 제 3 디바이스로 제 1 메시지를 전송하는 단계를 더 포함한다.
다른 예시적인 실시예에 따른 제조물이 제공된다. 이 제조물은 데이터 프로세싱 시스템을 제어하기 위해 내부에 인코딩된 컴퓨터 프로그램을 갖는 컴퓨터 저장 매체를 포함한다. 데이터 프로세싱 시스템은 제 1 PCI 통신 버스에 동작가능하게 결합되어 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 1 호스트 디바이스와, 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와, 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 갖는다. 컴퓨터 저장 매체는 제 2 디바이스로부터 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 제 1 호스트 디바이스에 요청하는 허가 요청 신호를 송신하는 코드를 포함한다. 컴퓨터 저장 매체는 제 1 호스트 디바이스로부터의 허가 수신시에 제 2 디바이스에 의해 제 1 프로세싱 디바이스가 동작가능하지 않더라도 제 2 디바이스로부터 제 3 디바이스로 제 1 메시지를 전송하는 코드를 더 포함한다.
도 1은 예시적인 실시예에 따른 데이터 프로세싱 시스템의 개략도이다.
도 2는 다른 예시적인 실시예에 따른 데이터 프로세싱 시스템의 개략도이다.
도 3은 또 다른 예시적인 실시예에 따른 데이터 프로세싱 시스템의 개략도이다.
도 4는 도 1의 데이터 프로세싱 시스템에서 통신을 제어하는 방법의 흐름도이다.
도 5 및 도 6은 도 3의 데이터 프로세싱 시스템에서 통신을 제어하는 방법의 흐름도이다.
도 1을 참조하면, 예시적인 실시예에 따른 PCI 디바이스들 사이의 데이터 통신을 제어하는 데이터 프로세싱 시스템(10)이 제공된다. 데이터 프로세싱 시스템(10)은 PCI 호스트 디바이스(12), PCI 통신 버스(14), 전기적 커넥터(16, 18, 20, 22, 24), 백플래인(back plane)(26), 모뎀(28), CPU(30), 메모리 디바이스(32), CPU(34) 및 비디오 디스플레이 디바이스(36)를 포함한다. 여기서 CPU 또는 프로세싱 디바이스는 계산 작업을 수행할 수 있는 임의의 디바이스로서 정의된다. 전기적 커넥터는 당업자에게 전기적 슬롯으로도 지칭된다. 예컨대, 전기적 커넥터(16)는 보통 PCI 버스 상의 "슬롯 1"로서 지칭된다.
백플래인(26)은 PCI 호스트 디바이스(12), PCI 버스(14) 및 전기적 커넥터(16, 18, 20, 22, 24)가 부착되는 기판을 포함한다. PCI 호스트 디바이스(12)는 실질적으로 PCI 통신 버스(14)를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하도록 마련된다. PCI 호스트 디바이스(12)는 버스(14)를 통해 통신하는 디바이스들 각각에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(12)는 버스(14)를 통해 통신하는 각각의 디바이스들 내에 PCI 인터페이스를 구성하고, 이들 PCI 인터페이스를 인에이블링한다. 또한, PCI 호스트 디바이스(12)는 버스(14) 상에서 한번에 통신하도록 버스(14)에 결합된 하나의 디바이스만 허가한다. 버스(14) 상에서 통신하기 위해, 버스(14)에 동작가능하게 결합된 디바이스는 허가 요청 신호를 PCI 호스트 디바이스(12)에 전달한다. 이에 따라, PCI 호스트 디바이스(12)는 디바이스가 버스(14)를 통해 메시지를 전송하는 것을 허가하는 허가 승인 신호를 요청 디바이스에 전송할 수 있다. PCI 통신 버스는 PCI 2.0, PCI 2.1, PCI 2.2, PCI 2.3 및 이들의 균등물 중 하나를 포함한다. 다른 실시예에서, PCI 통신 버스는 PCI-X 버스, 콤팩트 PCI 버스(Compact PCI bus), PCI 익스프레스 버스(PCI Express bus) 및 이들의 임의의 균등물을 포함한다. 또한, 다른 실시예에서, PCI 통신 버스는 다른 유형의 병렬 통신 버스 또는 직렬 통신 버스로 대체될 수 있다.
PCI 호스트 디바이스(12)는 버스(14) 및 전기적 커넥터(16, 18, 20, 22, 24)에 전기적으로 결합된다. 전기적 커넥터(16, 18, 20, 22, 24)도 버스(14)에 전기적으로 결합된다.
데이터 프로세싱 시스템(10)의 남아있는 디바이스는 전기적 커넥터를 통해 PCI 통신 버스(14)에 전기적으로 결합된다. 특히, 모뎀(28), CPU(30), 메모리 디바이스(32), CPU(34) 및 비디오 디스플레이 디바이스(36)는 전기적 커넥터(16, 18, 20, 22, 24)에 전기적으로 각각 결합된다.
시스템(10)의 실질적인 장점은 CPU(30,34) 중 어느 하나가 동작할 수 없더라도 PCI 통신 버스를 통해 디바이스 사이에서 통신이 발생할 수 있다는 것이다. 예컨대, CPU(30)는 CPU(34)가 동작가능하지 않더라도 버스를 통해 메모리 디바이스(32)와 통신할 수 있다.
도 4를 참조하면, 이제 데이터 프로세싱 시스템(10) 내의 데이터 전송 방법이 설명될 것이다. CPU(30)와 메모리 디바이스(32) 간의 통신을 이용하여 시스템(10)의 동작을 설명하겠지만, 버스(14) 상의 임의의 2개의 디바이스는 CPU(30,34) 중 하나가 동작가능하지 않더라도 버스(14)를 통해 서로 통신할 수 있다는 점을 알아야 한다.
단계(190)에서, PCI 호스트 디바이스(12)는 PCI 통신 버스(14)에 동작가능하게 결합된 CPU(30), CPU(34), 모뎀(28), 메모리 디바이스(32) 및 비디오 디스플레이 디바이스(36) 각각에 대한 PCI 인터페이스를 구성하고 인에이블링하도록 고유한 어드레스 범위를 할당한다.
단계(192)에서, CPU(30)는 PCI 호스트 디바이스(12)에 허가 요청 신호를 전달하여 허가를 받음으로써 메모리 디바이스(32)와 통신한다.
단계(194)에서, PCI 호스트 디바이스(12)는 CPU(30)에 허가 승인 신호를 전달한다.
단계(196)에서, CPU(30)는 CPU(34)가 동작가능하지 않더라도, 허가 승인 신호의 수신시에 PCI 통신 버스(14)를 통해 메모리 디바이스(32)에 메시지를 전송한 다.
도 2를 참조하면, 다른 예시적인 실시예에 따른 PCI 디바이스들 사이의 데이터 통신을 제어하는 데이터 프로세싱 시스템(48)이 도시된다. 데이터 프로세싱 시스템(48)은 서브시스템(49), 서브시스템(50) 및 PCI-PCI 브릿지(76)를 포함한다.
서브시스템(49)은 PCI 버스(52), 전기적 커넥터(54, 56, 58, 60, 62), 백플래인(64), PCI 호스트 디바이스(66), 메모리 디바이스(68), CPU(70), CPU(72) 및메모리 디바이스(74)를 포함한다. 백플래인(64)은 PCI 버스(52)와 전기적 커넥터(54, 56, 58, 60, 62)가 부착되는 기판을 포함한다. 상술한 백플래인(64)과 백플래인(26)의 주요한 차이점은 PCI 호스트 디바이스가 백플래인(64)의 기판에 직접 부착되지 않는다는 것이다. 대신, PCI 호스트 디바이스(66)는 전기적 커넥터(60)에 전기적으로 결합된다. PCI 호스트 디바이스(66)는 PCI 통신 버스(52)를 통해 통신하는 디바이스들 각각에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(66)는 버스(52)를 통해 통신하는 각각의 디바이스 내에 PCI 인터페이스를 구성하고 이들 PCI 인터페이스를 인에이블링한다. 또한, PCI 호스트 디바이스(66)는 버스(52) 상에서 한번에 통신하도록 버스(52)에 결합된 하나의 디바이스만을 허가한다. PCI 호스트 디바이스(66)는 버스(52) 및 전기적 커넥터(54, 56, 58, 60, 62)에 전기적으로 결합된다. 전기적 커넥터(54, 56, 58, 60, 62)도 버스(52)에 전기적으로 결합된다.
서브시스템(49)의 나머지 디바이스들도 전기적 커넥터를 통해 PCI 통신 버스(52)에 전기적으로 결합된다. 특히, 메모리 디바이스(68), CPU(70), CPU(72) 및 메모리 디바이스(74)는 전기적 커넥터(54, 56, 58, 62)에 전기적으로 각각 결합된다.
서브시스템(50)은 PCI 버스(78), 전기적 커넥터(80, 82, 84, 86, 88), 백플래인(90), PCI 호스트 디바이스(92), 메모리 디바이스(94), CPU(96), 메모리 디바이스(98) 및 CPU(100)를 포함한다. 백플래인(90)은 PCI 버스(78) 및 전기적 커넥터(80, 82, 84, 86, 88)가 부착되는 기판을 포함한다. PCI 호스트 디바이스(92)는 백플래인(90)의 기판에 직접 부착되지 않는다. 대신, PCI 호스트 디바이스(92)는 전기적 커넥터(84)에 전기적으로 결합된다.
PCI 호스트 디바이스(92)는 PCI 통신 버스(78)를 통해 통신하는 디바이스들 각각에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(92)는 버스(78)를 통해 통신하는 각각의 디바이스 내에 PCI 인터페이스를 구성하고 이들 PCI 인터페이스를 인에이블링한다. 또한, PCI 호스트 디바이스(92)는 버스(78) 상에서 한번에 통신하도록 버스(78)에 결합된 하나의 디바이스만을 허가한다. PCI 호스트 디바이스(92)는 PCI 통신 버스(78) 및 전기적 커넥터(80, 82, 84, 86, 88)에 전기적으로 결합된다. 전기적 커넥터(80, 82, 84, 86, 88)도 버스(78)에 전기적으로 결합된다.
서브시스템(50)의 나머지 디바이스들도 전기적 커넥터를 통해 PCI 통신 버스(78)에 전기적으로 결합된다. 특히, 메모리 디바이스(94), CPU(96), 메모리 디바이스(98) 및 CPU(100)는 전기적 커넥터(80, 82, 86, 88)에 전기적으로 각각 결합된다.
데이터 프로세싱 시스템(48)은 서브시스템(49)과 서브시스템(50) 사이에 동작가능하게 결합된 PCI-PCI 브릿지(76)를 더 포함한다. 특히, 브릿지(76)는 PCI 통신 버스(52)와 PCI 통신 버스(78) 사이에 전기적으로 결합된다. 당업자는 복수의 알려진 결합 구성 중 하나를 이용하여 브릿지(76)가 버스(52 및 78)에 동작가능하게 결합될 수 있다는 것을 알 것이다. 브릿지(76)는 버스(52) 상의 디바이스가 버스(78)에 동작가능하게 결합된 디바이스와 통신하는 것을 가능하게 하며, 그 반대의 경우 또한 같다.
데이터 프로세싱 시스템(48)의 이점은 버스(52)에 결합된 하나 이상의 CPU가 동작가능하지 않더라도 버스(52)에 부착된 디바이스가 서로 통신할 수 있다는 것이다. 예컨대, PCI 호스트 디바이스(66)는 CPU(70)가 동작가능하지 않더라도 CPU(72)와 디바이스들(68 및 74) 사이에서 버스(52) 상의 통신을 가능하게 할 것이다.
이와 유사하게, 버스(78)에 동작가능하게 결합된 디바이스는 버스(78)에 결합된 하나 이상의 CPU가 동작가능하지 않더라도 서로 통신할 수 있다. 예컨대, PCI 호스트 디바이스(92)는 CPU(96)가 동작가능하지 않더라도 CPU(100)와 메모리 디바이스(94) 사이의 버스(78) 상에서 통신하는 것을 허용할 것이다.
데이터 프로세싱 시스템(48)의 다른 이점은 하나 이상의 CPU가 버스(52)와 버스(78) 중 어느 하나 상에서 동작가능하지 않더라도, 버스(52)에 부착된 디바이스가 버스(78)에 부착된 디바이스와 통신할 수 있다는 것이다. 예컨대, 버스(52) 상의 CPU(70)는 CPU(72), CPU(96) 및 CPU(100)가 동작가능하지 않더라도, 브릿 지(76)를 통해 버스(78) 상의 메모리 디바이스(98)와 통신할 수 있다.
데이터 프로세싱 시스템(48)의 다른 이점은 PCI 호스트 디바이스(66)가 동작가능하지 않게 되면 PCI 호스트 디바이스(66)가 쉽게 대체될 수 있다는 것이다. 특히, PCI 호스트 디바이스(66)는 전기적 커넥터(60)로부터 접속해제되고, 새로운 PCI 호스트 디바이스가 전기적 커넥터(60) 내에 삽입될 수 있다.
도 3을 참조하면, 다른 예시적인 실시예에 따른 PCI 디바이스 간의 데이터 통신을 제어하는 데이터 프로세싱 시스템(119)이 도시된다. 데이터 프로세싱 시스템(119)은 서브시스템(120), 서브시스템(121) 및 통신 네트워크(176)를 포함한다.
서브시스템(120)은 PCI 호스트 디바이스(122), PCI 버스(124), 전기적 커넥터(126, 128, 130, 132, 134), 백플래인(135), 원격 통신 디바이스(136), 메모리 디바이스(138), CPU(140), 메모리 디바이스(142) 및 CPU(144)를 포함한다. 백플래인(135)은 PCI 호스트 디바이스(122), PCI 통신 버스(124) 및 전기적 커넥터(126, 128, 130, 132, 134)가 부착되는 기판을 포함한다. PCI 호스트 디바이스(122)는 PCI 통신 버스(124)를 통해 통신하는 각각의 디바이스에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(122)는 버스(124)를 통해 통신하는 각각의 디바이스 내에 PCI 인터페이스를 구성하고, 그 PCI 인터페이스를 인에이블링한다. 또한, PCI 호스트 디바이스(122)는 버스(124) 상에서 한번에 통신하도록 버스(124)에 결합된 하나의 디바이스만을 허가한다.
PCI 호스트 디바이스(122)는 PCI 통신 버스(124) 및 전기적 커넥터(126, 128, 130, 132, 134)에 전기적으로 결합된다. 전기적 커넥터(126, 128, 130, 132, 134)는 버스(124)에 전기적으로 결합된다.
서브시스템(120)의 나머지 디바이스들도 전기적 커넥터를 통해 PCI 통신 버스(124)에 전기적으로 결합된다. 특히, 메모리 디바이스(138), CPU(140), 원격 통신 디바이스(136), 메모리 디바이스(142) 및 CPU(144)는 각각 전기적 커넥터(126, 128, 130, 132, 134)에 전기적으로 결합된다.
서브시스템(121)은 PCI 호스트 디바이스(150), PCI 버스(152), 전기적 커넥터(154, 156, 158, 160, 162), 백플래인(164), 비디오 디스플레이 디바이스(168), CPU(170), 원격 통신 디바이스(166), 메모리 디바이스(172) 및 CPU(174)를 포함한다. 백플래인(164)은 PCI 호스트 디바이스(150), PCI 통신 버스(152) 및 전기적 커넥터(154, 156, 158, 160, 162)가 부착되는 기판을 포함한다. PCI 호스트 디바이스(150)는 PCI 통신 버스(152)를 통해 통신하는 각각의 디바이스에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(150)는 버스(152)를 통해 통신하는 각각의 디바이스 내에 PCI 인터페이스를 구성하고, 그 PCI 인터페이스를 인에이블링한다. 또한, PCI 호스트 디바이스(150)는 버스(152) 상에서 한번에 통신하도록 버스(152)에 결합된 하나의 디바이스만 허가한다. PCI 호스트 디바이스(150)는 버스(152) 및 전기적 커넥터(154, 156, 158, 160, 162)에 전기적으로 결합된다. 전기적 커넥터(154, 156, 158, 160, 162)도 버스(152)에 전기적으로 결합된다.
서브시스템(121)의 나머지 디바이스들도 전기적 커넥터를 통해 PCI 통신 버스(152)에 전기적으로 결합된다. 특히, 비디오 디스플레이 디바이스(168), CPU(170), 원격 통신 디바이스(166), 메모리 디바이스(172) 및 CPU(174)는 각각 전기적 커넥터(154, 156, 158, 160, 162)에 전기적으로 결합된다.
데이터 프로세싱 시스템(119)은 서브시스템(120)과 서브시스템(121) 사이에 동작가능하게 결합된 통신 네트워크(176)를 더 포함한다. 특히, 네트워크(176)는 원격 통신 디바이스(136)와 원격 통신 디바이스(166) 사이에 전기적으로 결합된다. 원격 통신 디바이스(136,166) 및 통신 네트워크(176)는 PCI 통신 버스(124) 상의 디바이스가 PCI 통신 버스(152) 상의 디바이스와 통신하는 것을 허용하며, 그 반대의 경우 또한 같다.
도 5 및 도 6을 참조하면, 이제 데이터 프로세싱 시스템(119) 내의 데이터 전송 방법이 설명될 것이다. CPU(140)와 메모리 디바이스(172) 간의 통신을 이용하여 시스템(119)의 동작을 설명하겠지만, CPU(140, 144, 170, 174) 중 하나 이상이 동작가능하지 않더라도 버스(124 및 152) 상의 임의의 2개의 디바이스가 서로 통신할 수 있다는 것을 알아야 한다.
단계(210)에서, PCI 호스트 디바이스(122)는 PCI 통신 버스(124)에 동작가능하게 결합된 CPU(140), CPU(144), 원격 통신 디바이스(136), 메모리 디바이스(138) 및 메모리 디바이스(142)에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(122)는 CPU(140), CPU(144), 원격 통신 디바이스(136), 메모리 디바이스(138) 및 메모리 디바이스(142) 각각 내에 PCI 인터페이스를 구성하고, 그 PCI 인터페이스를 인에이블링한다.
단계(212)에서, PCI 호스트 디바이스(150)는 PCI 통신 버스(152)에 동작가능 하게 결합된 CPU(170), CPU(174), 원격 통신 디바이스(166), 메모리 디바이스(172) 및 비디오 디스플레이 디바이스(168)에 대해 고유한 어드레스 범위를 할당한다. 또한, PCI 호스트 디바이스(150)는 원격 통신 디바이스(166), 메모리 디바이스(172) 및 비디오 디스플레이 디바이스(168) 각각 내에 PCI 인터페이스를 구성하고, 그 PCI 인터페이스를 인에이블링한다.
단계(214)에서, 원격 통신 디바이스(136)는 통신 네트워크(176)를 통해 원격 통신 디바이스(166)와 동작가능하게 통신한다.
단계(216)에서, CPU(140)는 PCI 호스트 디바이스(122)에 허가 요청 신호를 전달하여 허가를 받음으로써 원격 통신 디바이스(136)와 통신한다.
단계(218)에서, PCI 호스트 디바이스(122)는 CPU(140)에 허가 승인 신호를 전달한다.
단계(220)에서, CPU(140)는 PCI 통신 버스(152)에 동작가능하게 결합된 메모리 디바이스(172)로의 추가 전송을 위해 원격 통신 디바이스(136)에 제 1 메시지를 전송한다.
단계(224)에서, 원격 통신 디바이스(136)는 CPU(140)로부터 수신된 메시지를 통신 네트워크(176)를 통해 원격 통신 디바이스(166)로 전송한다.
단계(226)에서, 원격 통신 디바이스(166)는 PCI 통신 버스(152)에 동작가능하게 결합된 PCI 호스트 디바이스(150)에 허가 요청 신호를 전달하여 허가를 받음으로써 메모리 디바이스(172)와 통신한다.
단계(228)에서, PCI 호스트 디바이스(150)는 원격 통신 디바이스(166)에 허 가 승인 신호를 전달한다.
단계(230)에서, 원격 통신 디바이스(166)는 CPU(144), CPU(170) 또는 CPU(174)가 동작가능하지 않더라도, 원격 통신 디바이스(136)로부터 수신된 제 1 메시지를 PCI 통신 버스(152)를 통해 메모리 디바이스(172)로 재전송한다.
데이터 프로세싱 시스템(119)의 이점은 하나 이상의 CPU가 버스(124 및 152) 중 어느 하나 상에서 동작가능하지 않더라도, 버스(124)에 부착된 디바이스가 버스(152)에 부착된 디바이스와 통신할 수 있다는 것이다. 예컨대, 버스(152) 상의 CPU(140)는 CPU(144), CPU(170) 및 CPU(174)가 동작가능하지 않더라도, 통신 네트워크(176)를 통해 버스(152) 상의 메모리 디바이스(172)와 통신할 수 있다.
따라서, 데이터 프로세싱 시스템(119)은 버스에 접속된 CPU가 동작가능하지 않더라도 하나 이상의 PCI 버스를 통해 통신을 허용하는 기술 효과를 제공한다.
본 발명의 실시예는 예시적인 실시예를 참조하여 설명되었지만, 당업자는 본 발명의 범주를 벗어나지 않으면서 다양한 변경이 이루어질 수 있고 균등물이 본 발명의 실시예를 대체할 수 있다는 것을 알 것이다. 또한, 본 발명의 범주를 벗어나지 않으면서 특정 경우에 적합하도록 본 발명의 교시에 따라 다수의 변경이 이루어질 수 있다. 따라서, 본 발명은 본 발명을 실시하기 위해 개시된 실시예로 제한되지 않으며, 특허청구범위에 포함되는 모든 실시예를 포함한다. 또한, 용어 '제 1', '제 2' 등의 사용은 임의의 중요도 순서를 나타내는 것이 아니며, 오히려 용어 '제 1', '제 2' 등은 하나의 구성요소와 다른 구성요소를 구별하는 데 사용된다.

Claims (20)

  1. 제 1 PCI 통신 버스에 동작가능하게 결합되며, 상기 제 1 PCI 통신 버스를 통해 실질적으로 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 1 호스트 디바이스와,
    상기 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와,
    상기 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포함하되,
    상기 제 2 디바이스는 상기 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 상기 제 1 호스트 디바이스로부터 요청하도록 구성되며, 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 1 호스트 디바이스로부터의 허가 수신시에 상기 제 3 디바이스에 상기 제 1 메시지를 전송하는
    데이터 프로세싱 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 호스트 디바이스는 PCI 호스트 디바이스를 포함하는
    데이터 프로세싱 시스템.
  3. 제 1 항에 있어서,
    상기 제 1 호스트 디바이스 및 상기 제 1 PCI 통신 버스는 제 1 백플래인(backplane) 상에 배치되는
    데이터 프로세싱 시스템.
  4. 제 3 항에 있어서,
    상기 제 1 백플래인에 결합되고 동작가능하게 상기 제 1 PCI 통신 버스에 또한 결합된 제 1 전기적 커넥터를 더 포함하는
    데이터 프로세싱 시스템.
  5. 제 4 항에 있어서,
    상기 제 1 프로세싱 디바이스는 상기 제 1 전기적 커넥터를 통해 상기 제 1 PCI 통신 버스에 전기적으로 결합되는
    데이터 프로세싱 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 호스트 디바이스는 상기 제 1 프로세싱 디바이스와, 제 2 디바이스 및 제 3 디바이스에 제 1 어드레스 범위, 제 2 어드레스 범위 및 제 3 어드레스 범위를 각각 할당하는
    데이터 프로세싱 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 호스트 디바이스는 상기 제 2 디바이스로부터 상기 제 3 디바이스에 상기 제 1 메시지를 전송하라는 요청을 수신하고,
    상기 제 1 호스트 디바이스는 어떤 디바이스도 상기 제 1 PCI 통신 버스를 통해 통신하도록 허가되지 않은 경우에 상기 제 2 디바이스가 상기 제 1 메시지를 전송하도록 허가하는
    데이터 프로세싱 시스템.
  8. 제 1 항에 있어서,
    상기 제 2 디바이스는 제 2 프로세싱 디바이스를 포함하는
    데이터 프로세싱 시스템.
  9. 제 8 항에 있어서,
    상기 제 3 디바이스는 프로세싱 디바이스, 네트워크 통신 디바이스, I/O 디바이스, 비디오 디스플레이 디바이스 및 모뎀 중 어느 하나를 포함하는
    데이터 프로세싱 시스템.
  10. 제 1 항에 있어서,
    제 2 PCI 통신 버스에 동작가능하게 결합되며, 상기 제 2 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 2 호스트 디바이스와,
    상기 제 2 PCI 통신 버스에 동작가능하게 결합된 제 4 디바이스와,
    상기 제 1 PCI 통신 버스와 제 2 PCI 통신 버스 사이에서 통신을 동작가능하게 용이하게 하는 제 1 통신 디바이스를 더 포함하되,
    상기 제 4 디바이스는 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 1 통신 디바이스를 통해 상기 제 2 디바이스와 통신하는
    데이터 프로세싱 시스템.
  11. 제 10 항에 있어서,
    상기 제 2 호스트 디바이스는 PCI 호스트 디바이스를 포함하는
    데이터 프로세싱 시스템.
  12. 제 10 항에 있어서,
    상기 제 2 호스트 디바이스 및 상기 제 2 PCI 통신 버스는 제 2 백플래인 상에 배치되는
    데이터 프로세싱 시스템.
  13. 제 12 항에 있어서,
    상기 제 2 백플래인에 결합되고 동작가능하게 상기 제 2 PCI 통신 버스에 또한 결합된 제 2 전기적 커넥터를 더 포함하는
    데이터 프로세싱 시스템.
  14. 제 13 항에 있어서,
    상기 제 4 디바이스는 상기 제 2 전기적 커넥터를 통해 상기 제 2 PCI 통신 버스에 전기적으로 결합되는
    데이터 프로세싱 시스템.
  15. 제 10 항에 있어서,
    상기 제 4 디바이스는 제 2 프로세싱 디바이스를 포함하는
    데이터 프로세싱 시스템.
  16. 제 10 항에 있어서,
    상기 제 2 PCI 통신 버스에 동작가능하게 결합된 제 5 디바이스를 더 포함하되,
    상기 제 5 디바이스는 상기 제 1 PCI 통신 버스에 결합된 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 2 PCI 통신 버스를 통해 상기 제 4 디바이스와 통신하는
    데이터 프로세싱 시스템.
  17. 상기 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하기 위하여 상기 제 1 PCI 통신 버스에 동작가능하게 결합되는 제 1 호스트 디바이스 수단과,
    계산 작업을 수행하기 위하여 상기 제 1 PCI 통신 버스에 동작가능하게 결합되는 제 1 프로세싱 디바이스 수단과,
    서로 통신하기 위하여 상기 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합되는, 제 2 디바이스 수단 및 제 3 디바이스 수단을 포함하되,
    상기 제 2 디바이스 수단은 상기 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 상기 제 1 호스트 디바이스 수단으로부터 요청하도록 구성되며, 상기 제 1 프로세싱 디바이스 수단이 동작가능하지 않더라도 상기 제 1 호스트 디바이스 수단으로부터의 허가 수신시에 상기 제 3 디바이스 수단에 상기 제 1 메시지를 전송하는
    데이터 프로세싱 시스템.
  18. 제 1 호스트 디바이스와, 제 1 PCI 통신 버스와, 제 1 전기적 커넥터, 제 2 전기적 커넥터 및 제 3 전기적 커넥터를 갖는 제 1 백플래인 -상기 제 1 호스트 디바이스는 상기 제 1 PCI 통신 버스에 동작가능하게 결합되고, 상기 제 1 PCI 통신 버스는 상기 제 1 전기적 커넥터, 제 2 전기적 커넥터 및 제 3 전기적 커넥터에 동작가능하게 결합되며, 상기 제 1 호스트 디바이스는 상기 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행함- 과,
    상기 제 1 전기적 커넥터를 통해 상기 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와,
    상기 제 2 전기적 커넥터 및 제 3 전기적 커넥터를 각각 통해 상기 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포 함하되,
    상기 제 2 디바이스는 상기 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 상기 제 1 호스트 디바이스로부터 요청하도록 구성되며, 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 1 호스트 디바이스로부터의 허가 수신시에 상기 제 3 디바이스에 상기 제 1 메시지를 전송하는
    데이터 프로세싱 시스템.
  19. 제 1 PCI 통신 버스에 동작가능하게 결합되며 상기 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 1 호스트 디바이스와, 상기 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와, 상기 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포함하는 데이터 프로세싱 시스템을 제어하는 방법에 있어서,
    상기 제 2 디바이스로부터 상기 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 상기 제 1 호스트 디바이스에 요청하는 허가 요청 신호를 송신하는 단계와,
    상기 제 1 호스트 디바이스로부터의 허가 수신시에 상기 제 2 디바이스에 의해 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 2 디바이스로부터 상기 제 3 디바이스로 상기 제 1 메시지를 전송하는 단계를 포함하는
    데이터 프로세싱 시스템 제어 방법.
  20. 제 1 PCI 통신 버스에 동작가능하게 결합되며 상기 제 1 PCI 통신 버스를 통해 통신을 용이하게 하는 것과 관련된 작업만을 수행하는 제 1 호스트 디바이스와, 상기 제 1 PCI 통신 버스에 동작가능하게 결합된 제 1 프로세싱 디바이스와, 상기 제 1 PCI 통신 버스에 양자 모두 동작가능하게 결합된 제 2 디바이스 및 제 3 디바이스를 포함하는 데이터 프로세싱 시스템을 제어하도록 내부에 인코딩된 컴퓨터 프로그램을 갖는 컴퓨터 저장 매체를 포함하는 제조물에 있어서,
    상기 컴퓨터 저장 매체는,
    상기 제 2 디바이스로부터 상기 제 1 PCI 통신 버스를 통해 제 1 메시지를 전송하라는 허가를 상기 제 1 호스트 디바이스에 요청하는 허가 요청 신호를 송신하는 코드와,
    상기 제 1 호스트 디바이스로부터의 허가 수신시에 상기 제 2 디바이스에 의해 상기 제 1 프로세싱 디바이스가 동작가능하지 않더라도 상기 제 2 디바이스로부터 상기 제 3 디바이스로 상기 제 1 메시지를 전송하는 코드를 포함하는
    제조물.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9940283B2 (en) 2011-04-11 2018-04-10 Ineda Systems Inc. Application sharing in multi host computing systems
US8954643B2 (en) * 2012-07-25 2015-02-10 Honeywell International Inc. Scheduled peripheral component interconnect arbiter

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4504906A (en) 1982-11-30 1985-03-12 Anritsu Electric Company Limited Multiprocessor system
US5349690A (en) 1988-05-11 1994-09-20 Digital Equipment Corporation Fair arbitration scheme for arbitrating between multiple nodes in a computer system seeking control of a common bus
JPH03231596A (ja) * 1990-02-06 1991-10-15 Fujitsu Ltd 加入者回路制御方式
US5625829A (en) * 1994-03-25 1997-04-29 Advanced Micro Devices, Inc. Dockable computer system capable of symmetric multi-processing operations
US5555383A (en) * 1994-11-07 1996-09-10 International Business Machines Corporation Peripheral component interconnect bus system having latency and shadow timers
US5867645A (en) * 1996-09-30 1999-02-02 Compaq Computer Corp. Extended-bus functionality in conjunction with non-extended-bus functionality in the same bus system
JPH10240681A (ja) * 1997-02-28 1998-09-11 Canon Inc 情報処理装置およびそのバス接続方法
JP2912299B2 (ja) * 1997-06-10 1999-06-28 四国日本電気ソフトウェア株式会社 ディスクアレイ制御装置
US6094699A (en) 1998-02-13 2000-07-25 Mylex Corporation Apparatus and method for coupling devices to a PCI-to-PCI bridge in an intelligent I/O controller
US6560712B1 (en) * 1999-11-16 2003-05-06 Motorola, Inc. Bus arbitration in low power system
US6502156B1 (en) 1999-12-27 2002-12-31 Intel Corporation Controlling I/O devices independently of a host processor
JP2002024166A (ja) * 2000-07-05 2002-01-25 Sharp Corp 画像処理システム並びにそれを用いた半導体装置およびディジタルスチルカメラ装置
JP4459408B2 (ja) * 2000-08-01 2010-04-28 ネクスコム インターナショナル カンパニー リミテッド ホットスワップバス
US6804736B2 (en) * 2000-11-30 2004-10-12 Hewlett-Packard Development Company, L.P. Bus access arbitration based on workload
TW499795B (en) 2001-03-19 2002-08-21 Realtek Semiconductor Corp PCI extended function interface and the PCI device using the same
US6662251B2 (en) * 2001-03-26 2003-12-09 International Business Machines Corporation Selective targeting of transactions to devices on a shared bus
JP3884990B2 (ja) * 2002-04-26 2007-02-21 富士通株式会社 マルチプロセッサ装置
KR101022472B1 (ko) * 2004-01-17 2011-03-16 삼성전자주식회사 효율적으로 버스를 사용하는 방법

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