JP5010471B2 - データ処理システム - Google Patents
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Description
14 PCI通信母線
16、18、20、22、24 電気コネクタ
26 バックプレーン
48 データ処理システム
49、50 サブシステム
52 PCI通信母線
54、56、58、60、62 電気コネクタ
64 バックプレーン
78 PCI通信母線
80、82、84、86、88 電気コネクタ
90 バックプレーン
119 データ処理システム
120、121 サブシステム
124 PCI母線
126、128、130、132、134 電気コネクタ
135 バックプレーン
152 PCI通信母線
154、156、158、160、162 電気コネクタ
164 バックプレーン
Claims (10)
- 第1のPCI通信母線に動作可能に結合された第1のホスト装置であって、実質的に前記第1のPCI通信母線を介しての通信の容易化に関連したタスクを遂行するだけである当該第1のホスト装置と、
前記第1のPCI通信母線に動作可能に結合された第1のCPUと、
共に前記第1のPCI通信母線に動作可能に結合された第2のCPU及び第3のメモリ装置であって、前記第1及び第2のCPUが、前記第1のPCI通信母線を介して第1のメッセージを送信するために前記第1のホスト装置からの許可の要求を前記第1のPCI通信母線を介して前記第1のホスト装置に送信するように構成されており、前記第1のホスト装置は、他のCPUに前記第1のPCI通信母線を介して通信する許可が与えられていないとき、前記第1のメッセージを送信する許可を前記第1のPCI通信母線を介して前記第2のCPU及び前記第3のメモリ装置を含む前記に与えるように構成されており、また該任意の装置は、たとえ前記第1のCPUが動作可能でない場合でも、前記第1のホスト装置から許可を受けたとき前記第1のメッセージを前記第3のメモリ装置を含む前記第1のPCI通信母線に接続された装置の内の前記第2のCPU及び前記任意の装置以外の装置へ送信するようになっている、当該第2及び第3の装置と、
を有しているデータ処理システム。 - 前記第1のCPUは、たとえ前記第2のCPUが動作可能でない場合でも、前記第1のホスト装置から許可を受けたとき第2のメッセージを前記第3のメモリ装置へ送信するようになっている、請求項1記載のデータ処理システム。
- 前記第1のホスト装置はPCIホスト装置を有しており、
前記第1のホスト装置及び前記第1のPCI通信母線は第1のバックプレーン上に配置されており、
前記データ処理システムは、前記第1のバックプレーンに結合されていると共に、更に前記第1のPCI通信母線に動作可能に結合されている第1の電気コネクタを含み、
前記第1のCPUは前記第1の電気コネクタを介して前記第1のPCI通信母線に電気接続されている、請求項1または2に記載のデータ処理システム。 - 前記第1のホスト装置は、前記第1のCPU、前記第2のCPU及び前記第3のメモリ装置に第1、第2及び第3のアドレス範囲をそれぞれ割り当て、
前記第1のホスト装置は、前記第1のメッセージを前記第3のメモリ装置へ送信する要求を前記第2のCPUから受け取る、請求項1記載のデータ処理システム。 - 前記データ処理システムは更に、第2のPCI通信母線に動作可能に結合された第2のホスト装置であって、第2のPCI通信母線を介しての通信の容易化に関連したタスクを遂行するだけである当該第2のホスト装置と、
前記第2のPCI通信母線に動作可能に結合された第4のCPUと、
前記第1及び第2のPCI通信母線の間の通信を容易にするように動作可能である第1の通信装置とを有しており、
前記第4のCPUは、たとえ前記第1のCPUが動作可能でない場合でも、前記第1の通信装置を介して前記第2のCPUと通信する、請求項1記載のデータ処理システム。 - 前記第2のホスト装置はPCIホスト装置を有し、
前記第2のホスト装置及び前記第2のPCI通信母線は第2のバックプレーン上に配置されており、
更に、前記第2のバックプレーンに結合されていると共に、更に前記第2のPCI通信母線に動作可能に結合されている第2の電気コネクタを含み、
前記第4のCPUは前記第2の電気コネクタを介して前記第2のPCI通信母線に電気接続されており、
前記データ処理システムは更に、前記第2のPCI通信母線に動作可能に結合されている第5の装置を有し、前記第5の装置は、たとえ前記第1のPCI通信母線に結合された前記第1のCPUが動作可能でない場合でも、前記第2のPCI通信母線を介して前記第4のCPUと通信する、請求項5記載のデータ処理システム。 - 前記第1の通信装置が、PCI−PCIブリッジ(76)である、請求項5または6に記載のデータ処理システム。
- 前記第1の通信装置が、ネットワーク(176)に電気的に結合された遠隔通信装置(136)である、請求項5または6に記載のデータ処理システム。
- データ処理システムが、第1のPCI通信母線に動作可能に結合されていて、前記第1のPCI通信母線を介しての通信の容易化に関連したタスクを遂行するだけである第1のホスト装置と、前記第1のPCI通信母線に動作可能に結合された第1のCPUと、共に前記第1のPCI通信母線に動作可能に結合された第2のCPU及び第3のメモリ装置とを有している場合において、データ処理システムを制御するための方法であって、
前記第1のPCI通信母線を介して第1のメッセージを送信するための許可を要求する許可要求信号を、前記第2のCPUから前記第1のホスト装置へ送る段階と、
前記第1のホスト装置が、他のCPUに前記第1のPCI通信母線を介して通信する許可を与えられていないとき、前記第1のホスト装置が、前記第1のメッセージを送信する許可を前記第1のPCI通信母線を介して前記第2のCPU及び前記第3のメモリ装置を含む前記第1のPCI通信母線に接続された装置の内の任意の装置に与える段階と、
前記任意の装置が前記第1のホスト装置から許可を受けたとき、たとえ前記第1の処理CPUが動作可能でない場合でも前記任意の装置から前記第3のメモリ装置を含む前記第1のPCI通信母線に接続された装置の内の前記第2のCPU及び前記任意の装置以外の装置へ前記第1のメッセージを送信する段階と、
を有している方法。 - 前記第1のホスト装置はPCIホスト装置を有しており、
前記第1のホスト装置及び前記第1のPCI通信母線は第1のバックプレーン上に配置されており、
前記第1のホスト装置が、前記第1のCPU、前記第2のCPU及び前記第3のメモリ装置に第1、第2及び第3のアドレス範囲をそれぞれ割り当てる段階を更に有している、請求項9記載の方法。
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