CN100481046C - 数据处理系统 - Google Patents
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Abstract
提供一种根据一个示范实施例的数据处理系统。数据处理系统包括可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置实质上仅执行与帮助通过第一PCI通信总线的通信相关的任务。数据处理系统还包括可操作地耦合到第一PCI通信总线的第一处理装置。最后,数据处理系统包括都可操作地耦合到第一PCI通信总线的第二和第三装置。第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
Description
发明背景
采用外围部件互连(PCI)通信总线的计算机系统具有中央处理器(CPU),执行以下双重功能:(i)执行各种非通信软件程序的数学计算,以及(ii)执行用于仲裁或授权耦合到PCI总线的各种装置之间在一个或多个PCI总线上的通信的主机功能性。但是,这种体系结构的缺点在于,当CPU不可操作时,CPU无法执行主机任务,因而在耦合到PCI总线的装置之间不能进行通信。
因此,需要一种系统,它即使在耦合到PCI总线的CPU中的一个或多个不再可操作时也允许在PCI总线上通信。
发明概述
提供一种根据一个示范实施例的数据处理系统。所述数据处理系统包括可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置实质上仅执行与帮助通过第一PCI通信总线的通信相关的任务。所述数据处理系统还包括可操作地耦合到第一PCI通信总线的第一处理装置。最后,所述数据处理系统包括都可操作地耦合到第一PCI通信总线的第二和第三装置。第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
提供一种根据另一个示范实施例的数据处理系统。所述数据处理系统包括可操作地耦合到第一PCI通信总线、用于仅执行与帮助通过第一PCI通信总线的通信相关的任务的第一主机装置部件。所述数据处理系统还包括可操作地耦合到第一PCI通信总线、用于执行计算任务的第一处理装置部件。所述数据处理系统还包括均可操作地耦合到第一PCI通信总线、用于相互通信的第二和第三装置部件。第二装置部件配置成向第一主机装置部件请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置部件不可操作,第二装置部件也在接收到来自第一主机装置部件的授权时向第三装置部件传送第一消息。
提供一种根据另一个示范实施例的数据处理系统。所述数据处理系统包括具有第一主机装置、第一PCI通信总线以及第一、第二、第三电连接器的第一底板。第一主机装置可操作地耦合到第一PCI通信总线。第一PCI通信总线可操作地耦合到第一、第二和第三电连接器,其中,第一主机装置仅执行与帮助通过第一PCI通信总线的通信相关的任务。数据处理系统还包括可操作地经由第一电连接器耦合到第一PCI通信总线的第一处理装置。数据处理系统还包括均可操作地分别经由第二和第三电连接器耦合到第一PCI通信总线的第二和第三装置。第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
提供一种用于控制根据另一个示范实施例的数据处理系统的方法。所述数据处理系统具有:可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置仅执行与帮助通过第一PCI通信总线的通信相关的任务;可操作地耦合到第一PCI通信总线的第一处理装置;以及均可操作地耦合到第一PCI通信总线的第二和第三装置。该方法包括从第二装置向第一主机装置发送请求通过第一PCI通信总线传送第一消息的授权的授权请求信号。该方法还包括在由第二装置接收到来自第一主机装置的授权时,即使第一处理装置不可操作,也从第二装置向第三装置传送第一消息。
提供一种根据另一个示范实施例的制造产品。制造产品包括具有编码到其中、用于控制数据处理系统的计算机程序的计算机存储媒体。数据处理系统具有:可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置仅执行与帮助通过第一PCI通信总线的通信相关的任务;可操作地耦合到第一PCI通信总线的第一处理装置;以及均可操作地耦合到第一PCI通信总线的第二和第三装置。计算机存储媒体包括用于从第二装置向第一主机装置发送请求通过第一PCI通信总线传送第一消息的授权的授权请求信号的代码。计算机存储媒体还包括用于在第二装置接收到来自第一主机装置的授权时、即使第一处理装置不可操作、也从第二装置向第三装置传送第一消息的代码。
附图简介
图1是根据一个示范实施例的数据处理系统的示意图;
图2是根据另一个示范实施例的数据处理系统的示意图;
图3是根据又一个示范实施例的数据处理系统的示意图;
图4是用于控制图1的数据处理系统中的通信的方法的流程图;
图5和图6是用于控制图3的数据处理系统中的通信的方法的流程图。
发明详细说明
参照图1,提供一种根据一个示范实施例、用于控制PCI装置之间的数据通信的数据处理系统10。数据处理系统10包括PCI主机装置12、PCI通信总线14、电连接器16、18、20、22、24、底板26、调制解调器28、CPU 30、存储装置32、CPU 34以及视频显示装置36。本文中的CPU或处理装置被定义为能够执行计算任务的任何装置。电连接器又被本领域的技术人员称作电插槽。例如,电连接器16通常称作PCI总线上的“插槽1”。
底板26包括衬底,在其上附加了PCI主机装置12、PCI总线14和电连接器16、18、20、22、24。PCI主机装置12被提供以用于实质上仅执行与帮助通过PCI通信总线14的通信相关的任务。PCI主机装置12为通过总线14进行通信的装置的每个分配唯一地址范围。此外,PCI主机装置12还配置通过总线14进行通信的装置的每个中的PCI接口,并启用那些PCI接口。此外,PCI主机装置12每次仅授权耦合到总线14的一个装置在总线14上进行通信。为了在总线14上进行通信,可操作地耦合到总线14的装置向PCI主机装置12发送授权请求信号。此后,PCI主机装置12可向请求装置传送授权该装置通过总线14传送消息的授权允许信号。PCI通信总线包括PCI2.0、PCI 2.1、PCI 2.2、PCI 2.3及其任何等效物其中之一。在一个备选实施例中,PCI通信总线包括PCI-X总线、Compact PCI总线、PCI Express总线及其任何等效物其中之一。此外,在另一个备选实施例中,PCI通信总线可由任何其它类型的并行通信总线或串行通信总线取代。
PCI主机装置12电气耦合到总线14以及耦合到电连接器16、18、20、22、24。电连接器16、18、20、22、24也电气耦合到总线14。
数据处理系统10的其余装置经由电连接器电气耦合到PCI通信总线14。具体来说,调制解调器28、CPU 30、存储装置32、CPU 34和视频显示装置36分别电气耦合到电连接器16、18、20、22、24。
系统10的一个基本优点在于,即使CPU 30、34其中之一不可操作,通信也可通过PCI通信总线14在装置之间进行。例如,即使CPU34不可操作,CPU 30也可经由总线14与存储装置32进行通信。
参照图4,现在说明用于在数据处理系统10中传送数据的方法。应当注意,虽然CPU 30与存储装置32之间的通信将用来描述系统10的操作,但是,即使CPU 30、34其中之一不可操作,总线14上的任何两个装置也可通过总线14相互通信。
在步骤190,PCI主机装置12分配唯一地址范围,以便配置和启用到可操作地与PCI通信总线14耦合的CPU 30、CPU 34、调制解调器28、存储装置32和视频显示装置36中的每个的PCI接口。
在步骤192,CPU 30向PCI主机装置12发送授权请求信号,从而获取授权以便与存储装置32进行通信。
在步骤194,PCI主机装置12向CPU 30发送授权允许信号。
在步骤196,在接收到授权允许信号时,即使CPU 34不可操作,CPU 30也通过PCI通信总线14向存储装置32发送消息。
参照图2,说明一种根据另一个示范实施例、用于控制PCI装置之间的数据通信的数据处理系统48。数据处理系统48包括子系统49、子系统50和PCI-PCI桥接器76。
子系统49包括PCI总线52、电连接器54、56、58、60、62、底板64、PCI主机装置66、存储装置68、CPU 70、CPU 72以及存储装置74。底板64包括衬底,在其上附加了PCI总线52和电连接器54、56、58、60、62。如上所述,底板64与底板26之间的主要差别在于,PCI主机装置没有直接附加到底板64的衬底上。PCI主机装置66而是电气耦合到电连接器60。PCI主机装置66为通过PCI通信总线52进行通信的装置中的每个分配唯一地址范围。此外,PCI主机装置66还配置通过总线52进行通信的装置的每个中的PCI接口,并启用那些PCI接口。此外,PCI主机装置66每次仅授权耦合到总线52的一个装置在总线52上进行通信。PCI主机装置66电气耦合到总线52以及耦合到电连接器54、56、58、60、62。电连接器54、56、58、60、62也电气耦合到总线52。
子系统49的其余装置经由电连接器电气耦合到PCI通信总线52。具体来说,存储装置68、CPU 70、CPU 72和存储装置74分别电气耦合到电连接器54、56、58、62。
子系统50包括PCI总线78、电连接器80、82、84、86、88、底板90、PCI主机装置92、存储装置94、CPU 96、存储装置98以及CPU 100。底板90包括衬底,在其上附加了PCI总线78和电连接器80、88、84、86、88。PCI主机装置92没有直接附加到底板90的衬底上。PCI主机装置92而是电气耦合到电连接器84。
PCI主机装置92为通过PCI通信总线78进行通信的装置的每个分配唯一地址范围。此外,PCI主机装置92还配置通过总线78进行通信的装置的每个中的PCI接口,并启用PCI接口。此外,PCI主机装置92每次仅授权耦合到总线78的一个装置在总线78上进行通信。PCI主机装置92电气耦合到PCI通信总线78以及耦合到电连接器80、82、84、86、88。电连接器80、82、84、86、88也电气耦合到总线78。
子系统50的其余装置经由电连接器电气耦合到PCI通信总线78。具体来说,存储装置94、CPU 96、存储装置98和CPU 100分别电气耦合到电连接器80、82、86、88。
数据处理系统48还包括可操作地耦合在子系统49和50之间的PCI-PCI桥接器76。具体来说,桥接器76电气耦合在PCI通信总线52与PCI通信总线78之间。本领域的技术人员会知道,桥接器76可采用多种已知耦合配置之一可操作地耦合到总线52和78。桥接器76允许总线52上的装置与可操作地耦合到总线78的装置进行通信,反之亦然。
数据处理系统48的一个优点在于,即使耦合到其中的CPU中的一个或多个不可操作,附加到总线52上的装置也可相互通信。例如,即使CPU 70不可操作,PCI主机装置66也允许CPU 72与装置68、74之间在总线52上的通信。
类似地,即使耦合到其中的CPU中的一个或多个不可操作,可操作地耦合到总线78的装置也可相互通信。例如,即使CPU 96不可操作,PCI主机装置92也允许CPU 100与存储装置94之间在总线78上的通信。
数据处理系统48的另一个优点在于,即使一个或多个CPU在总线52和78中的任一个上不可操作,附加到总线52的装置也可与附加到总线78的装置进行通信。例如,即使CPU 72、CPU 96和CPU 100不可操作,总线52上的CPU 70也可经由桥接器76与总线78上的存储装置98进行通信。
数据处理系统48的另一个优点在于,如果PCI主机装置66变成不可操作,则PCI主机装置66可易于被替换。具体来说,PCI主机装置66可从电连接器60断开连接,以及新的PCI主机装置可插入电连接器60中。
参照图3,说明一种根据另一个示范实施例、用于控制PCI装置之间的数据通信的数据处理系统119。数据处理系统119包括子系统120、子系统121和通信网络176。
子系统120包括PCI主机装置122、PCI总线124、电连接器126、128、130、132、134、底板135、远程通信装置136、存储装置138、CPU 140、存储装置142和CPU 144。底板135包括衬底,在其上附加了PCI主机装置122、PCI通信总线124和电连接器126、128、130、132、134。PCI主机装置122为通过PCI通信总线124进行通信的装置的每个分配唯一地址范围。此外,PCI主机装置122还配置通过总线124进行通信的装置的每个中的PCI接口,并启用PCI接口。此外,PCI主机装置122每次仅授权耦合到总线124的一个装置在总线124上进行通信。
PCI主机装置122电气耦合到PCI通信总线124以及耦合到电连接器126、128、130、132、134。电连接器126、128、130、132、134电气耦合到总线124。
子系统120的其余装置经由电连接器电气耦合到PCI通信总线124。具体来说,存储装置138、CPU 140、远程通信装置136、存储装置142和CPU 144分别电气耦合到电连接器126、128、130、132、134。
子系统121包括PCI主机装置150、PCI总线152、电连接器154、156、158、160、162、底板164、视频显示装置168、CPU 170、远程通信装置166、存储装置172和CPU 174。底板164包括衬底,在其上附加了PCI主机装置150、PCI通信总线152和电连接器154、156、158、160、162。PCI主机装置150为通过PCI通信总线152进行通信的装置的每个分配唯一地址范围。此外,PCI主机装置150还配置通过总线152进行通信的装置的每个中的PCI接口,并启用PCI接口。此外,PCI主机装置150每次仅授权耦合到总线152的一个装置在总线152上进行通信。PCI主机装置150电气耦合到总线152以及耦合到电连接器154、156、158、160、162。电连接器154、156、158、160、162也电气耦合到总线152。
子系统121的其余装置经由电连接器电气耦合到PCI通信总线152。具体来说,视频显示装置168、CPU 170、远程通信装置166、存储装置172和CPU 174分别电气耦合到电连接器154、156、158、160、162。
数据处理系统119还包括可操作地耦合在子系统120和121之间的通信网络176。具体来说,网络176电气耦合在远程通信装置136与远程通信装置166之间。远程通信装置136、166和通信网络176允许PCI通信总线124上的装置与PCI通信总线152上的装置进行通信,反之亦然。
参照图5和图6,现在说明用于在数据处理系统119中传送数据的方法。应当注意,虽然CPU 140与存储装置172之间的通信将用来描述系统119的操作,但是,即使CPU 140、144、170和174中的一个或多个不可操作,总线124和152上的任何两个装置也可相互通信。
在步骤210,PCI主机装置122为可操作地耦合到PCI通信总线124的CPU 140、CPU 144、远程通信装置136、存储装置138和存储装置142分配唯一地址范围。此外,PCI主机装置122还配置CPU140、CPU 144、远程通信装置136、存储装置138和存储装置142的每个中的PCI接口,并启用PCI接口。
在步骤212,PCI主机装置150为可操作地耦合到PCI通信总线152的CPU 170、CPU 174、远程通信装置166、存储装置172和视频显示装置168分配唯一地址范围。此外,PCI主机装置150还配置远程通信装置166、存储装置172和视频显示装置168的每个中的PCI接口,并启用PCI接口。
在步骤214,远程通信装置136可操作地经由通信网络176与远程通信装置166进行通信。
在步骤216,CPU 140向PCI主机装置122发送授权请求信号,从而获取授权以便与远程通信装置136进行通信。
在步骤218,PCI主机装置122向CPU 140发送授权允许信号。
在步骤220,CPU 140向远程通信装置136传送第一消息以便进一步传送给可操作地耦合到PCI通信总线152的存储装置172。
在步骤224,远程通信装置136经由通信网络176把从CPU 140接收的第一消息重发给远程通信装置166。
在步骤226,远程通信装置166向可操作地耦合到PCI通信总线152的PCI主机装置150发送授权请求信号,从而获取授权以便与存储装置172进行通信。
在步骤228,PCI主机装置150向远程通信装置166发送授权允许信号。
在步骤230,即使在CPU 144、CPU 170或者CPU 174不可操作时,远程通信装置166也通过PCI通信总线152把从远程通信装置136接收的第一消息重发给存储装置172。
数据处理系统119的一个优点在于,即使一个或多个CPU在总线124和152的任一个上不可操作,附加到总线124上的装置也可与附加到总线152上的装置进行通信。例如,即使CPU 144、CPU 170和CPU 174不可操作,总线124上的CPU 140也可经由通信网络176与总线152上的存储装置172进行通信。
因此,数据处理系统119提供即使在连接到总线的CPU不可操作时也允许通过一个或多个PCI总线的通信的技术效果。
虽然参照示范实施例描述了本发明的实施例,但是本领域的技术人员会理解,可进行各种变更,以及等效方案可代替其中的元件,而没有背离本发明的范围。另外,可对本发明的理论进行多种修改以适合具体情况,而没有背离其范围。因此,意味着本发明不限于为执行本发明所公开的实施例,本发明而是包括落入所附权利要求的范围内的所有实施例。此外,术语“第一”、“第二”等的使用不表示任何重要性的排序,术语“第一”、“第二”等而是用来区分各元件。
Claims (14)
1.一种数据处理系统,包括:
第一主机装置,可操作地耦合到第一PCI通信总线,其中,第一主机装置实质上仅执行与帮助通过第一PCI通信总线的通信相关的任务;
第一处理装置,可操作地耦合到第一PCI通信总线;以及
第二和第三装置,都可操作地耦合到第一PCI通信总线,第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
2.如权利要求1所述的数据处理系统,其特征在于,第一主机装置包括PCI主机装置。
3.如权利要求1所述的数据处理系统,其特征在于,第一主机装置和第一PCI通信总线设置在第一底板上。
4.如权利要求3所述的数据处理系统,其特征在于,还包括耦合到第一底板并且还可操作地耦合到第一PCI通信总线的第一电连接器。
5.如权利要求4所述的数据处理系统,其特征在于,第一处理装置经由第一电连接器电气连接到第一PCI通信总线。
6.如权利要求1所述的数据处理系统,其特征在于,第一主机装置分别向第一处理装置和第二、第三装置分配第一、第二和第三地址范围。
7.如权利要求1所述的数据处理系统,其特征在于,第一主机装置从第二装置接收向第三装置传送第一消息的请求,其中,在没有其它装置被授权通过第一PCI通信总线进行通信时,第一主机装置授权第二装置传送第一消息。
8.如权利要求1所述的数据处理系统,其特征在于,第二装置包括第二处理装置。
9.如权利要求1所述的数据处理系统,其特征在于,还包括:
第二主机装置,可操作地耦合到第二PCI通信总线,其中,第二主机装置仅执行与帮助通过第二PCI通信总线的通信相关的任务;
第四装置,可操作地耦合到第二PCI通信总线;以及
第一通信装置,可操作地帮助第一与第二PCI通信总线之间的通信,其中,即使第一处理装置不可操作,第四装置也经由第一通信装置与第二装置进行通信。
10.如权利要求9所述的数据处理系统,其特征在于,第二主机装置包括PCI主机装置。
11.如权利要求9所述的数据处理系统,其特征在于,第四装置包括第二处理装置。
12.如权利要求9所述的数据处理系统,其特征在于,还包括可操作地耦合到第二PCI通信总线的第五装置,其中,即使耦合到第一PCI通信总线的第一处理装置不可操作,第五装置也经由第二PCI通信总线与第四装置进行通信。
13.一种数据处理系统,包括:
第一底板,具有第一主机装置、第一PCI通信总线以及第一、第二和第三电连接器,第一主机装置可操作地耦合到第一PCI通信总线,第一PCI通信总线可操作地耦合到第一、第二和第三电连接器,其中,第一主机装置仅执行与帮助通过第一PCI通信总线的通信相关的任务;
第一处理装置,可操作地经由第一电连接器耦合到第一PCI通信总线;以及
第二和第三装置,都可操作地分别经由第二和第三电连接器耦合到第一PCI通信总线,第二装置配置成向第一主机装置请求通过第一PCI通信总线传送第一消息的授权,其中,即使第一处理装置不可操作,第二装置也在接收到来自第一主机装置的授权时向第三装置传送第一消息。
14.一种用于控制数据处理系统的方法,所述数据处理系统具有:可操作地耦合到第一PCI通信总线的第一主机装置,其中,第一主机装置仅执行与帮助通过第一PCI通信总线的通信相关的任务;可操作地耦合到第一PCI通信总线的第一处理装置;以及都可操作地耦合到第一PCI通信总线的第二和第三装置,所述方法包括:
从第二装置向第一主机装置发送请求通过第一PCI通信总线传送第一消息的授权的授权请求信号;以及
在第二装置接收到来自第一主机装置的授权时,即使第一处理装置不可操作,也从第二装置向第三装置传送第一消息。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/710,030 | 2004-06-14 | ||
US10/710,030 US7054966B2 (en) | 2004-06-14 | 2004-06-14 | Data processing system |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1965303A CN1965303A (zh) | 2007-05-16 |
CN100481046C true CN100481046C (zh) | 2009-04-22 |
Family
ID=34966786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2005800189953A Expired - Fee Related CN100481046C (zh) | 2004-06-14 | 2005-04-15 | 数据处理系统 |
Country Status (9)
Country | Link |
---|---|
US (1) | US7054966B2 (zh) |
EP (1) | EP1769370B1 (zh) |
JP (1) | JP5010471B2 (zh) |
KR (1) | KR101107951B1 (zh) |
CN (1) | CN100481046C (zh) |
AT (1) | ATE514996T1 (zh) |
ES (1) | ES2366368T3 (zh) |
PL (1) | PL1769370T3 (zh) |
WO (1) | WO2006001886A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9940283B2 (en) | 2011-04-11 | 2018-04-10 | Ineda Systems Inc. | Application sharing in multi host computing systems |
US8954643B2 (en) * | 2012-07-25 | 2015-02-10 | Honeywell International Inc. | Scheduled peripheral component interconnect arbiter |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4504906A (en) | 1982-11-30 | 1985-03-12 | Anritsu Electric Company Limited | Multiprocessor system |
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-
2004
- 2004-06-14 US US10/710,030 patent/US7054966B2/en not_active Expired - Fee Related
-
2005
- 2005-04-15 ES ES05738907T patent/ES2366368T3/es active Active
- 2005-04-15 CN CNB2005800189953A patent/CN100481046C/zh not_active Expired - Fee Related
- 2005-04-15 PL PL05738907T patent/PL1769370T3/pl unknown
- 2005-04-15 EP EP05738907A patent/EP1769370B1/en not_active Not-in-force
- 2005-04-15 JP JP2007527234A patent/JP5010471B2/ja not_active Expired - Fee Related
- 2005-04-15 WO PCT/US2005/012974 patent/WO2006001886A1/en active Application Filing
- 2005-04-15 KR KR1020077000869A patent/KR101107951B1/ko not_active IP Right Cessation
- 2005-04-15 AT AT05738907T patent/ATE514996T1/de not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US7054966B2 (en) | 2006-05-30 |
ES2366368T3 (es) | 2011-10-19 |
JP2008503009A (ja) | 2008-01-31 |
ATE514996T1 (de) | 2011-07-15 |
CN1965303A (zh) | 2007-05-16 |
KR20070024726A (ko) | 2007-03-02 |
KR101107951B1 (ko) | 2012-01-31 |
PL1769370T3 (pl) | 2011-11-30 |
US20050278471A1 (en) | 2005-12-15 |
JP5010471B2 (ja) | 2012-08-29 |
EP1769370B1 (en) | 2011-06-29 |
WO2006001886A1 (en) | 2006-01-05 |
EP1769370A1 (en) | 2007-04-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090422 Termination date: 20180415 |