JPH10240681A - 情報処理装置およびそのバス接続方法 - Google Patents
情報処理装置およびそのバス接続方法Info
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- JPH10240681A JPH10240681A JP4537597A JP4537597A JPH10240681A JP H10240681 A JPH10240681 A JP H10240681A JP 4537597 A JP4537597 A JP 4537597A JP 4537597 A JP4537597 A JP 4537597A JP H10240681 A JPH10240681 A JP H10240681A
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- cpu
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Abstract
(57)【要約】
【課題】 複数のＣＰＵの処理に関する自由度を上げ
る。 【解決手段】 ＣＰＵ１が汎用バス１４に接続されてい
る時には、バスアービーター３およびホスト−汎用バス
ブリッジおよびメモリコントローラ６によりＣＰＵ２の
汎用バス１４へのアクセスを禁止する。このとき、ホス
トグラッフィックブリッジ８によりＣＰＵ２を専用バス
に接続し、ＣＰＵ１が動作中でもＣＰＵ２がグラフィッ
クコントーラ１１にアクセス可能とする。
る。 【解決手段】 ＣＰＵ１が汎用バス１４に接続されてい
る時には、バスアービーター３およびホスト−汎用バス
ブリッジおよびメモリコントローラ６によりＣＰＵ２の
汎用バス１４へのアクセスを禁止する。このとき、ホス
トグラッフィックブリッジ８によりＣＰＵ２を専用バス
に接続し、ＣＰＵ１が動作中でもＣＰＵ２がグラフィッ
クコントーラ１１にアクセス可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵを有
する情報処理装置およびそのバス接続方法に関する。
する情報処理装置およびそのバス接続方法に関する。
【０００２】
【従来の技術】図５，図６および図７は、従来の複数の
ＣＰＵを有する情報処理装置の例としての汎用コンピュ
ータのシステム構成を示す。図５は、いわゆるSymmetri
cal Multi-Processor システムの構成例である。
ＣＰＵを有する情報処理装置の例としての汎用コンピュ
ータのシステム構成を示す。図５は、いわゆるSymmetri
cal Multi-Processor システムの構成例である。
【０００３】図５において、１，２はＣＰＵ、３はバス
アービター(Bus Arbiter) 、４，６はホスト(Host)汎用
バスブリッジ(Bridge)兼メモリコントローラ(Memory Co
ntroller) である。５はメモリ、９はブートコードやＢ
ＩＯＳを格納するＲＯＭ、１４はＰＣＩなどの汎用バス
である。２０はインタフェース（Ｉ／Ｏ）である。ＣＰ
Ｕ１，ＣＰＵ２は対称的にＰＣＩ等の汎用バス１４に接
続されている。
アービター(Bus Arbiter) 、４，６はホスト(Host)汎用
バスブリッジ(Bridge)兼メモリコントローラ(Memory Co
ntroller) である。５はメモリ、９はブートコードやＢ
ＩＯＳを格納するＲＯＭ、１４はＰＣＩなどの汎用バス
である。２０はインタフェース（Ｉ／Ｏ）である。ＣＰ
Ｕ１，ＣＰＵ２は対称的にＰＣＩ等の汎用バス１４に接
続されている。
【０００４】図６の例は、ＣＰＵ１，ＣＰＵ２のアーキ
テクチャが互いに異なる場合に多く用いられる従来例で
ある。図６において、２１は、複数のＣＰＵのうち、ど
ちらをアクティブにするかを選択し、アクティブなＣＰ
Ｕを汎用バス等システムに接続するための切替手段であ
る。
テクチャが互いに異なる場合に多く用いられる従来例で
ある。図６において、２１は、複数のＣＰＵのうち、ど
ちらをアクティブにするかを選択し、アクティブなＣＰ
Ｕを汎用バス等システムに接続するための切替手段であ
る。
【０００５】このような従来例では、ユーザが、複数の
ＣＰＵの中から１つのＣＰＵを選択すると、選択されな
かったＣＰＵは、動作を停止する。なお、図６の例は、
もっとも一般的な、ＣＰＵ２がＰＣＩの汎用バスに接続
されるドーターカードとしてサポートされている例を示
しており、ＣＰＵ１が選択されている時は、汎用バスに
接続されているＲＯＭに内蔵されたコードによりブート
し、ＣＰＵ２が選択されている時は、ＣＰＵのローカル
バスに接続されたＲＯＭによりブートする例となってい
る。
ＣＰＵの中から１つのＣＰＵを選択すると、選択されな
かったＣＰＵは、動作を停止する。なお、図６の例は、
もっとも一般的な、ＣＰＵ２がＰＣＩの汎用バスに接続
されるドーターカードとしてサポートされている例を示
しており、ＣＰＵ１が選択されている時は、汎用バスに
接続されているＲＯＭに内蔵されたコードによりブート
し、ＣＰＵ２が選択されている時は、ＣＰＵのローカル
バスに接続されたＲＯＭによりブートする例となってい
る。
【０００６】さらに、複数のＣＰＵを有するコンピュー
タとしては、図７のような例が挙げられる。図７は、主
ＣＰＵ（ＣＰＵ１）に加え、特定のＩ／Ｏのコントロー
ラとして、副ＣＰＵ（ＣＰＵ２）を有するシステムの構
成例である。上記の副ＣＰＵが果たす機構としては、プ
リンタなどの制御だけでなく、例えば、該Ｉ／Ｏがグラ
フィックコントローラである場合に、その表示性能を向
上させるアクセラレータである場合も、ここでいう従来
例に含まれる。
タとしては、図７のような例が挙げられる。図７は、主
ＣＰＵ（ＣＰＵ１）に加え、特定のＩ／Ｏのコントロー
ラとして、副ＣＰＵ（ＣＰＵ２）を有するシステムの構
成例である。上記の副ＣＰＵが果たす機構としては、プ
リンタなどの制御だけでなく、例えば、該Ｉ／Ｏがグラ
フィックコントローラである場合に、その表示性能を向
上させるアクセラレータである場合も、ここでいう従来
例に含まれる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、それぞれ、以下のような課題があっ
た。
来例においては、それぞれ、以下のような課題があっ
た。
【０００８】（１）図５の例において、複数ＣＰＵの性
能を、共に最大限活用するためには、そのシステムの上
で稼働するＯＳが、マルチ−プロセッサ(Multi-Procecc
or)に対応したものであると同時に、アプリケーション
(Application) もマルチスレッド(Multi-thread)対応な
ど、然るべきプログラム構造を有している必要があっ
た。
能を、共に最大限活用するためには、そのシステムの上
で稼働するＯＳが、マルチ−プロセッサ(Multi-Procecc
or)に対応したものであると同時に、アプリケーション
(Application) もマルチスレッド(Multi-thread)対応な
ど、然るべきプログラム構造を有している必要があっ
た。
【０００９】（２）また、図６の従来例においては、図
５の例のようなソフトウェア的配慮は、必要ないもの
の、複数のＣＰＵの性能を同時に享受することは、不可
能であった。
５の例のようなソフトウェア的配慮は、必要ないもの
の、複数のＣＰＵの性能を同時に享受することは、不可
能であった。
【００１０】（３）さらに、図７のような従来例におい
ては、副ＣＰＵを特定のＩ／Ｏ制御用以外に使用するこ
とができず、特に副ＣＰＵのアーキテクチャが、主ＣＰ
Ｕとは異なる場合に、ユーザが希望するアプリケーショ
ン・プログラムを実行のために、副ＣＰＵの能力や命令
コードを利用することはできなかった。
ては、副ＣＰＵを特定のＩ／Ｏ制御用以外に使用するこ
とができず、特に副ＣＰＵのアーキテクチャが、主ＣＰ
Ｕとは異なる場合に、ユーザが希望するアプリケーショ
ン・プログラムを実行のために、副ＣＰＵの能力や命令
コードを利用することはできなかった。
【００１１】そこで、本発明の目的は、複数のＣＰＵの
動作の制限を緩和し、動作の自由度を増した情報処理装
置およびそのバス接続方法を提供することにある。
動作の制限を緩和し、動作の自由度を増した情報処理装
置およびそのバス接続方法を提供することにある。
【００１２】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、複数のＣＰＵおよび１以
上の回路が第１のバスに接続され、前記複数のＣＰＵの
中の特定のＣＰＵが前記第１のバスに接続しているとき
には他のＣＰＵの前記第１のバスへの接続が禁止される
情報処理装置において、前記第１のバスとは別個であっ
て、回路を接続した第２のバスと、前記特定のＣＰＵが
前記第１のバスに接続しているときには、前記他のＣＰ
Ｕを前記第２のバスへ接続する第１の接続手段とを具え
たことを特徴とする。
るために、請求項１の発明は、複数のＣＰＵおよび１以
上の回路が第１のバスに接続され、前記複数のＣＰＵの
中の特定のＣＰＵが前記第１のバスに接続しているとき
には他のＣＰＵの前記第１のバスへの接続が禁止される
情報処理装置において、前記第１のバスとは別個であっ
て、回路を接続した第２のバスと、前記特定のＣＰＵが
前記第１のバスに接続しているときには、前記他のＣＰ
Ｕを前記第２のバスへ接続する第１の接続手段とを具え
たことを特徴とする。
【００１３】請求項２の発明は、請求項１に記載の情報
処理装置において、前記複数のＣＰＵの中から前記特定
のＣＰＵを選択する選択手段をさらに具えたことを特徴
とする。
処理装置において、前記複数のＣＰＵの中から前記特定
のＣＰＵを選択する選択手段をさらに具えたことを特徴
とする。
【００１４】請求項３の発明は、請求項１に記載の情報
処理装置において、前記第２のバスにはプログラムを格
納する記憶手段が接続され、前記他のＣＰＵは前記プロ
グラムを読み出し、実行することを特徴とする。
処理装置において、前記第２のバスにはプログラムを格
納する記憶手段が接続され、前記他のＣＰＵは前記プロ
グラムを読み出し、実行することを特徴とする。
【００１５】請求項４の発明は、請求項３に記載の情報
処理装置において、前記第１のバスと前記第２のバスを
接続する第３の接続手段をさらに有し、前記特定のＣＰ
Ｕは前記記憶手段に対して前記プログラムを書き込むこ
とを特徴とする。
処理装置において、前記第１のバスと前記第２のバスを
接続する第３の接続手段をさらに有し、前記特定のＣＰ
Ｕは前記記憶手段に対して前記プログラムを書き込むこ
とを特徴とする。
【００１６】請求項５の発明は、請求項１に記載の情報
処理装置において、前記特定のＣＰＵは前記他のＣＰＵ
をリセット可能であることを特徴とする。
処理装置において、前記特定のＣＰＵは前記他のＣＰＵ
をリセット可能であることを特徴とする。
【００１７】請求項６の発明は、請求項１に記載の情報
処理装置において、前記第２のバスに接続された回路へ
接続するための第３のバスと、該第３のバスへ前記特定
のＣＰＵを接続する第２の接続手段とをさらに具えたこ
とを特徴とする。
処理装置において、前記第２のバスに接続された回路へ
接続するための第３のバスと、該第３のバスへ前記特定
のＣＰＵを接続する第２の接続手段とをさらに具えたこ
とを特徴とする。
【００１８】請求項７の発明は、請求項６に記載の情報
処理装置において、前記第２のバスに接続された回路に
ついては前記他のＣＰＵにより一元的に制御することを
特徴とする。
処理装置において、前記第２のバスに接続された回路に
ついては前記他のＣＰＵにより一元的に制御することを
特徴とする。
【００１９】請求項８の発明は、請求項１に記載の情報
処理装置において、前記複数のＣＰＵのそれぞれが読み
出し実行するプログラムを記憶した複数の記憶手段を前
記第１のバスに接続することを特徴とする。
処理装置において、前記複数のＣＰＵのそれぞれが読み
出し実行するプログラムを記憶した複数の記憶手段を前
記第１のバスに接続することを特徴とする。
【００２０】請求項９の発明は、複数のＣＰＵおよび１
以上の回路が第１のバスに接続され、前記複数のＣＰＵ
の中の特定のＣＰＵが前記第１のバスに接続していると
きには他のＣＰＵの前記第１のバスへの接続が禁止され
る情報処理装置のバス接続方法において、前記第１のバ
スとは別個であって、回路を接続した第２のバスを設
け、前記特定のＣＰＵが前記第１のバスに接続している
ときには、前記他のＣＰＵを前記第２のバスへ接続する
ことを特徴とする。
以上の回路が第１のバスに接続され、前記複数のＣＰＵ
の中の特定のＣＰＵが前記第１のバスに接続していると
きには他のＣＰＵの前記第１のバスへの接続が禁止され
る情報処理装置のバス接続方法において、前記第１のバ
スとは別個であって、回路を接続した第２のバスを設
け、前記特定のＣＰＵが前記第１のバスに接続している
ときには、前記他のＣＰＵを前記第２のバスへ接続する
ことを特徴とする。
【００２１】請求項１０の発明は、請求項９に記載の情
報処理装置のバス接続方法において、前記複数のＣＰＵ
の中から前記特定のＣＰＵを選択することを特徴とす
る。
報処理装置のバス接続方法において、前記複数のＣＰＵ
の中から前記特定のＣＰＵを選択することを特徴とす
る。
【００２２】請求項１１の発明は、請求項９に記載の情
報処理装置のバス接続方法において、前記第２のバスに
はプログラムを格納する記憶手段が接続され、前記他の
ＣＰＵは前記プログラムを読み出し、実行することを特
徴とする。
報処理装置のバス接続方法において、前記第２のバスに
はプログラムを格納する記憶手段が接続され、前記他の
ＣＰＵは前記プログラムを読み出し、実行することを特
徴とする。
【００２３】請求項１２の発明は、請求項１１に記載の
情報処理装置のバス接続方法において、前記第１のバス
と前記第２のバスを接続回路により接続可能となし、前
記特定のＣＰＵは前記記憶手段に対して前記プログラム
を書き込むことを特徴とする。
情報処理装置のバス接続方法において、前記第１のバス
と前記第２のバスを接続回路により接続可能となし、前
記特定のＣＰＵは前記記憶手段に対して前記プログラム
を書き込むことを特徴とする。
【００２４】請求項１３の発明は、請求項１１に記載の
情報処理装置のバス接続方法において、前記特定のＣＰ
Ｕは前記他のＣＰＵをリセット可能であることを特徴と
する。
情報処理装置のバス接続方法において、前記特定のＣＰ
Ｕは前記他のＣＰＵをリセット可能であることを特徴と
する。
【００２５】請求項１４の発明は、請求項９に記載の情
報処理装置のバス接続方法において、前記第２のバスに
接続された回路へ接続するための第３のバスをさらに設
け、該第３のバスへ前記特定のＣＰＵを接続回路により
接続可能とすることを特徴とする。
報処理装置のバス接続方法において、前記第２のバスに
接続された回路へ接続するための第３のバスをさらに設
け、該第３のバスへ前記特定のＣＰＵを接続回路により
接続可能とすることを特徴とする。
【００２６】請求項１５の発明は、請求項１４に記載の
情報処理装置のバス接続方法において、前記第２のバス
に接続された回路については前記他のＣＰＵにより一元
的に制御することを特徴とする。
情報処理装置のバス接続方法において、前記第２のバス
に接続された回路については前記他のＣＰＵにより一元
的に制御することを特徴とする。
【００２７】請求項１６の発明は、請求項９に記載の情
報処理装置のバス接続方法において、前記複数のＣＰＵ
のそれぞれが読み出し実行するプログラムを記憶した複
数の記憶手段を前記第１のバスに接続することを特徴と
する。
報処理装置のバス接続方法において、前記複数のＣＰＵ
のそれぞれが読み出し実行するプログラムを記憶した複
数の記憶手段を前記第１のバスに接続することを特徴と
する。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００２９】（第１の実施形態）図１において、図５〜
図７の従来例と同様の箇所には同一の符号を付してい
る。１，２はＣＰＵであり、そのアーキテクチャは、相
互に異なっても同一でもよい。３はバスアービター、
４，６は各ＣＰＵ１，２のローカルバスをＰＣＩなどの
汎用バス１４に接続するとともにメモリのアクセス制御
を行うホスト汎用バスブリッジ兼メモリコントローラで
ある。５はメモリ、７はＣＰＵ２のローカルバスに接続
され、同ＣＰＵの主記憶として作用するローカルメモリ
である。８はＣＰＵ２のローカルバスと本システムのＩ
／Ｏの１つであるグラフィックコントローラ１１の専用
バス（ＺＶ(Zoom Video)Ｐｏｒｔ／ＶＡＦＣ(VESA Adva
nced Feature Connectorなど）を結合するホスト−グラ
フィック専用バスブリッジ、９はブートコードやＢＩＯ
Ｓを格納するＲＯＭである。１０は、本コンピュータシ
ステムのその他のＩ／Ｏ、１１はグラフィックコントロ
ーラ、１２はＣＲＴである。１３はＬＣＤ（液晶表
示）、１４はＰＣＩなどの汎用バスである。１５はＣＰ
Ｕ１，ＣＰＵ２のうちのどちらを主ＣＰＵとして選択す
るかを決定するＣＰＵ選択回路、１６はユーザがどのＣ
ＰＵを主ＣＰＵとして選択するかを設定するスイッチで
ある。
図７の従来例と同様の箇所には同一の符号を付してい
る。１，２はＣＰＵであり、そのアーキテクチャは、相
互に異なっても同一でもよい。３はバスアービター、
４，６は各ＣＰＵ１，２のローカルバスをＰＣＩなどの
汎用バス１４に接続するとともにメモリのアクセス制御
を行うホスト汎用バスブリッジ兼メモリコントローラで
ある。５はメモリ、７はＣＰＵ２のローカルバスに接続
され、同ＣＰＵの主記憶として作用するローカルメモリ
である。８はＣＰＵ２のローカルバスと本システムのＩ
／Ｏの１つであるグラフィックコントローラ１１の専用
バス（ＺＶ(Zoom Video)Ｐｏｒｔ／ＶＡＦＣ(VESA Adva
nced Feature Connectorなど）を結合するホスト−グラ
フィック専用バスブリッジ、９はブートコードやＢＩＯ
Ｓを格納するＲＯＭである。１０は、本コンピュータシ
ステムのその他のＩ／Ｏ、１１はグラフィックコントロ
ーラ、１２はＣＲＴである。１３はＬＣＤ（液晶表
示）、１４はＰＣＩなどの汎用バスである。１５はＣＰ
Ｕ１，ＣＰＵ２のうちのどちらを主ＣＰＵとして選択す
るかを決定するＣＰＵ選択回路、１６はユーザがどのＣ
ＰＵを主ＣＰＵとして選択するかを設定するスイッチで
ある。
【００３０】同実施例において、ＣＰＵ１が、たとえば
Ｉｎｔｅｌ（登録商標）アーキテクチャのＣＰＵ，ＣＰ
Ｕ２がＰｏｗｅｒＰＣ（登録商標）といったように、相
互に異なるアーキテクチャである場合が最も典型的に本
発明の効果を説明できる。
Ｉｎｔｅｌ（登録商標）アーキテクチャのＣＰＵ，ＣＰ
Ｕ２がＰｏｗｅｒＰＣ（登録商標）といったように、相
互に異なるアーキテクチャである場合が最も典型的に本
発明の効果を説明できる。
【００３１】すなわち、マルチプロセッサに対応してい
ないＯＳ（オペレーティングシステム）およびアプリケ
ーションを動作させたいユーザが、スイッチ１６を操作
することにより、どちらのＣＰＵを用いてＯＳおよびア
プリケーションを動作させるかを設定する。例えばＣＰ
Ｕ１が選択された場合には、ＣＰＵ選択回路１５が、バ
スアービタ３およびホスト−グラフィック専用バスブリ
ッジ８に作用し、アービタ３により、ＣＰＵ２側からメ
モリ５および汎用バス１４にアクセスするのを禁止する
とともに、ホスト−グラフィック専用バスブリッジ８に
より、ＣＰＵ２がブラフィックコントローラ１１の制御
・処理を可能なように信号経路を設定する。
ないＯＳ（オペレーティングシステム）およびアプリケ
ーションを動作させたいユーザが、スイッチ１６を操作
することにより、どちらのＣＰＵを用いてＯＳおよびア
プリケーションを動作させるかを設定する。例えばＣＰ
Ｕ１が選択された場合には、ＣＰＵ選択回路１５が、バ
スアービタ３およびホスト−グラフィック専用バスブリ
ッジ８に作用し、アービタ３により、ＣＰＵ２側からメ
モリ５および汎用バス１４にアクセスするのを禁止する
とともに、ホスト−グラフィック専用バスブリッジ８に
より、ＣＰＵ２がブラフィックコントローラ１１の制御
・処理を可能なように信号経路を設定する。
【００３２】この場合、ＣＰＵ２の動作プログラムは、
ローカルメモリ７中のＲＯＭにあらかじめ焼き付けてお
く例、または、以下の手順による例が考えられる。
ローカルメモリ７中のＲＯＭにあらかじめ焼き付けてお
く例、または、以下の手順による例が考えられる。
【００３３】（１）ＣＰＵ１がホスト−汎用バスブリッ
ジ６を介して、ローカルメモリ（ＲＡＭ７にＣＰＵ２の
動作プログラムを書き込む。
ジ６を介して、ローカルメモリ（ＲＡＭ７にＣＰＵ２の
動作プログラムを書き込む。
【００３４】（２）ＣＰＵ２のリセットを解除する（こ
れは、ＣＰＵ１により制御されるＩ／Ｏポート等によ
る）。
れは、ＣＰＵ１により制御されるＩ／Ｏポート等によ
る）。
【００３５】本実施例は、ＣＰＵ２は、ＣＰＵ１による
グラフィックコントローラ１１の表示制御と平行して、
例えば、ＭＰＥＧデータのデコードすなわち動画表示の
高速処理などを司どらせる場合に有効である。
グラフィックコントローラ１１の表示制御と平行して、
例えば、ＭＰＥＧデータのデコードすなわち動画表示の
高速処理などを司どらせる場合に有効である。
【００３６】（第２の実施形態）図２は、本発明の第２
の実施形態のシステム構成を示す。第１の実施形態にお
いては、ＣＰＵ２側にのみ、ホスト−グラフィック専用
バスブリッジ８が存在したが、第２の実施形態ではＣＰ
Ｕ１側にもホスト−グラフィック専用バスブリッジを設
けている。その他は第１の実施形態と同様のシステム構
成である。なお、本発明は、これに限定されることな
く、システムが有する全てのＣＰＵ毎に同様のブリッジ
を設けることにより本発明を適用できる。
の実施形態のシステム構成を示す。第１の実施形態にお
いては、ＣＰＵ２側にのみ、ホスト−グラフィック専用
バスブリッジ８が存在したが、第２の実施形態ではＣＰ
Ｕ１側にもホスト−グラフィック専用バスブリッジを設
けている。その他は第１の実施形態と同様のシステム構
成である。なお、本発明は、これに限定されることな
く、システムが有する全てのＣＰＵ毎に同様のブリッジ
を設けることにより本発明を適用できる。
【００３７】（第３の実施形態）図３は、本発明の第３
の実施形態のシステム構成を示す。図３において、１７
はＡ／Ｄ（アナログ／デジタル）コンバータ、１８はＤ
／Ａコンバータである。１９は電話回線接続装置（ＮＣ
Ｕ）である。上述の実施形態においては、副ＣＰＵのＩ
／Ｏへのアクセス経路とは別個に、主ＣＰＵからのＩ／
Ｏへのアクセス経路が存在したが、この形態では、本実
施の形態のように、Ｉ／Ｏ（Ａ／Ｄコンバータ１７、Ｄ
／Ａコンバータ１８）の制御が、副ＣＰＵに一元的に任
せることができる。
の実施形態のシステム構成を示す。図３において、１７
はＡ／Ｄ（アナログ／デジタル）コンバータ、１８はＤ
／Ａコンバータである。１９は電話回線接続装置（ＮＣ
Ｕ）である。上述の実施形態においては、副ＣＰＵのＩ
／Ｏへのアクセス経路とは別個に、主ＣＰＵからのＩ／
Ｏへのアクセス経路が存在したが、この形態では、本実
施の形態のように、Ｉ／Ｏ（Ａ／Ｄコンバータ１７、Ｄ
／Ａコンバータ１８）の制御が、副ＣＰＵに一元的に任
せることができる。
【００３８】また、本実施の形態は、ＮＣＵ１９を介し
て受信した情報をＡ／Ｄコンバータ１７によりアナログ
／デジタル変換して副ＣＰＵに入力し、副ＣＰＵからの
デジタル形態の情報をＤ／Ａコンバータ１８によりアナ
ログに変換してＮＣＵ１９に送出できる。これにより従
来ハードウェアによりサポートされていたモデムの機能
を副ＣＰＵの処理能力を活用して、ソフトウェア的に実
現することができる。
て受信した情報をＡ／Ｄコンバータ１７によりアナログ
／デジタル変換して副ＣＰＵに入力し、副ＣＰＵからの
デジタル形態の情報をＤ／Ａコンバータ１８によりアナ
ログに変換してＮＣＵ１９に送出できる。これにより従
来ハードウェアによりサポートされていたモデムの機能
を副ＣＰＵの処理能力を活用して、ソフトウェア的に実
現することができる。
【００３９】（第４の実施形態）図４は本発明の第４の
実施形態のシステム構成を示す図である。第１〜第３の
実施形態においては、副ＣＰＵがその処理中に主記憶と
して用いるローカルメモリ７が、副ＣＰＵのローカルバ
スに接続される構成となっていたが、第４の実施形態で
はローカルメモリ７が複数のメモリ５の共有メモリバス
と同一のバスに接続されている例である。
実施形態のシステム構成を示す図である。第１〜第３の
実施形態においては、副ＣＰＵがその処理中に主記憶と
して用いるローカルメモリ７が、副ＣＰＵのローカルバ
スに接続される構成となっていたが、第４の実施形態で
はローカルメモリ７が複数のメモリ５の共有メモリバス
と同一のバスに接続されている例である。
【００４０】このシステム構成では、メモリ５のコンフ
ィギュレーションをより柔軟に設定することができるだ
けでなく、メモリの実装面積およびコストの低減も図る
ことができる。
ィギュレーションをより柔軟に設定することができるだ
けでなく、メモリの実装面積およびコストの低減も図る
ことができる。
【００４１】
【発明の効果】以上、説明したように、請求項１、９の
発明によれば、特定のＣＰＵが動作しているときでも他
のＣＰＵは第２のバスを介して、回路にアクセスでき、
従来のように動作を停止する必要はなくなり、ＣＰＵの
動作の自由度が向上する。
発明によれば、特定のＣＰＵが動作しているときでも他
のＣＰＵは第２のバスを介して、回路にアクセスでき、
従来のように動作を停止する必要はなくなり、ＣＰＵの
動作の自由度が向上する。
【００４２】これによりＯＳやアプリケーションをマル
チプロセッサ対応とする必要がない。
チプロセッサ対応とする必要がない。
【００４３】請求項２、１０の発明によれば、第１のバ
スにアクセスするＣＰＵを特定化せず、任意のＣＰＵを
選択できるので、複数のＣＰＵの１つが故障しても他の
ＣＰＵがそのＣＰＵの一部の処理をカバーできる。
スにアクセスするＣＰＵを特定化せず、任意のＣＰＵを
選択できるので、複数のＣＰＵの１つが故障しても他の
ＣＰＵがそのＣＰＵの一部の処理をカバーできる。
【００４４】請求項３、１１の発明によれば、第２のバ
スに接続された記憶手段に各種のプログラムを記憶して
他のＣＰＵがこのプログラムを読み出し実行すること
で、ハード構成を増やすことなく、多種の情報処理を実
行することができる。
スに接続された記憶手段に各種のプログラムを記憶して
他のＣＰＵがこのプログラムを読み出し実行すること
で、ハード構成を増やすことなく、多種の情報処理を実
行することができる。
【００４５】請求項４、１２の発明によれば、他のＣＰ
Ｕが実行するプログラムを特定のＣＰＵが書き込むこと
により特定のＣＰＵと他のＣＰＵとは互いに独立に動作
しながらも、特定のＣＰＵが主ＣＰＵとして他のＣＰＵ
を制御できる。
Ｕが実行するプログラムを特定のＣＰＵが書き込むこと
により特定のＣＰＵと他のＣＰＵとは互いに独立に動作
しながらも、特定のＣＰＵが主ＣＰＵとして他のＣＰＵ
を制御できる。
【００４６】請求項５、１３の発明によれば、特定のＣ
ＰＵが他のＣＰＵをリセットすることにより、特定のＣ
ＰＵが他のＣＰＵを起動させてたり、暴走を正常復帰さ
せることができる。
ＰＵが他のＣＰＵをリセットすることにより、特定のＣ
ＰＵが他のＣＰＵを起動させてたり、暴走を正常復帰さ
せることができる。
【００４７】請求項６、１４の発明によれば、必要に応
じて、たとえば、これまでに他のＣＰＵであったＣＰＵ
が特定のＣＰＵに切り換わった時にも、これまで。特定
のＣＰＵであったＣＰＵが他のＣＰＵとして動作するこ
とができる。また、特定のＣＰＵと他のＣＰＵとが共同
して１つの情報処理を実行することもできる。
じて、たとえば、これまでに他のＣＰＵであったＣＰＵ
が特定のＣＰＵに切り換わった時にも、これまで。特定
のＣＰＵであったＣＰＵが他のＣＰＵとして動作するこ
とができる。また、特定のＣＰＵと他のＣＰＵとが共同
して１つの情報処理を実行することもできる。
【００４８】請求項７、１５の発明によれば、たとえ
ば、第２のバスにデジタル・アナログ相互変換器を接続
することにより、従来ではモデムというハードで行って
いた通信関連の信号処理を他のＣＰＵがソフトウェアを
実行することにより実現できる。
ば、第２のバスにデジタル・アナログ相互変換器を接続
することにより、従来ではモデムというハードで行って
いた通信関連の信号処理を他のＣＰＵがソフトウェアを
実行することにより実現できる。
【００４９】請求項８、１６の発明によれば、実行用の
プログラムを格納した記憶手段を第１のバスに接続する
ことにより、記憶手段のプログラムを読み取ることがで
きるＣＰＵは特定のＣＰＵだけとなる。また、第１のバ
スに接続する特定のＣＰＵを切り換えることで、どのＣ
ＰＵも記憶手段に記憶されたプログラムを読み取ること
ができる。さらに、記憶手段の接続構成については従来
の回路構成を使用することができるという利点がある。
プログラムを格納した記憶手段を第１のバスに接続する
ことにより、記憶手段のプログラムを読み取ることがで
きるＣＰＵは特定のＣＰＵだけとなる。また、第１のバ
スに接続する特定のＣＰＵを切り換えることで、どのＣ
ＰＵも記憶手段に記憶されたプログラムを読み取ること
ができる。さらに、記憶手段の接続構成については従来
の回路構成を使用することができるという利点がある。
【図１】本発明第１の実施形態のシステム構成を示すブ
ロック図である。
ロック図である。
【図２】本発明第２の実施形態のシステム構成を示すブ
ロック図である。
ロック図である。
【図３】本発明第３の実施形態のシステム構成を示すブ
ロック図である。
ロック図である。
【図４】本発明第４の実施形態のシステム構成を示すブ
ロック図である。
ロック図である。
【図５】従来のシステム構成例を示すブロック図であ
る。
る。
【図６】従来のシステム構成例を示すブロック図であ
る。
る。
【図７】従来のシステム構成例を示すブロック図であ
る。
る。
１，２ ＣＰＵ ３ バスアービター ４，６ ホスト−汎用バスブリッジおよびメモリコント
ローラ ５ メモリ ７ 汎用バス ８ ホスト−グラフィック専用バスブリッジ ９ ＲＯＭ １０ Ｉ／Ｏ １１ グラフィックコントローラ １２ ＣＲＴ １３ ＬＣＤ １５ （ＣＰＵ）選択回路 １６ スイッチ
ローラ ５ メモリ ７ 汎用バス ８ ホスト−グラフィック専用バスブリッジ ９ ＲＯＭ １０ Ｉ／Ｏ １１ グラフィックコントローラ １２ ＣＲＴ １３ ＬＣＤ １５ （ＣＰＵ）選択回路 １６ スイッチ
Claims (16)
- 【請求項１】 複数のＣＰＵおよび１以上の回路が第１
のバスに接続され、前記複数のＣＰＵの中の特定のＣＰ
Ｕが前記第１のバスに接続しているときには他のＣＰＵ
の前記第１のバスへの接続が禁止される情報処理装置に
おいて、 前記第１のバスとは別個であって、回路を接続した第２
のバスと、 前記特定のＣＰＵが前記第１のバスに接続しているとき
には、前記他のＣＰＵを前記第２のバスへ接続する第１
の接続手段とを具えたことを特徴とする情報処理装置。 - 【請求項２】 請求項１に記載の情報処理装置におい
て、前記複数のＣＰＵの中から前記特定のＣＰＵを選択
する選択手段をさらに具えたことを特徴とする情報処理
装置。 - 【請求項３】 請求項１に記載の情報処理装置におい
て、前記第２のバスにはプログラムを格納する記憶手段
が接続され、前記他のＣＰＵは前記プログラムを読み出
し、実行することを特徴とする情報処理装置。 - 【請求項４】 請求項３に記載の情報処理装置におい
て、前記第１のバスと前記第２のバスを接続する第３の
接続手段をさらに有し、前記特定のＣＰＵは前記記憶手
段に対して前記プログラムを書き込むことを特徴とする
情報処理装置。 - 【請求項５】 請求項１に記載の情報処理装置におい
て、前記特定のＣＰＵは前記他のＣＰＵをリセット可能
であることを特徴とする情報処理装置。 - 【請求項６】 請求項１に記載の情報処理装置におい
て、前記第２のバスに接続された回路へ接続するための
第３のバスと、該第３のバスへ前記特定のＣＰＵを接続
する第２の接続手段とをさらに具えたことを特徴とする
情報処理装置。 - 【請求項７】 請求項６に記載の情報処理装置におい
て、前記第２のバスに接続された回路については前記他
のＣＰＵにより一元的に制御することを特徴とする情報
処理装置。 - 【請求項８】 請求項１に記載の情報処理装置におい
て、前記複数のＣＰＵのそれぞれが読み出し実行するプ
ログラムを記憶した複数の記憶手段を前記第１のバスに
接続することを特徴とする情報処理装置。 - 【請求項９】 複数のＣＰＵおよび１以上の回路が第１
のバスに接続され、前記複数のＣＰＵの中の特定のＣＰ
Ｕが前記第１のバスに接続しているときには他のＣＰＵ
の前記第１のバスへの接続が禁止される情報処理装置の
バス接続方法において、 前記第１のバスとは別個であって、回路を接続した第２
のバスを設け、 前記特定のＣＰＵが前記第１のバスに接続しているとき
には、前記他のＣＰＵを前記第２のバスへ接続すること
を特徴とする情報処理装置のバス接続方法。 - 【請求項１０】 請求項９に記載の情報処理装置のバス
接続方法において、前記複数のＣＰＵの中から前記特定
のＣＰＵを選択することを特徴とする情報処理装置のバ
ス接続方法。 - 【請求項１１】 請求項９に記載の情報処理装置のバス
接続方法において、前記第２のバスにはプログラムを格
納する記憶手段が接続され、前記他のＣＰＵは前記プロ
グラムを読み出し、実行することを特徴とする情報処理
装置のバス接続方法。 - 【請求項１２】 請求項１１に記載の情報処理装置のバ
ス接続方法において、前記第１のバスと前記第２のバス
を接続回路により接続可能となし、前記特定のＣＰＵは
前記記憶手段に対して前記プログラムを書き込むことを
特徴とする情報処理装置のバス接続方法。 - 【請求項１３】 請求項１１に記載の情報処理装置のバ
ス接続方法において、前記特定のＣＰＵは前記他のＣＰ
Ｕをリセット可能であることを特徴とする情報処理装置
のバス接続方法。 - 【請求項１４】 請求項９に記載の情報処理装置のバス
接続方法において、前記第２のバスに接続された回路へ
接続するための第３のバスをさらに設け、該第３のバス
へ前記特定のＣＰＵを接続回路により接続可能とするこ
とを特徴とする情報処理装置のバス接続方法。 - 【請求項１５】 請求項１４に記載の情報処理装置のバ
ス接続方法において、前記第２のバスに接続された回路
については前記他のＣＰＵにより一元的に制御すること
を特徴とする情報処理装置のバス接続方法。 - 【請求項１６】 請求項９に記載の情報処理装置のバス
接続方法において、前記複数のＣＰＵのそれぞれが読み
出し実行するプログラムを記憶した複数の記憶手段を前
記第１のバスに接続することを特徴とする情報処理装置
のバス接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4537597A JPH10240681A (ja) | 1997-02-28 | 1997-02-28 | 情報処理装置およびそのバス接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4537597A JPH10240681A (ja) | 1997-02-28 | 1997-02-28 | 情報処理装置およびそのバス接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240681A true JPH10240681A (ja) | 1998-09-11 |
Family
ID=12717529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4537597A Pending JPH10240681A (ja) | 1997-02-28 | 1997-02-28 | 情報処理装置およびそのバス接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008503009A (ja) * | 2004-06-14 | 2008-01-31 | ゼネラル・エレクトリック・カンパニイ | データ処理システム |
| US8885053B2 (en) | 2003-02-20 | 2014-11-11 | Panasonic Corporation | Integrated circuit and electric device for avoiding latency time caused by contention |
-
1997
- 1997-02-28 JP JP4537597A patent/JPH10240681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8885053B2 (en) | 2003-02-20 | 2014-11-11 | Panasonic Corporation | Integrated circuit and electric device for avoiding latency time caused by contention |
| JP2008503009A (ja) * | 2004-06-14 | 2008-01-31 | ゼネラル・エレクトリック・カンパニイ | データ処理システム |
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