KR20070024677A - 구성 가능한 사양 선택 메커니즘 - Google Patents

구성 가능한 사양 선택 메커니즘 Download PDF

Info

Publication number
KR20070024677A
KR20070024677A KR1020067027820A KR20067027820A KR20070024677A KR 20070024677 A KR20070024677 A KR 20070024677A KR 1020067027820 A KR1020067027820 A KR 1020067027820A KR 20067027820 A KR20067027820 A KR 20067027820A KR 20070024677 A KR20070024677 A KR 20070024677A
Authority
KR
South Korea
Prior art keywords
features
enabled
value
allowable
maximum number
Prior art date
Application number
KR1020067027820A
Other languages
English (en)
Other versions
KR100870291B1 (ko
Inventor
개리 엠. 헤스
로버트 더블유. 스트롱
제프리 티. 브라운
마이클 엔 데르
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20070024677A publication Critical patent/KR20070024677A/ko
Application granted granted Critical
Publication of KR100870291B1 publication Critical patent/KR100870291B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/10—Protecting distributed programs or content, e.g. vending or licensing of copyrighted material ; Digital rights management [DRM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/78—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure storage of data
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/82—Protecting input, output or interconnection devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2221/00—Indexing scheme relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/21—Indexing scheme relating to G06F21/00 and subgroups addressing additional information or applications relating to security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F2221/2101—Auditing as a secondary aspect

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Security & Cryptography (AREA)
  • Mathematical Physics (AREA)
  • Multimedia (AREA)
  • Technology Law (AREA)
  • Logic Circuits (AREA)
  • Storage Device Security (AREA)
  • Collating Specific Patterns (AREA)
  • Financial Or Insurance-Related Operations Such As Payment And Settlement (AREA)
  • Image Analysis (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

방법, 장치, 및 시스템이 개시된다. 일 실시예에서, 본 방법은, 소자의 사양이 인에이블되도록 허용되는지의 여부를 판정하는 단계, 소자의 인에이블된 사양들의 총 수가 소자의 허용 가능한 사양들의 최대 수 이하인지의 여부를 판정하는 단계, 및 소자 사양이 인에이블되는 것이 허용되고 소자의 인에이블된 사양들의 총 수가 소자의 허용 가능한 사양들의 최대 수 이하라면, 소자 사양의 인에이블을 허용하는 단계를 포함한다.
구성 가능한 사양 선택 메커니즘, 인에이블/디스에이블 허용, 소자 사양

Description

구성 가능한 사양 선택 메커니즘{CONFIGURABLE FEATURE SELECTION MECHANISM}
본 발명은 소자에 대한 사양들을 프로그래밍하고 선택하는 것에 관한 것이다.
재고 예측, 재고 관리, 및 SKU들(stock keeping units)의 관리 비용들은 대형 하드웨어 기술 회사에게 상당한 부담이다. 제조된 하드웨어 각각에 대한 개개 사양(feature)들 및 사양 조합들에 대한 소비자 요구 사항들을 충족시킬 수 있는 하드웨어 회사의 능력은, 회사가 지원할 수 있는 하드웨어 SKU들의 수에 대한 제조 한계들에 의해 한정된다. 예를 들어, 칩셋들은 일반적으로 다수의 가능한 사양 조합들을 가지며 각각의 조합은 현재는 별도의 하드웨어 SKU를 요한다. 소비자들은 칩셋의 이들 고유한 하드웨어 SKU들 각각에 대해 다수의 보드들(boards)을 유지해야 한다. 또한, 이것은, 소비자들에게, 고유한 마더보드 라인 항목을 유지할 것을 강제하고 칩셋의 별도 SKU 각각에 대해 재고들을 관리할 것을 강제한다. 추가적인 하드웨어 SKU들로 인해 관련된 금융 부담이 발생하고 재고 관리 리스크 및 복잡도가 증가한다. 하드웨어 회사들이 현재에는, 단일의 물리적 하드웨어 SKU에 대해 다수의 구성 가능한 다른 사양들을 지원할 수 없다. 따라서, 다수의 구성 가능한 다른 사양들을 지원할 수 있는 단일의 물리적 하드웨어 SKU를 갖는 것이 유용할 것이다. 이로 인해, 하드웨어 회사는, 비용 또는 복잡한 재고 제한들 때문에 기존의 SKU 방법들을 사용해서는 지원될 수 없었던 사양들 및 조합들에 기인하는 가치를 포착할 수 있을 것이다.
본 발명은, 유사한 참조 번호들이 유사한 요소들을 지시하는 첨부 도면들에 의해 한정되는 것이 아니라 일례로써 예시된다.
도 1은 컴퓨터 시스템의 일 실시예의 블록도이다.
도 2는 사양 선택 메커니즘의 실시예의 회로도이다.
도 3은 사양 선택 메커니즘의 다른 실시예의 회로도이다.
도 4는 일 실시예의 사양 선택 메커니즘의 결과들의 일례이다.
도 5는 소자에 대한 사양들을 인에이블하기 위한 프로세스의 일 실시예의 흐름도이다.
도 6은 사양 인에이블을 허용하도록 소자를 초기에 구성하기 위한 프로세스의 일 실시예의 흐름도이다.
도 7은 사양 선택 레지스터 및 사양 허용 지정자(feature permission designator)를 이용해 소자에 대한 사양을 인에이블하기 위한 프로세스의 실시예의 흐름도이다.
도 8은, 소자 사양 카운트가, 허용 가능한 최대 사양 카운트를 초과했는지의 여부를 판정하기 위한 프로세스의 실시예의 흐름도이다.
효과적인 구성 가능한 사양 선택 메커니즘의 실시예들이 개시된다. 다음 설명에서는, 다수의 구체적인 세부 사항들이 기술된다. 그러나, 실시예들은, 이러한 구체적 세부 사항들 없이도, 실시될 수 있는 것으로 이해된다. 다른 경우들에서, 주지의 요소들, 명세들, 및 프로토콜들은, 본 발명을 명확하게 하기 위해, 상세하게 논의되지 않았다.
도 1은 컴퓨터 시스템의 일 실시예의 블록도이다. 컴퓨터 시스템은 프로세서(100), MCH(memory controller hub;102), 및 ICH(I/O controller hub;108)를 포함할 수 있다. MCH(102) 및 ICH(108)는 칩셋을 포함할 수 있다. 프로세서(100)는 호스트 버스를 경유하여 MCH(102)에 연결될 수 있다. MCH(102)는 시스템 메모리(104)에 연결될 수 있다. 상이한 실시예들에서, 시스템 메모리는 SDRAM(synchronous dynamic random access memory), DDR-SDRAM(double data rate SDRAM), RDRAM(Rambus DRAM), 또는 메인 시스템 메모리의 다수의 다른 포맷들 중 하나일 수 있다. MCH(102)는 그래픽 모듈(106)로도 연결될 수 있다. 일 실시예에서, 그래픽 모듈은 AGP(accelerated graphics port) 그래픽 카드일 수 있다. ICH(108)는 I/O 버스(110), 하드 드라이브(112), 키보드 컨트롤러(114), 및 마우스 컨트롤러(116)에 연결될 수 있다. 상이한 실시예들에서, ICH(108)는, 다른 것들 중에서도, RAID(Redundant Array of Independent Disks) 컨트롤러, PCI(Peripheral Component Interface) 버스, 또는 USB(Universal Serial Bus)와 같은, 임의 갯수의 I/O 소자들, 버스들, 및/또는 컨트롤러들에도 연결될 수 있다. 다른 실시예에서는, ICH(108)가 내부의 고품위 오디오 기능들(internal high definition audio capabilities) 및 모바일 플랫폼들에서 배터리 수명을 보존하는데 사용하기 위한 전력 관리 사양들과 같은 다수의 내부 사양들도 가질 수 있다.
일 실시예에서, ICH(108)는, 시스템 초기화 동안 사양이 인에이블되도록 허용되는지를 판정하는데 사용되는 프로그램 가능한 FPD(feature permission designator;118)를 가질 수 있다. 일 실시예에서, FPD는, ICH(108)내에 배치되어 있는 레지스터의 1-비트 값일 수 있다. 일 실시예에서, 레지스터의 1-비트 FPD 값은 단 한번만 프로그램 가능하고 이후에는 프로그램된 값으로 영구적으로 하드-와이어링(hard-wiring)된다. 이 실시예에서, 값은, 퓨즈를 (관련된 비트 값을 가진) 레지스터 비트 라인으로 연결하고, 초기 프로그래밍 동안의 원하는 비트 값에 따라, 퓨즈가 닫힌 상태를 유지하게 하거나 퓨즈를 여는 것에 의해 프로그래밍시에 하드-와이어링될 수 있다.
일 실시예에서, FPD(118)와 관련된 비트 값이 선택 해제되도록 영구적으로 프로그램된다면(즉, 사양을 인에이블하기 위한 허가가 금지된다면), FPD(118)와 관련된 사양은 영구적으로 디스에이블된다. 그렇지 않고, 이 실시예에서, FPD(118)와 관련된 비트 값이 선택되도록 영구적으로 프로그램된다면(즉, 사양을 인에이블하기 위한 허가된다면), FPD(118)와 관련된 사양은 후속 시스템 초기화들 동안 인에이블될 수 있다. 일 실시예에서, FPD(118)에 의해 사양이 선택되면, 사양은 전원 차단 이벤트 이후의 시스템 부팅시에 인에이블될 수 있다. 다른 실시예에서는, 사양이 선택되면, 실시간 클록 기능(real-time clock functioning)을 유지하는 배터리 백업이 디스에이블된 후의 초기화시에만 사양이 인에이블될 수 있다. 상이한 실시예들에서, ICH(108)는, 시스템 부팅 동안 BIOS(Basic Input/Output System), 소프트웨어, 또는 다른 프로그래밍 메커니즘들에 의해 각각의 사양을 인에이블하도록 프로그램되어 있는 FER(feature enable register;120)을 가질 수 있다. 일 실시예에서, FER(120)이 어떤 값을 갖도록 하드웨어 스트랩(strap)이 영구적으로 프로그램할 수 있다. 하드웨어 스트랩은, 초기화 동안(즉, 부팅 동안) 소정 시점에서의 비트 신호의 논리 값에 기초해 하드웨어에 소정 비트들을 설정하는, 소자 내의 핀을 통해 전송되는 비트 신호이다.
일 실시예에서, 각각의 사양은 FER(120)내의 1 비트와 연관되어 있다. 다른 실시예에서, 소정 사양들은, 매 사양마다 기능의 다중 레벨들(multiple levels)을 허용하기 위해, FER(120)내의 다중 비트들과 관련되어 있다. 일 실시예에서, ICH(108)와 관련되어 있는 다중 사양들이 존재한다. 이 실시예에서, 각각의 FPD(118) 값은 FPD(118) 레지스터내에 저장되고 FER(120)은 각각의 FPD(118) 값을 위한 대응되는 비트들(및 관련 값들)을 가진다. 그 다음, 사양 선택 메커니즘은, 시스템에서 어떤 사양들이 선택되어 후속적으로 인에이블되는지를 판정하기 위해, FPD(118) 값들을 FER(120) 값들과 비교한다. 따라서, 특정 사양을 위한 FPD(118) 값이 선택되면(즉, 인에이블되도록 허용되면), 동일한 그 사양을 위한 대응되는 FER(120) 값은 시스템 초기화 동안 사양을 인에이블하도록 변경될 수 있다. 따라서, 일 실시예에서, FPD(118) 값 및 대응되는 FER(120) 값 모두가 논리 1 비트 값들이면, 사양이 인에이블된다. ICH(108)내의 FPD(118) 및 FER(120) 논리 회로는, BIOS, 소프트웨어, 또는 다른 프로그래밍 메커니즘들을 사용하는 것에 의해 시스템 초기화 동안 각각의 사양을 인에이블 및 디스에이블할 수 있는 능력 때문에, SFS(software feature selector)라고 불릴 것이다.
도 2는 사양 선택 메커니즘의 실시예의 회로도이다. 처음에는, 원래의 기능(즉, 사양) 디스에이블 값(입력 202)이 SFS 출력(출력 210)과의 "OR"를 위해 논리적 OR 게이트(212)로 입력된다. 따라서, 기능 디스에이블 값(입력 202)이 논리 1이면, 논리적 OR 게이트(212)가 1을 출력할 것이기 때문에, 기능은 자동적으로 디스에이블된다.
일단 (상술된) 초기 FPD 프로그래밍이 완료되고 나면, 사양과 관련된 특정 FPD 값(입력 204)이 SFS(200)로 입력된다. FPD 값(입력 204)은 대응되는 FER 값(입력 206)과의 "NAND"를 위해 논리적 NAND 게이트(208)로 입력된다. FER 값(입력 206)은 시스템 초기화 동안 사양을 인에이블 또는 디스에이블하도록 변경될 수 있다. SFS 출력(출력 210)은 논리적 OR 게이트(212)로 입력된다. 마지막으로, 사양 선택 메커니즘의 출력 값(214)이 논리적 OR 게이트(212)로부터 출력된다. 따라서, 이 실시예에서는, FPD 값(입력 204) 및 대응되는 FER 값(입력 206) 모두가 논리 1이고 기능 디스에이블 값(입력 202)이 논리 0일 경우에만, 사양이 인에이블된다. 사양 선택 메커니즘의 출력 값(214)의 결과들이 표 1에 표시되어 있다.
도 2의 실시예를 위한 사양 선택 메커니즘 결과들
200 - 기능 디스에이블 입력 값(1=디스에이블, 0=인에이블) 202 - 사양 허용 지정자 입력 값(1=선택, 0=선택 해제) 204 - 사양 선택 레지스터 입력 값(1=인에이블, 0=디스에이블) 210 - 사양 선택 메커니즘 출력 값(1=디스에이블, 0=인에이블)
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
도 3은 사양 선택 메커니즘의 다른 실시예의 회로도이다. 이 실시예에서는, SFS(300)로 입력되는 FPD 값(입력 304)이, SFS(300)가 인에이블되는지 아니면 디스에이블되는지를 판정한다. 처음에는, 원래의 기능(즉, 사양) 디스에이블 값(입력 302)이 SFS 출력(출력 312)과의 "OR"를 위해 논리적 OR 게이트(314)로 입력된다. 따라서, 기능 디스에이블 값(입력 302)이 논리 1이면, 기능은, 논리적 OR 게이트(312)가 1을 출력할 것이기 때문에, 자동적으로 디스에이블된다.
일단 (상술된) 초기의 FPD 프로그래밍이 완료되고 나면, 사양과 관련된 특정 FPD 값(입력 304)이 SFS(300)로 입력된다. FPD 값(입력 304)은, 인버터(308)에 의해 반전되는 대응 FER 값(입력 306)과의 "AND"를 위해 논리적 AND 게이트(310)로 입력된다. FER 값(입력 306)은 시스템 초기화 동안 사양을 인에이블하거나 디스에이블하도록 변경될 수 있다. SFS 출력(출력 312)은 논리적 OR 게이트(314)로 입력된다. 마지막으로, 사양 선택 메커니즘의 출력 값(316)이 논리적 OR 게이트(314)로부터 출력된다. 앞서 언급된 바와 같이, 이 실시예에서, SFS(300)는 FPD 값(입력 304)에 의해 효과적으로 인에이블 및 디스에이블된다. 따라서, FPD 값(입력 304)이 논리 0로서 입력되면, SFS(300)는 디스에이블되고, 그 후, 기능 디스에이블 값(입력 302)이, 관련된 사양이 인에이블되는지 아니면 디스에이블되는지를 제어한다. 사양 선택 메커니즘의 출력 값(316)의 결과들이 표 2에 표시되어 있다.
도 3의 실시예를 위한 사양 선택 메커니즘 결과들
300 - 기능 디스에이블 입력 값(1=디스에이블, 0=인에이블) 302 - 사양 허용 지정자 입력 값(1=선택, 0=선택 해제) 304 - 사양 선택 레지스터 입력 값(1=인에이블, 0=디스에이블) 310 - 사양 선택 메커니즘 출력 값(1=디스에이블, 0=인에이블)
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
도 1로 돌아가면, 일 실시예에서, ICH(108)는 프로그램 가능한 FCD(feature count designator) 필드(122)를 가질 수 있다. 이 실시예에서, FCD(122)는, ICH(108)가 동시에 인에이블할 수 있는 사양들의 최대 갯수와 동일한 수치 값으로 설정될 수 있다. 일 실시예에서, FCD(122)는 ICH(108)를 이용하여 레지스터에 배치된 수치 값에 의해 표현될 수도 있다. 일 실시예에서, 레지스터의 수치 값은 단 한번만 프로그램 가능하고, 그후에는, 프로그램된 값으로 영구적으로 하드와이어링된다. 일 실시예에서, 값은, 퓨즈를 (관련된 비트 값을 각각 가진) 각각의 레지스터 비트 라인으로 연결하고, 레지스터의 초기 프로그래밍 동안의 원하는 비트 값에 따라, 퓨즈가 닫힌 상태를 유지하게 하거나 퓨즈를 여는 것에 의해 프로그래밍시에 하드-와이어링될 수 있다. 일 실시예에서, FCD(122) 값은, 0에서 7까지의 사양 카운트를 표현할 수 있는 3-비트 값일 수 있다. 다른 실시예들에서, FCD(122) 값은, FCD 값을 ICH(108)와 관련된 모든 사양들을 카운트하도록 인에이블하는데 필요한 비트들의 수와 동일할 것이다.
일 실시예에서, FCD(122) 값은 ICH(108) 상에서 선택되는 사양들의 수를 제한하는데도 이용될 수 있다. 따라서, 이 실시예에서는, 시스템 초기화 동안, FCD(122) 값이, 선택된 사양들의 총 수(즉, 논리 1에서의 FPD 값들의 수)와 비교되고, 선택된 사양들의 총 수가 FCD(122) 값보다 크면, 모든 사양들이 디스에이블된다. 다른 실시예에서는, 시스템 초기화 동안, FCD(122) 값이, 인에이블된 사양들의 총 수(즉, 논리 1에서의 FER(120) 비트들의 수)와 비교되고, 인에이블된 사양들의 총 수가 FCD(122) 값보다 크면, 모든 사양들이 디스에이블된다. 이 실시예에서, 시스템은, 처음에는 모든 사양들을 허용하도록 프로그램된 다음(즉, 처음에는 모든 FPD 값을 논리 1로 프로그램하는 것에 의해 모든 사양들이 선택되게 한 다음), 각각의 후속적인 시스템 초기화 동안, 인에이블되는 사양들의 수를 제한할 수 있다. 예를 들어, ICH(108)는 3개의 허용되는 사양들(RAID, SCSI, 및 USB)을 갖고 FCD(122) 값은 2의 수치 값으로 하드-와이어링되었다면, 시스템 초기화시에, 3개의 사양들 중 2개(즉, RAID 및 SCSI, RAID 및 USB, 또는 SCSI 및 USB)는 선택될 수 있지만 3개 모두는 선택될 수 없다. 따라서, 이 실시예에서는, 허용되는 사양 카운트가 초과된다면, 모든 사양들을 디스에이블하는 것도 여전히 허용하면서, 시스템 초기화 동안 맞춤형 프로그래밍을 허용할 수 있다.
다른 실시예에서는, 시스템 초기화 동안, FCD(122) 값이, 인에이블된 사양들의 총 수(즉, 논리 1에서의 FER(120) 비트들의 수)와 비교되고, 인에이블된 사양들의 총 수가 FCD(122) 값보다 크면, 다수 사양들이 디스에이블되어, FER(120) 비트들의 총 수를 FCD(122) 값 이하이게 할 것이다. 일 실시예에서는, ICH(108)의 사양들의 세트에 우선 순위가 매겨지고 우선 순위 순서로 디스에이블된다.
일 실시예에서, 사양은 둘 이상의 FER(120) 비트 값과 관련될 수 있다. 이 실시예에서, ICH(108)의 상이한 사양들에 상이하게 가치가 부여될 수 있다. 예를 들어, RAID 사양은 SCSI 사양의 2배만큼의 가치를 가질 수 있다. 따라서, SCSI 사양은 하나의 관련된 FER(120) 비트를 가질 수 있는 반면, RAID 사양은 관련된 2개의 별도 FER(120) 비트들을 가질 수 있다. 이 실시예에서, 각각의 사양과 관련된 FER(120) 비트들의 수는 사양에 소정의 사양 신용 값(feature credit value)을 제공할 수 있다. 따라서, 이 실시예에서는, 시스템 초기화 동안, 인에이블된 모든 사양들과 관련된 신용들의 총 수가 가산되고, 그 값이 FCD(122) 값과 비교된다. 신용들의 총 수가 FCD(122) 값보다 크면, 모든 사양들은 디스에이블된다. 다른 실시예에서는, 신용들의 총 수가 FCD(122) 값보다 크면, 하나 이상의 사양들이 디스에이블된다.
도 4는 일 실시예의 사양 선택 메커니즘의 결과들의 일례이다. FPD 비트 값들을 저장하는 FPD 레지스터(400)는, FER(402)에 의해 후속적으로 인에이블될 수 있는 소정 사양들을 선택하도록 영구적으로 프로그램될 수 있다. 인에이블되는 사양들이 "선택"(즉, FPD 비트의 논리 1 값) 및 "인에이블"되었다(즉, FER 비트의 논리 1 값). 따라서, 이 일례에서, 인에이블되는 사양들은 PCI, USB, 및 SATA(Serial Advance Technology Attachment)이고, 이들은 결과 행(404)의 논리 1들로써 표현된다. 부가적으로, FCD(406)는 3-비트 값으로써 표현된다. 이 일례에서, 3-비트 값은 2진수 1-0-1 또는 10진수 5이다. 따라서, FPD 레지스터(400)도 FER(402)도 5보다 큰 다수의 논리 1 비트들을 갖지 않기 때문에, (상술된) 양자의 FCD 실시예들 모두에 대해 사양들은 인에이블 상태를 유지한다.
도 5는, 소자의 사양들을 인에이블하기 위한 프로세스의 일 실시예의 흐름도이다. 프로세스는, 하드웨어(회로, 전용 로직 등), (범용 컴퓨터 시스템 또는 전용 머신에서 실행되는 것과 같은) 소프트웨어, 또는 양자의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행된다. 도 5를 참조하면, 이 프로세스는, 소자의 사양이 인에이블 또는 디스에이블되도록 허용되는지의 여부를 판정하는 프로세싱 로직(프로세싱 블록 500)에 의해 시작된다. 다음으로, 프로세싱 로직이, 사양이 인에이블 또는 디스에이블되도록 허용되지 않는다고 판정하면, 프로세싱 로직은 소자 사양의 인에이블 또는 디스에이블을 허용하지 않는다(즉, 금지한다)(프로세싱 블록 506). 그렇지 않고, 프로세싱 로직이, 사양이 인에이블 또는 디스에이블되도록 허용된다고 판정하면, 프로세싱 로직은, 소자의 인에이블된 사양들의 총 수가 소자의 허용 가능한 사양들의 최대 수 미만인지의 여부를 판정한다(프로세싱 블록 502). 프로세싱 로직이, 소자의 인에이블된 사양들의 총 수가 소자의 허용 가능한 사양들의 최대 수보다 크다고 판정하면, 프로세싱 로직은 소자 사양의 인에이블 또는 디스에이블을 허용하지 않는다(프로세싱 블록 506). 그렇지 않고, 프로세싱 로직이, 소자의 인에이블된 사양들의 총 수가 소자의 허용 가능한 사양들의 최대 수 미만이라고 판정하면, 프로세싱 로직은 소자 사양의 인에이블 또는 디스에이블을 허용한다(프로세싱 블록 504).
도 6은, 사양 인에이블을 허용하도록 소자를 처음에 프로그램하기 위한 프로세스의 일 실시예의 흐름도이다. 프로세스는, 하드웨어(회로, 전용 로직 등), (범용 컴퓨터 시스템 또는 전용 머신에서 실행되는 것과 같은) 소프트웨어, 또는 양자의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행된다. 도 6을 참조하면, 프로세스는, 소자의 FPD들을 프로그램하는 프로세싱 로직에 의해 시작된다(프로세싱 블록 600). 일 실시예에서, 각각의 FPD는 하나의 소자 사양과 관련된다. FPD 값이 논리 1이면, 프로세싱 로직은, 관련된 소자가 인에이블되는 것을 허용한다. 그렇지 않고, FPD 값이 논리 0이면, 프로세싱 로직은, 관련된 소자가 인에이블되는 것을 금지한다. 일 실시예에서, FPD 값은 단 한번만 프로그램 가능하고, 그후에는, 프로그램된 값으로 영구적으로 하드-와이어링된다.
프로세스는, 소자의 FCD를 프로그램하는 프로세싱 로직에 의해 계속된다(프로세싱 블록 602). 일 실시예에서, FCD는, 소자가 동시에 인에이블할 수 있는 사양들의 최대 수와 동일한 수치 값으로 설정될 수 있다. 일 실시예에서, 레지스터의 수치 값은 단 한번만 프로그램 가능하고, 그 후에는, 프로그램된 값으로 영구적으로 하드와이어링된다.
도 7은 FER(feature enable register) 및 FPD(feature permission designator)를 이용해 소자의 사양을 인에이블하기 위한 프로세스의 실시예의 흐름도이다. 프로세스는, 하드웨어(회로, 전용 로직 등), (범용 컴퓨터 시스템 또는 전용 머신에서 실행되는 것과 같은) 소프트웨어, 또는 양자의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행된다. 도 7을 참조하면, 프로세스는, FER이 문제의 소자 사양을 인에이블할 것을 요청하는지를 판정하는 프로세싱 로직에 의해 시작된다(프로세싱 블록 700). 일 실시예에서, 프로세싱 로직은, 문제의 소자 사양과 관련된 FER의 비트 위치에서의 값이 논리 1인지 아니면 논리 0인지를 판정한다. 그 값이 논리 0이면, 사양을 인에이블하기 위한 요청은 존재하지 않고 프로세스는 종료된다. 그렇지 않고, 그 값이 논리 1이면, 프로세싱 로직은, FPD가 소자 사양을 인에이블하는 것을 허용하는지를 판정한다(프로세싱 블록 702). 일 실시예에서, 프로세싱 로직은, 문제의 소자 사양과 관련된 FPD의 값이 논리 1인지 또는 논리 0인지를 판정한다. 그 값이 논리 1이면, 프로세싱 로직은 소자 사양을 인에이블한다(프로세싱 블록 704). 그렇지 않고, 그 값이 논리 0이면, 프로세싱 로직은 소자 사양을 인에이블하지 않는다(프로세싱 블록 706).
도 8은, 소자 사양 카운트가 허용 가능한 최대 사양 카운트를 초과했는지의 여부를 판정하기 위한 프로세스의 실시예의 흐름도이다. 그 프로세스는, 하드웨어(회로, 전용 로직 등), (범용 컴퓨터 시스템 또는 전용 머신에서 실행되는 것과 같은) 소프트웨어, 또는 양자의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행된다. 도 8을 참조하면, 그 프로세스는, 소자의 인에이블된 사양들의 총 수를 판정하는 프로세싱 로직에 의해 시작된다(프로세싱 블록 800). 다음으로, 프로세스는 FCD의 값을 판정하는 프로세싱 로직에 의해 계속된다(프로세싱 블록 802).
그 다음, 프로세싱 로직은 인에이블된 사양들의 총 수를 FCD 값과 비교한다(프로세싱 블록 804). 인에이블된 사양들의 총 수가 FCD 값을 초과하지 않으면, 프로세싱 로직은, 사양들이 인에이블 상태를 유지하도록 허용한다(프로세싱 블록 806). 그렇지 않고, 인에이블된 사양들의 총 수가 FCD 값을 초과하면, 프로세싱 로직은 모든 사양들을 디스에이블한다(프로세싱 블록 808).
앞서 언급된 실시예들 중 다수는 문제의 소자에 대한 일례로서 ICH를 이용한다. 그럼에도 불구하고, 상기 실시예들에서 언급되는 소자는, MCH, 프로세서, 또는 집적 회로 소자의 다른 임의 유형과 같은 변경 가능한 사양들을 가진 임의 유형의 소자일 수 있다. 부가적으로, 소정 실시예들에서, FPD, FSR, 및 FCD 값들은 변경 가능한 사양들을 가진 소자에 저장되지 않는다. 소정 실시예들에서, FPD, FSR, 및 FCD 값들은, 문제의 소자가 배치되어 있는 시스템내의 제2 소자 또는 비휘발성 저장 장치에 저장된다.
이와 같이, 효과적인 프로그램 가능한 사양 선택 메커니즘의 실시예들이 개시된다. 이 실시예들은 그것에 관한 예시적인 특정 실시예들을 참조하여 설명되었다. 그러나, 이 명세서를 이용하는 당업자들에게는, 여기에서 설명된 실시예들의 보다 광범위한 정신 및 범위를 벗어나지 않으면서, 이 실시예들에 대한 다양한 변경들 및 변화들이 수행될 수 있다는 것이 명백할 것이다. 따라서, 명세서 및 도면들은 한정적인 의미가 아니라 예시적인 것으로 간주되어야 한다.

Claims (31)

  1. 소자의 사양(feature)이 인에이블되는 것이 허용되는지의 여부를 판정하는 단계;
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 최대 수 이하인지의 여부를 판정하는 단계; 및
    상기 소자 사양이 인에이블되는 것이 허용되고 상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 최대 수 이하라면, 상기 소자 사양의 인에이블을 허용하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    사양 허용의 후속적인 판정을 허용하도록 영구적인 사양 지정자 값(permanent feature designator value)로 상기 소자를 프로그래밍하는 단계를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 영구적인 사양 지정자 값이 상기 소자 사양을 인에이블하도록 허용한다면, 상기 소자의 인에이블을 허용하는 단계를 더 포함하는 방법.
  4. 제2항에 있어서,
    영구적인 사양 지정자 값으로 상기 소자를 프로그래밍하는 단계는 상기 소자의 레지스터에, 상기 소자를 인에이블하는 것이 허용되는지의 여부를 지시하는 2진 값을 저장하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    허용 가능한 사양들의 영구적인 최대 갯수 값을 상기 소자의 레지스터에 프로그래밍하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    각각의 소자 사양을 하나 이상의 신용 값들과 관련짓는 단계;
    인에이블된 모든 소자 사양들의 상기 관련된 신용 값들을 가산하는 단계; 및
    인에이블된 모든 소자 사양들의 신용 값들의 합이 허용 가능한 사양들의 최대 갯수보다 크면, 하나 이상의 소자 사양들을 디스에이블하는 단계를 더 포함하는 방법.
  7. 제6항에 있어서,
    상기 하나 이상의 소자 사양들을 디스에이블하는 단계는 모든 소자 사양들을 디스에이블하는 단계를 더 포함하는 방법.
  8. 제1항에 있어서,
    상기 소자는 I/O 컨트롤러 허브(ICH)를 더 포함하는 방법.
  9. 제1항에 있어서,
    상기 소자는 메모리 컨트롤러 허브(MCH)를 더 포함하는 방법.
  10. 제1항에 있어서,
    상기 소자는 CPU(central processing unit)를 더 포함하는 방법.
  11. 소자의 허용 가능한 사양들의 최대 갯수를 지정하는 단계; 및
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 지정된 최대 갯수를 초과하면, 하나 이상의 소자 사양들을 디스에이블하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 지정된 최대 갯수를 초과하면, 모든 소자 사양들을 디스에이블하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 허용 가능한 사양들의 최대 갯수를 지시하는 정보를 상기 소자의 레지 스터에 저장하는 단계를 더 포함하는 방법.
  14. 제11항에 있어서,
    상기 소자는 I/O 컨트롤러 허브(ICH)를 더 포함하는 방법.
  15. 제11항에 있어서,
    상기 소자는 메모리 컨트롤러 허브(MCH)를 더 포함하는 방법.
  16. 제11항에 있어서,
    상기 소자는 CPU를 더 포함하는 방법.
  17. 소자의 하나 이상의 사양 허용 레지스터들의 값을, 상기 소자의 하나 이상의 사양들이 인에이블되도록 허용되는지의 여부를 지정하도록 프로그래밍하는 단계로서, 각각의 사양 허용 레지스터 값은 개개 소자 사양과 관련되어 있는 단계;
    상기 소자의 허용 가능한 사양들의 최대 갯수를 지정하도록 상기 소자의 사양 카운트 레지스터의 값을 프로그래밍하는 단계;
    각각의 소자 사양에 대응되는 사양 허용 레지스터 값이 상기 사양이 인에이블되는 것을 허용한다면, 상기 각각의 소자 사양이 소자의 초기화시에 인에이블되도록 허용하는 단계;
    소자의 초기화시에, 상기 인에이블된 소자 사양들의 총 수를 카운트하는 단 계; 및
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 최대 갯수의 카운트를 초과한다면, 모든 소자 사양들을 디스에이블하는 단계를 포함하는 방법.
  18. 제17항에 있어서,
    상기 소자의 초기화는 상기 소자의 시동 시퀀스(power up sequence)를 포함하는 방법.
  19. 제17항에 있어서,
    상기 소자는 I/O 컨트롤러 허브를 더 포함하는 방법.
  20. 제17항에 있어서,
    상기 소자는 메모리 컨트롤러 허브를 더 포함하는 방법.
  21. 제17항에 있어서,
    상기 소자는 CPU를 더 포함하는 방법.
  22. 소자의 사양이 인에이블되도록 허용되는지의 여부를 판정하기 위한 회로;
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들 의 최대 갯수 이하인지의 여부를 판정하기 위한 회로; 및
    상기 소자 사양이 인에이블되도록 허용되고 상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 소자들의 최대 갯수 이하라면, 상기 소자 사양의 인에이블을 허용하기 위한 회로를 포함하는 장치.
  23. 제22항에 있어서,
    상기 소자의 레지스터에, 상기 소자를 인에이블하는 동작이 허용되는지의 여부를 지시하는 2진 값을 저장하도록 더 동작 가능한 장치.
  24. 제22항에 있어서,
    상기 소자의 허용 가능한 사양들의 최대 갯수를 지시하고;
    상기 소자의 허용 가능한 사양들의 최대 갯수를 지시하는 정보를 레지스터에 저장하도록 더 동작 가능한 장치.
  25. 제24항에 있어서,
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 지정된 최대 갯수를 초과하면, 모든 소자 사양들을 디스에이블하기 위한 회로를 더 포함하는 장치.
  26. 제22항에 있어서,
    상기 소자는 I/O 컨트롤러 허브를 더 포함하는 장치.
  27. 제22항에 있어서,
    상기 소자는 메모리 컨트롤러 허브를 더 포함하는 장치.
  28. 제22항에 있어서,
    상기 소자는 CPU를 더 포함하는 장치.
  29. 버스;
    상기 버스에 연결되어 있는 프로세서; 및
    상기 버스에 연결되어 있는 칩셋을 포함하고,
    상기 칩셋은,
    소자의 사양이 인에이블되도록 허용되는지의 여부를 판정하기 위한 회로;
    상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 사양들의 최대 갯수 이하인지의 여부를 판정하기 위한 회로; 및
    상기 소자 사양이 인에이블되도록 허용되고 상기 소자의 인에이블된 사양들의 총 수가 상기 소자의 허용 가능한 소자들의 최대 갯수 이하라면, 상기 소자 사양의 인에이블을 허용하기 위한 회로를 포함하는 시스템.
  30. 제29항에 있어서,
    상기 소자의 레지스터에, 상기 소자 사양을 인에이블하는 동작이 허용되는지의 여부를 지시하는 2진 값을 저장하기 위한 회로를 더 포함하는 시스템.
  31. 제29항에 있어서,
    상기 소자의 허용 가능한 사양들의 최대 갯수를 지시하는 정보를 레지스터에 저장하기 위한 회로를 더 포함하는 시스템.
KR1020067027820A 2004-06-30 2005-06-28 구성 가능한 사양 선택 메커니즘 KR100870291B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/883,518 US7636795B2 (en) 2004-06-30 2004-06-30 Configurable feature selection mechanism
US10/883,518 2004-06-30

Publications (2)

Publication Number Publication Date
KR20070024677A true KR20070024677A (ko) 2007-03-02
KR100870291B1 KR100870291B1 (ko) 2008-11-25

Family

ID=34982526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067027820A KR100870291B1 (ko) 2004-06-30 2005-06-28 구성 가능한 사양 선택 메커니즘

Country Status (8)

Country Link
US (1) US7636795B2 (ko)
JP (1) JP4806403B2 (ko)
KR (1) KR100870291B1 (ko)
CN (1) CN1977228B (ko)
DE (1) DE112005001532B4 (ko)
GB (1) GB2429810B (ko)
TW (1) TWI299451B (ko)
WO (1) WO2006005006A2 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7417782B2 (en) * 2005-02-23 2008-08-26 Pixtronix, Incorporated Methods and apparatus for spatial light modulation
US7636795B2 (en) 2004-06-30 2009-12-22 Intel Corporation Configurable feature selection mechanism
US9261694B2 (en) * 2005-02-23 2016-02-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US7999994B2 (en) 2005-02-23 2011-08-16 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US7742016B2 (en) * 2005-02-23 2010-06-22 Pixtronix, Incorporated Display methods and apparatus
US9158106B2 (en) 2005-02-23 2015-10-13 Pixtronix, Inc. Display methods and apparatus
US8519945B2 (en) 2006-01-06 2013-08-27 Pixtronix, Inc. Circuits for controlling display apparatus
US7304786B2 (en) * 2005-02-23 2007-12-04 Pixtronix, Inc. Methods and apparatus for bi-stable actuation of displays
US7755582B2 (en) 2005-02-23 2010-07-13 Pixtronix, Incorporated Display methods and apparatus
US8310442B2 (en) 2005-02-23 2012-11-13 Pixtronix, Inc. Circuits for controlling display apparatus
US7675665B2 (en) 2005-02-23 2010-03-09 Pixtronix, Incorporated Methods and apparatus for actuating displays
US9229222B2 (en) 2005-02-23 2016-01-05 Pixtronix, Inc. Alignment methods in fluid-filled MEMS displays
US9082353B2 (en) 2010-01-05 2015-07-14 Pixtronix, Inc. Circuits for controlling display apparatus
US7405852B2 (en) * 2005-02-23 2008-07-29 Pixtronix, Inc. Display apparatus and methods for manufacture thereof
US8159428B2 (en) * 2005-02-23 2012-04-17 Pixtronix, Inc. Display methods and apparatus
US7616368B2 (en) * 2005-02-23 2009-11-10 Pixtronix, Inc. Light concentrating reflective display methods and apparatus
US20070205969A1 (en) 2005-02-23 2007-09-06 Pixtronix, Incorporated Direct-view MEMS display devices and methods for generating images thereon
US7693596B2 (en) 2005-12-14 2010-04-06 Dell Products L.P. System and method for configuring information handling system integrated circuits
US8526096B2 (en) * 2006-02-23 2013-09-03 Pixtronix, Inc. Mechanical light modulators with stressed beams
US7876489B2 (en) * 2006-06-05 2011-01-25 Pixtronix, Inc. Display apparatus with optical cavities
TW200801897A (en) 2006-06-29 2008-01-01 Ibm Single system board with automatic feature selection based on installed configuration selection unit
JP5078332B2 (ja) * 2006-12-04 2012-11-21 キヤノン株式会社 情報処理装置、情報処理方法
US9176318B2 (en) * 2007-05-18 2015-11-03 Pixtronix, Inc. Methods for manufacturing fluid-filled MEMS displays
US8286093B2 (en) * 2008-01-09 2012-10-09 Dell Products L.P. Replacement motherboard configuration
US8248560B2 (en) 2008-04-18 2012-08-21 Pixtronix, Inc. Light guides and backlight systems incorporating prismatic structures and light redirectors
WO2010016833A1 (en) * 2008-08-05 2010-02-11 Hewlett-Packard Development Company, L.P. Method and device for customizing software
US8169679B2 (en) 2008-10-27 2012-05-01 Pixtronix, Inc. MEMS anchors
KR101537699B1 (ko) * 2009-01-29 2015-07-20 엘지전자 주식회사 이동단말기 및 그의 디바이스 접근 제어방법
BR112012019383A2 (pt) 2010-02-02 2017-09-12 Pixtronix Inc Circuitos para controlar aparelho de exibição
JP2013519121A (ja) 2010-02-02 2013-05-23 ピクストロニックス・インコーポレーテッド 低温封孔流体充填ディスプレイ装置を製造するための方法
US20110205756A1 (en) * 2010-02-19 2011-08-25 Pixtronix, Inc. Light guides and backlight systems incorporating prismatic structures and light redirectors
US9134552B2 (en) 2013-03-13 2015-09-15 Pixtronix, Inc. Display apparatus with narrow gap electrostatic actuators
WO2016130114A1 (en) 2015-02-10 2016-08-18 Hewlett Packard Enterprise Development Lp Chipset reconfiguration based on device detection
CN107408090B (zh) * 2015-03-27 2021-03-26 英特尔公司 输入/输出控制器访问通道的动态配置
US10699033B2 (en) * 2017-06-28 2020-06-30 Advanced Micro Devices, Inc. Secure enablement of platform features without user intervention
CN112979661B (zh) 2018-01-19 2022-05-17 苏州信诺维医药科技股份有限公司 杂环化合物、制备方法及其在医药上的应用
CN116074150B (zh) * 2023-03-02 2023-06-09 广东浩博特科技股份有限公司 智能家居的开关控制方法、装置以及智能家居

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US566411A (en) 1896-08-25 Josef schoene
US5023907A (en) 1988-09-30 1991-06-11 Apollo Computer, Inc. Network license server
US4897866A (en) 1988-10-19 1990-01-30 American Telephone And Telegraph Company, At&T Bell Laboratories Telecommunication system with subscriber controlled feature modification
US5515524A (en) 1993-03-29 1996-05-07 Trilogy Development Group Method and apparatus for configuring systems
US5666411A (en) 1994-01-13 1997-09-09 Mccarty; Johnnie C. System for computer software protection
JPH0816471A (ja) * 1994-06-30 1996-01-19 Mitsubishi Electric Corp メモリ装置及びキャッシュメモリ装置
KR100391727B1 (ko) 1994-11-09 2003-11-01 소니 일렉트로닉스 인코포레이티드 메모리시스템및메모리억세싱방법
KR100466722B1 (ko) * 1996-01-24 2005-04-14 선 마이크로시스템즈 인코퍼레이티드 어레이경계검사방법및장치와,이를포함하는컴퓨터시스템
JPH09305414A (ja) * 1996-05-13 1997-11-28 Casio Comput Co Ltd プロセス管理方法
US6397268B1 (en) * 1996-10-01 2002-05-28 Compaq Information Technologies Group, L.P. Tracking PCI bus numbers that change during re-configuration
US5889977A (en) 1996-12-13 1999-03-30 Intel Corporation Method and apparatus for ensuring feature compatability and communicating feature settings between processors and motherboards
JP4002012B2 (ja) * 1998-01-08 2007-10-31 富士ゼロックス株式会社 複合機及びサーバ及び複合機・サーバシステム及びプログラム記録媒体
US6052739A (en) * 1998-03-26 2000-04-18 Sun Microsystems, Inc. Method and apparatus for object-oriented interrupt system
US6735770B1 (en) * 1998-04-27 2004-05-11 Sun Microsystems, Inc. Method and apparatus for high performance access to data in a message store
JP2000194651A (ja) * 1998-12-25 2000-07-14 Oki Electric Ind Co Ltd 集積回路
WO2001039140A1 (fr) 1999-11-25 2001-05-31 Fujitsu Limited Dispositif de securite et programme de securite de stockage sur support lisible par ordinateur
US6357016B1 (en) * 1999-12-09 2002-03-12 Intel Corporation Method and apparatus for disabling a clock signal within a multithreaded processor
US20020133471A1 (en) * 2001-02-23 2002-09-19 Fetneh Eskandari Configuration enablement of franking system
JP4510332B2 (ja) * 2001-06-28 2010-07-21 ヤンマー株式会社 油圧式無段変速装置及び動力伝達装置
JP2003122697A (ja) * 2001-10-11 2003-04-25 Sony Corp コミュニケーションシステム、コミュニケーション方法、コミュニケーションプログラム、並びに情報処理装置
JP2003140798A (ja) * 2001-11-02 2003-05-16 Casio Comput Co Ltd 表示制御装置およびプログラム
US20030160992A1 (en) * 2002-02-28 2003-08-28 Weaver Jeffrey Scott Enabling printing features for authorized users
WO2003089084A1 (en) * 2002-04-19 2003-10-30 Walker Digital, Llc Managing features on a gaming device
EP1414233A1 (en) * 2002-05-08 2004-04-28 Broadcom Corporation System and method for configuring device features via programmable memory
US7046997B2 (en) * 2002-12-23 2006-05-16 Intel Corporation Trial upgrade capability for wireless handheld devices
US8135795B2 (en) * 2003-04-03 2012-03-13 International Business Machines Corporation Method to provide on-demand resource access
US7894348B2 (en) * 2003-07-21 2011-02-22 Qlogic, Corporation Method and system for congestion control in a fibre channel switch
US7222006B2 (en) * 2004-01-13 2007-05-22 General Motors Corporation Method for determination of pre-authorization engine operation time for a vehicle theft deterrent system
US7636795B2 (en) 2004-06-30 2009-12-22 Intel Corporation Configurable feature selection mechanism

Also Published As

Publication number Publication date
US20060004928A1 (en) 2006-01-05
WO2006005006A3 (en) 2006-04-13
DE112005001532B4 (de) 2010-05-20
TWI299451B (en) 2008-08-01
GB0621455D0 (en) 2006-12-13
GB2429810A (en) 2007-03-07
CN1977228B (zh) 2011-06-08
DE112005001532T5 (de) 2007-05-10
KR100870291B1 (ko) 2008-11-25
JP4806403B2 (ja) 2011-11-02
TW200608262A (en) 2006-03-01
CN1977228A (zh) 2007-06-06
JP2008502057A (ja) 2008-01-24
WO2006005006A2 (en) 2006-01-12
GB2429810B (en) 2007-11-28
US7636795B2 (en) 2009-12-22

Similar Documents

Publication Publication Date Title
KR100870291B1 (ko) 구성 가능한 사양 선택 메커니즘
JP2008502057A5 (ko)
US10248502B2 (en) Correcting an error in a memory device
US9575884B2 (en) System and method for high performance and low cost flash translation layer
US8189384B2 (en) System and method to control one time programmable memory
AU661016B2 (en) Multiprocessor distributed initialization and self-test system
US20230367729A1 (en) Dynamic configuration of input/output controller access lanes
US9383789B2 (en) Thermal control apparatus and methodology
US6237103B1 (en) Power sequencing in a data processing system
US5606662A (en) Auto DRAM parity enable/disable mechanism
US4943966A (en) Memory diagnostic apparatus and method
US9575891B2 (en) Sidecar SRAM for high granularity in floor plan aspect ratio
US20120124356A1 (en) Methods and apparatuses for recovering usage of trusted platform module
TW201633109A (zh) 管理多個至固態硬碟的順序寫入流之技術
WO2013095840A1 (en) Systems and methods of performing a data save operation
US20170293341A1 (en) Power supply unit mismatch detection system
CN104011733A (zh) 在系统预引导期间具有改进的只读存储器锁定的安全数据保护
US8782466B2 (en) Multiple processing elements
US20240201766A1 (en) System-on-Chip with DVFM Protection Circuit
US9043628B2 (en) Power management of multiple compute units sharing a cache
US7219167B2 (en) Accessing configuration registers by automatically changing an index
US6772307B1 (en) Firmware memory having multiple protected blocks
US20060085204A1 (en) Method and system for testing information handling system components
KR0176186B1 (ko) Pc 칩세트의 어드레스 매핑회로
TW202026865A (zh) 用來進行組態管理之方法以及資料儲存裝置及其控制器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121019

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131101

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee