KR20070018585A - 반도체 소자 제조 방법 - Google Patents
반도체 소자 제조 방법 Download PDFInfo
- Publication number
- KR20070018585A KR20070018585A KR1020050073417A KR20050073417A KR20070018585A KR 20070018585 A KR20070018585 A KR 20070018585A KR 1020050073417 A KR1020050073417 A KR 1020050073417A KR 20050073417 A KR20050073417 A KR 20050073417A KR 20070018585 A KR20070018585 A KR 20070018585A
- Authority
- KR
- South Korea
- Prior art keywords
- recess
- faraday cage
- etching
- semiconductor device
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 239000000460 chlorine Substances 0.000 claims description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052801 chlorine Inorganic materials 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims 3
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 리세스 게이트의 리프레시 및 동작 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크 패턴을 형성하는 단계; 상기 리세스 마스크 패턴을 식각 마스크로 상기 반도체 기판의 소정 두께를 식각하되, 패러데이 케이지가 장착된 식각 챔버를 이용하여 리세스를 형성하는 단계; 및 상기 리세스 상에 게이트를 형성하는 단계를 포함한다.
리세스 게이트, 패러데이 케이지(Faraday cage), 틸트(Tilt)
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조 방법을 도시한 공정 단면도와 표,
도 2는 본 발명의 실시예에 따른 반도체 소자의 식각 챔버 개략도,
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 패드산화막
33 : 소자분리막 34 : 리세스 마스크
R : 리세스
W1 : 탑 선폭 W2 : 바텀 선폭
본 발명은 반도체 제조 기술에 관한 것으로, 특히 패러데이 케이지(Faraday Cage)를 이용한 리세스 게이트 형성 방법에 관한 것이다.
일반적으로 플래너(Planar) 게이트 형성 방법은 게이트를 평탄한 기판의 액티브 영역 상에 형성하는 방법으로 패턴 크기의 축소화에 의해 게이트 채널 길이가 점점 작아지고 이온 도핑 농도 증가에 따라 전계(Electric Field) 증가에 기인한 접합 누설에 의해 소자의 리프레시 특성을 확보하기가 어렵다.
이를 개선하기 위한 게이트 형성 방법으로, 반도체 소자가 Sub-100㎚ 이하의 수준으로 고집적화됨에 따라 반도체 기판 내부에 형성된 리세스를 통하여 게이트를 형성한 리세스 채널을 갖는 트랜지스터 구조가 제안되었다.
이것은 트랜지스터의 채널이 형성될 영역에 리세스를 형성하여 유효 채널 길이를 증가시킴으로써, 소스와 드레인의 불순물들이 측면으로 확산되는 펀치 스루(Punch through) 효과를 개선하고 실질적으로 소스와 드레인 사이의 거리를 넓인다.
또한, 소스/드레인 접합과 채널 형성 영역이 높아진(Elevated) 구조로 형성되어 채널 도핑에 의한 접합 누설(Junction Leakage)을 최소화할 수 있어 궁국적으로는 반도체 소자의 고집적화에 도움을 준다.
따라서, 리세스 게이트 공정을 적용하여 채널 길이 증가 및 이온 도핑 농도 감소가 가능하여 소자의 리프레시 특성이 크게 개선된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 소정 영역에 STI(Shallow Trench Isolation) 방법으로 소자분리막(13)을 형성한다. 이 때, 반도체 기판(11)에 잔류하는 패드산화막(12)은 소자분리 공정시 식각 패드용으로 사용하는 막이다.
다음으로, 반도체 기판(11) 상에 리세스 마스크용 전도막을 형성한다. 이 때, 리세스 마스크용 전도막(14)은 일반적으로 폴리실리콘막을 사용하며 700Å∼900Å의 두께로 증착한다.
이어서, 리세스 마스크용 전도막(14) 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 리세스 채널 형성을 위한 포토레지스트 패턴(15)을 형성한다.
도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 식각마스크로 패드산화막(12)이 드러나는 타겟으로 리세스 마스크용 전도막(14)을 플라즈마 식각하여 리세스 마스크(14a)를 형성한다.
더 자세히는, TCP/ICP 타입의 플라즈마 소스하에서 먼저 클로린(Chlorine)계 플라즈마에 소스/바이어스 파워를 인가하여 리세스 마스크용 전도막(14)을 식각한다.
도 1c에 도시된 바와 같이, O2 플라즈마 스트립 공정을 진행하여 포토레지스 트 패턴(15)을 스트립하고, 세정을 실시한다.
도 1d에 도시된 바와 같이, 리세스 마스크(14a)를 식각마스크로 패드산화막(12) 및 반도체 기판(11)의 소정 영역을 선택적으로 식각하여 리세스를 형성한다.
더 자세히는, 클로린계 플라즈마에 브롬(Bromine)계 플라즈마를 첨가한 플라즈마에 소스/바이어스 파워를 인가하여 반도체 기판(11)을 식각하여 리세스(R)를 형성한다.
이어서, 식각 잔유물을 제거하기 위해, 불산 용액(HF) 또는 BOE 용액을 이용한 습식 세정 공정을 실시하여 패드산화막(12)을 제거한다.
한편, 리세스(R)는 탑 선폭(W1) 보다 바텀 선폭(W2)이 더 작게 형성된다. 이는 식각 플라즈마가 리세스 깊이 만큼 충분히 침투하지 못하여 식각이 덜 일어나게 된 것으로, 바텀 선폭(W2)이 탑 선폭(W1)에 비해 작게 형성되면, 후속 접합에 이온 주입 공정시 균일도를 떨어뜨려 소자의 특성을 저하시키는 문제가 발생한다.
도 1e를 참조하면, 리세스 바텀 평탄도에 관한 것으로 탑/바텀 선폭을 비교하면, 탑 선폭이 57㎚, 바텀 선폭이 43㎚인 위 사진과 비교하여 탑 선폭이 44㎚, 바텀 선폭이 29㎚인 아래 사진은 리세스 선폭의 감소에 따라 바텀 프로파일이 취약해짐을 알 수 있고, 이는 리세스 공정 진행시, 이온 도핑 농도 불균일로 인한 소자의 특성 열화로 소자의 동작 특성을 저하시킨다.
상술한 종래 기술은, 리세스 형성시 탑 선폭에 비해 바텀 선폭이 작게 형성됨에 따라 소자의 리프레시 저하 및 동작 특성 열화과 같은 문제가 있다.
이러한 문제를 해결하기 위해 탑 선폭에 비해 바텀 선폭이 같거나 크게 형성되어야 하는 공정이 요구되는 것이 현실이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 게이트의 리프레시 및 동작 특성을 개선하는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판의 소정 영역 상에 리세스 마스크 패턴을 형성하는 단계, 상기 리세스 마스크 패턴을 식각 마스크로 상기 반도체 기판의 소정 두께를 식각하되, 패러데이 케이지가 장착된 식각 챔버를 이용하여 리세스를 형성하는 단계, 및 상기 리세스 상에 게이트를 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
2는 본 발명의 실시예에 따른 반도체 소자의 식각 챔버 내부에 장착된 패러데이 케이지의 개략도이다.
도 2에 도시된 바와 같이, 플라즈마 식각 챔버(21)내에 패러데이 케이지(22)를 장착한다. 패러데이 케이지의 원리는 챔버내 캐소드 구조를 적용하고, 캐소드 안쪽에 패러데이 케이지를 만들고, 그 내부의 웨이퍼 척(23) 상에 웨이퍼/프레임(24)을 틸트/로테이션이 가능한 플래이트를 만들어 위치시킨다.
통상적으로 패러데이 케이지를 이용한 플라즈마 식각시에 식각 챔버 내부에서의 플라즈마는 외부로부터 인가된 RF 파워, 자기 영역(Magnetic Field)에 의해 챔버내 가스가 플라즈마의 형태로 바이어스가 걸려있는 캐소드(Cathode)로의 직진성을 갖고 웨이퍼 프레임과 수직으로 반응을 일으키는 것과는 달리, 플라즈마는 캐소드와 평행한 패러데이 케이지까지는 직진성을 유지하고, 패러데이 케이지 내부에서만은 웨이퍼 프레임을 로테이션/틸트하고 일정 RPM을 유지하면서 식각하는 것이다.
플라즈마는 캐소드와 평행한 패러데이 케이지까지는 직진성을 유지하다가 패러데이 케이지 내부에서는 그 때까지의 방향성을 유지하게 된다.
더 자세히는, 패러데이 케이지 내부에 웨이퍼 프레임으로 플라즈마를 주입할 때, 웨이퍼 척과 연결된 바(26a, 26b)가 위/아래로 움직이면서 플라즈마는 캐소드와 평행한 패러데이 케이지까지는 직진성을 유지하다가 패러데이 케이지 내부에서는 그 때까지의 방향성을 유지하게 된다. 한편, 웨이퍼 척(23)과 연결된 바(25)는 기준 바로서 움직이지 않고 RF 파워와 연결되어 있다.
패러데이 케이지는 일반적인 TCP 타입, ICP 타입 또는 MERIE 타입의 건식 식각 장치에 설치된다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 반도체 소자 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역에 STI(Shallow Trench Isolation) 방법으로 소자분리막(33)을 형성한다. 이 때, 반도체 기판(31)에 잔류하는 패드산화막(32)은 소자분리 공정시 식각 패드용으로 사용했던 막이다.
다음으로, 반도체 기판(31) 상에 리세스 마스크용 전도막을 형성한다. 이 때, 리세스 마스크용 전도막은 일반적으로 폴리실리콘막을 사용하며 700Å∼900Å의 두께로 증착한다.
이어서, 리세스 마스크용 전도막 상부에 포토레지스트를 도포하고, 노광 및 현상 공정을 진행하여 리세스 채널 형성을 위한 포토레지스트 패턴(도시하지 않음)을 형성한다.
계속해서, 포토레지스트 패턴을 식각마스크로 반도체 기판(31)이 일부 식각되는 타겟(100Å∼300Å식각)으로 리세스 마스크용 전도막을 플라즈마 식각하여 리세스 마스크(34)를 형성한다.
더 자세히는, TCP/ICP 타입의 플라즈마 소스하에서 먼저 클로린(Chlorine)계 플라즈마에 소스/바이어스 파워를 인가하여 리세스 마스크용 전도막을 식각한다. 이 때, 30Å∼150Å 두께의 패드산화막(32)은 잔류시킨다.
이어서, O2 플라즈마 스트립 공정을 진행하여 포토레지스트 패턴을 스트립하고, 세정을 실시한다.
다음으로, 리세스 마스크(34)를 식각 베리어로 패러데이 케이지가 형성된 TCP/ICP 타입의 플라즈마 소스하에서 식각 깊이와 플라스크 정도에 대한 정보만으로 반도체 기판(31)을 일정 깊이 식각한다.
도 3b에 도시된, 왼쪽 단면을 먼저 살펴보면 웨이퍼 프레임의 각도(T1)를 설정하고 플라즈마를 주입하여 왼쪽 방향으로 틸트/로테이션하여 리세스 마스크(34)를 식각 베리어로 하여 반도체 기판(31)의 일정 두께를 식각한다.
이어서, 오른쪽 단면을 살펴보면 패러데이 케이지의 바(26b)는 올라가고, 바(26a)는 내려가도록 왼쪽 방향으로 T1 만큼의 각도로 기울어져, 웨이퍼 프레임(24)는 왼쪽 방향으로만 플라즈마 식각이 진행됨을 알 수 있다.
도 3c에 도시된 바와 같이, 왼쪽 단면을 먼저 살펴보면 웨이퍼 프레임의 각도(T2)를 설정하고 플라즈마를 주입하여 오른쪽 방향으로 틸트/로테이션하여 리세스 마스크(34)를 식각 베리어로 하여 반도체 기판(31)의 일정 두께를 식각한다.
이어서, 오른쪽 단면을 살펴보면 패러데이 케이지의 바(26a)는 올라가고, 바(26b)는 내려가도록 오른쪽 방향으로 T2 만큼의 각도로 기울어져, 웨이퍼 프레임(24)는 오른쪽 방향으로만 플라즈마 식각이 진행됨을 알 수 있다.
따라서, 도 3b와 도 3c에서 알 수 있듯이 TCP/ICP 타입의 플라즈마 소스하에서 먼저 클로린계 플라즈마를 실선 방향으로 소스/바이어스 파워를 인가하여 리세스 마스크(34)를 식각한 후에 패러데이 케이지가 형성된 TCP/ICP 타입의 플라즈마 소스하에서 식각 깊이와 플라즈마 정도에 대한 정보만으로 일정 각도만큼의 틸트/ 로테이션된 상태로 식각이 가능하게 한다.
한편, 플라즈마 식각 조건은 리세스 마스크(34)를 식각 베리어로 하여 TCP/ICP 타입의 플라즈마 소스에서 10∼30mT의 압력하에서 1000∼1500Ｗ의 인가전력과 200∼400Ｗ의 바이어스 전력으로 클로린계 플라즈마인 Cl2를 30∼100sccm으로 플로우한다.
도 3d에 도시된 바와 같이, 리세스 마스크(34) 및 패드산화막(32)을 제거한다. 패러데이 케이지가 형성된 식각 챔버를 사용하여 리세스(R)의 탑 선폭(W1)에 비해 바텀 선폭(W2)이 크거나 같은 플라스크형 리세스(R)가 형성됨을 알 수 있다.
이어서, 도면에 도시하지는 않았지만, 리세스(R)를 포함하는 전면에 게이트 산화막, 게이트 전도막, 게이트 마스크가 적층된 게이트 패턴을 형성한다.
상술한 바와 같이, 패러데이 케이지가 장착된 플라즈마 식각 챔버 내에서 리세스 식각 깊이와 플라스크 정도에 대한 정보만으로 리세스 식각을 진행하여 리세스 선폭이 감소함에도 리세스 바텀의 평탄화의 극대화가 가능하여, 후속 접합에 불순물 도핑시 바텀 평탄 균일도를 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 식각시 패러데이 케이지가 장착된 식각 챔버를 사용하여 리세스 식각 깊이와 플라스크 정도에 대한 정보만으로 틸트/로테이션된 상태로 식각이 가능하여 리세스 선폭 감소에도 리세스 바텀 평탄화의 극대화가 가능하여 후속 이온 도핑시 바텀 평탄화 균일도를 확보하여 공정 마진의 극대화 하는 효과를 얻을 수 있다.
또한, 본 발명은 공정 마진의 극대화로 인해 반도체 생산 단가를 감소할 수 있고, 초 미세 패턴을 위한 디자인 룰을 확보할 수 있으며, 로직을 포함한 반도체 소자의 고집적화, 수율 향상 및 공정 단순화의 효과를 얻을 수 있다.
Claims (7)
- 반도체 기판의 소정 영역 상에 리세스 마스크 패턴을 형성하는 단계;상기 리세스 마스크 패턴을 식각 마스크로 상기 반도체 기판의 소정 두께를 식각하되, 패러데이 케이지가 장착된 식각 챔버를 이용하여 리세스를 형성하는 단계; 및상기 리세스 상에 게이트를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스 마스크 패턴을 식각 마스크로 상기 반도체 기판의 소정 두께를 식각하되, 패러데이 케이지가 장착된 식각 챔버에서 리세스를 형성하는 단계는,상기 식각 챔버 내부의 캐소드 부분에 패러데이 케이지를 장착하는 단계;상기 플라즈마 식각 챔버 내부의 웨이퍼 프레임을 틸트/로테이션이 가능한 형태로 고정시키는 단계;상기 패러데이 케이지 내부에서 상기 웨이퍼 프레임을 제 1 방향으로 틸트/로테이션하여 식각하는 단계;상기 패러데이 케이지 내부에서 상기 웨이퍼 프레임을 제 2 방향으로 틸트/로테이션하여 식각하는 단계를 포함하여 상기 리세스를 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1항 및 제 2 항에 있어서,상기 패러데이 케이지는 TCP 타입의 건식 식각 장치에 설치하는 반도체 소자 제조 방법.
- 제 1 항 및 제 2 항에 있어서,상기 패러데이 케이지는 MERIE 타입의 건식 식각 장치에 설치하는 반도체 소자 제조 방법.
- 제 1 항 및 제 2 항에 있어서,상기 패러데이 케이지는 ICP 타입의 건식 식각 장치에 설치하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스는,TCP/ICP 타입의 고밀도플라즈마소스에서 10∼30mT의 압력하에서 1000∼3000Ｗ의 인가전력과 200∼400Ｗ의 바이어스 전력의 조건으로 식각하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 리세스는클로린계 플라즈마 Cl2를 30∼100sccm으로 플로우 하는 조건으로 형성하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050073417A KR100792383B1 (ko) | 2005-08-10 | 2005-08-10 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050073417A KR100792383B1 (ko) | 2005-08-10 | 2005-08-10 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070018585A true KR20070018585A (ko) | 2007-02-14 |
| KR100792383B1 KR100792383B1 (ko) | 2008-01-09 |
Family
ID=41343715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050073417A KR100792383B1 (ko) | 2005-08-10 | 2005-08-10 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100792383B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013147966A2 (en) * | 2012-01-06 | 2013-10-03 | President And Fellows Of Harvard College | Small-scale fabrication systems and methods |
| KR20190044295A (ko) * | 2017-10-20 | 2019-04-30 | 주식회사 엘지화학 | 파라데이 상자를 이용한 플라즈마 식각 방법 |
| CN111868892A (zh) * | 2018-06-29 | 2020-10-30 | 株式会社Lg化学 | 使用法拉第笼的等离子体蚀刻方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050014941A (ko) * | 2003-08-01 | 2005-02-21 | 삼성전자주식회사 | 반도체 메모리에서의 리세스 타입 게이트 형성방법 |
-
2005
- 2005-08-10 KR KR1020050073417A patent/KR100792383B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013147966A2 (en) * | 2012-01-06 | 2013-10-03 | President And Fellows Of Harvard College | Small-scale fabrication systems and methods |
| WO2013147966A3 (en) * | 2012-01-06 | 2013-12-19 | President And Fellows Of Harvard College | Small-scale fabrication systems and methods |
| US8999105B2 (en) | 2012-01-06 | 2015-04-07 | President And Fellows Of Harvard College | Small-scale fabrication systems and methods |
| KR20190044295A (ko) * | 2017-10-20 | 2019-04-30 | 주식회사 엘지화학 | 파라데이 상자를 이용한 플라즈마 식각 방법 |
| US11276561B2 (en) | 2017-10-20 | 2022-03-15 | Lg Chem, Ltd. | Plasma etching method using Faraday cage |
| CN111868892A (zh) * | 2018-06-29 | 2020-10-30 | 株式会社Lg化学 | 使用法拉第笼的等离子体蚀刻方法 |
| CN111868892B (zh) * | 2018-06-29 | 2024-05-07 | 株式会社Lg化学 | 使用法拉第笼的等离子体蚀刻方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100792383B1 (ko) | 2008-01-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100744068B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| US7935602B2 (en) | Semiconductor processing methods | |
| KR100732767B1 (ko) | 반도체 소자의 리세스 채널용 트렌치 형성방법 | |
| KR100961404B1 (ko) | 집적 회로 장치 및 그 형성 방법 | |
| KR100457038B1 (ko) | 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법. | |
| KR100700332B1 (ko) | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100628378B1 (ko) | 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR20050020104A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| KR100792383B1 (ko) | 반도체 소자 제조 방법 | |
| US20080160698A1 (en) | Method for fabricating a semiconductor device | |
| KR100645195B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR101071856B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR101060713B1 (ko) | 반도체 소자의 제조 방법 | |
| KR101075524B1 (ko) | 스파이크라디칼산화를 이용한 반도체장치 제조 방법 | |
| KR100446654B1 (ko) | 반도체 소자 및 제조 방법 | |
| KR19990075634A (ko) | 반도체장치의 트렌지스터 제조방법 | |
| KR20070016630A (ko) | 반도체 소자의 제조방법 | |
| KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR20060105160A (ko) | 반도체 소자의 형성방법 | |
| KR101024252B1 (ko) | 반도체소자 제조 방법 | |
| TWI250564B (en) | Method for forming gate in semiconductor device | |
| KR20030045216A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100631954B1 (ko) | 반도체 소자의 제조방법 | |
| KR20080097836A (ko) | 반도체 소자의 제조방법 | |
| KR20090123298A (ko) | 반도체 소자의 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |