KR20070012519A - Ｍｏｓ 캐패시터 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

반도체 장치 제조 단계를 증가시키지 않고도 AC 전압이 인가되는 경우 캐패시터로서 작용할 수 있는 캐패시터가 제공된다. 채널 형성 영역의 양 측상에 형성된 한 쌍의 불순물 영역이 각각 상이한 도전성의 불순물로 도핑되어 소스 영역 또는 드래인 영역으로서 사용되는 경우에, 트랜지스터가 MOS 캐패시터로서 사용된다. 특히, N형 불순물로 도핑된 불순물 영역을 N형 영역, 반면에 P형 불순물로 도핑된 불순물 영역을 P형 영역으로 가정할 때에, MOS 캐패시터로서 사용되는 트랜지스터가, 채널 형성 영역이 N형 영역과 P형 영역 사이에 개재되는 경우에 제공된다.
캐패시터, 트랜지스터, 반도체 장치, 집적 회로, 불순물 형성 영역

Description

ＭＯＳ 캐패시터 및 반도체 장치{MOS capacitor and semiconductor device}
본 발명은 트랜지스터를 이용하는 캐패시터와 그러한 캐패시터를 이용하는 반도체 장치에 관한 것이다.
캐패시터는 반도체 집적 회로(이하, "집적 회로"라 한다), 특히 아날로그 회로제조를 위한 기본적인 수동 소자 중의 하나이다. 특히, 캐패시터는 동력 공급 회로 및 DRAM과 같은 아날로그 회로에서 뿐 아니라 액정 표지 장치 픽셀에서 저장 캐패시터로서 사용된다. 캐패시터 면적의 증가는 집적 회로의 비용을 증가시키고, 따라서, 캐패시터가 적은 영역을 점유하지만 큰 캐패시턴스 값을 갖는 것이 바람직하다.
트랜지스터의 게이트 절연막은, 그것이 얇고, 집적 회로에 사용된 다른 절연막들과 비교하여 균일한 두께를 가지며, 결함 또는 불순물이 없으며, 그리고 그것의 두께에도 불구하고 절연성의 파손에 대해 높은 내전압을 갖는 것이 유리하다. 따라서, 그 게이트 절연막은 캐패시터의 절연체에 적절하다. 캐패시터 및 트랜지스터 양자를 갖는 집적 회로의 경우에, 그 트랜지스터의 활성 층 및 게이트 전극 사 이에 형성된 MOS 캐패시턴스(게이트 캐패시턴스)가 종종 하나의 캐패시터로서 사용된다. MOS 캐패시턴스를 사용하는 캐패시터(이하, "MOS 캐패시터"라 함)는 그것의 절연체로서 전술한 우수한 특성을 갖는 게이트 절연막을 사용할 수 있고, 그것은 제조 단계의 증가 없이도 트랜지스터와 함께 동시에 형성될 수 있다.
다음의 특허 문헌 1은 통상적인 MOS 캐패시터의 구조를 개시하고 있다.
[특허 문헌 1]
일본국 특허 공개 번호 Hei 7-45789.
그러나, MOS 캐패시터는 그것의 활성층에서 하나의 채널이 형성된 후에만 캐패시터로서 작용한다. 따라서, MOS 캐패시터를 하나의 트랜지스터로서 사용하기 위해서는, 게이트 전극과 소스 영역(게이트 전압) 사이의 전압이 그 트랜지스터의 도전성에 따라서 제어될 필요가 있다. 특히, 그 트랜지스터가 N-채널 트랜지스터인 경우에, 그것은 임계 전압보다 높은 게이트 전압을 가질 필요가 있고, 다른 한편, 트랜지스터가 P-채널 트랜지스터인 경우에, 임계 전압보다 낮은 전압을 가질 필요가 있다.
따라서, 전술한 MOS 캐패시터는 도전성을 갖고, 하나의 채널이 형성될 수 없기 때문에 소스 영역 또는 드래인 영역의 전압과 케이드 전극의 전압이 서로 각각 전도되는 때에 캐패시터로서 작용하지 않는 경우가 있을 수 있다. 예를 들면, MOS 캐패시터가 RF 공명 회로에 사용되는 경우에, AC 전압이 케이트 전극과 소스 영역 또는 드래인 영역 사이에 인가된다. 따라서, 게이트 전극 및 소스 영역 또는 드래인 영역의 전압이 일정한 간격으로 서로 각각 전도되고, 따라서 MOS 캐패시터가 캐패시터로서 안정적으로 작용하는 것이 어렵다. 또한, 액정 표지 장치의 픽셀에 사용된 저장 캐패시터의 경우에, AC 전압이 구동 전압에 따라서 저장 캐패시터에 인가되고, 그 경우에, MOS 캐패시터가 저장 캐패시터로서 작용하는 것이 어렵다.
따라서, AC 전압이 인가되는 캐패시터는 두 전극의 전압 수준(플러스/마이너스)에 관계 없이 캐패시터로 작용할 수 있는 비-도전성 캐패시터이어야 한다. 이 명세서에서 비-도전성 캐패시터라함은 두 전극의 전압 수준(플러스/마이너스)에 관계 없이 캐패시터로서 작용할 수 있는 캐패시터를 의미한다. 그러나, 집적 회로에 사용된 게이트 절연막을 제외한 절연막은 일반적으로 두껍다. 따라서, 캐패시터가 절연체로서 그러한 절연막을 사용하여 형성되는 경우에, 단위 면적당 캐패시턴스 값은 감소되고, 이것은 집적 회로에서 캐패시터의 면적을 감소시키는 것을 어렵게 만든다. 또한, 게이트 절연막 정도로 얇은 하나의 절연막이 단지 단위 면적당 캐패시터의 캐패시턴스를 증가시키기 위해 절연체로서 사용되도록 별도로 형성되는 경우에, 집적 회로 제조 단계수가 불리하게 증가된다.
전술한 관점에서, 본 발명은 반도체 장치 제조 단계 수의 증가 없이도 AC 전압이 인가되는 경우조차도 캐패시터로서 작용할 수 있는 캐패시터를 제공한다.
본 발명은, 각각이 상이한 도전성의 불순물들, 특히, N형 불순물과 P형 불순물로 도핑되고, 채널 형성 영역의 양측에 형성된 한 쌍의 불순물이 소스 영역 또는 드래인 영역으로서 사용되는 MOS 캐패시터로서 사용되는 캐패시터를 제공한다. 특히, N형 불순물로 도핑된 불순물 영역을 N형 영역, 그리고 P형 불순물로 도핑된 불순물 영역을 N형 영역이라 하면, 본 발명은 MOS 캐패시터로서 사용되는, N형 영역과 P형 영역 사이에 개재된 채널 형성 영역을 갖는 트랜지스터를 제공한다.
전술한 구조를 갖는 MOS 캐패시터의 경우에, N-채널이, 게이트 전압이 임계 전압보다 높아지는 경우에 N형 영역으로부터의 자유전자에 의해 채널 형성 영역에 형성된다. 다른 한편, 게이트 전압이 임계 전압보다 낮아 지는 경우에, P-채널이 P형 영역으로부터의 정공에 의해 채널 형성 영역에 형성된다. 따라서, 하나의 채널이 전술한 어느 한 구조를 갖는 MOS 캐패시터가 형성되고, 따라서, 그것은 소스 영역 또는 드래인 영역 및 게이트 전극의 전압 수준(플러스/마이너스)에 관계 없이 비-도전성 캐패시터로서 작용할 수 있다.
전술한 MOS 캐패시터로서 사용된 트랜지스터는 반도체 기판을 사용하여 형성된 트랜지스터 또는 SOI 기판을 사용하여 형성된 트랜지스터일 수 있다. 또한, 그것은 유기 기판, 수정 기판 및 플라스틱 기판과 같은 절연면을 갖는 기판상에 형성된 반도체 박막을 사용하여 형성될 수 있다.
본 발명의 반도체 장치는 전술한 MOS 트랜지스터를 사용하는 집적 회로와 전술함 MOS 트랜지스터를 사용하는 반도체 디스플래이 장치를 포함한다. 그 집적 회로는 마이크로 프로세서 및 영상 처리 회로와 같은 캐패시터를 사용할 수 있는 다양한 회로를 포함한다. 상기 반도체 디스플래이 장치는, 액정 디스플래이 장치, 유기발광 소자(OLED), 디지털 마이크로미러 장치(DMD), 플라즈마 디스플래이 패널(PDP), 전계 발광 디스플래이(FED) 및 그것의 구동회로가 반도체 막으로 형성된 회로 소자를 포함하는 다른 디스플래이 장치로 대표되는 발광 소자를 각각이 포함하는 픽셀을 구비하는 발광 장치를 포함한다. 반도체 디스플래이 장치의 경우에, MOS 캐패시터가 픽셀 또는 구동회로에 사용될 수 있다.
전술한 구조를 갖는 MOS 캐패시터는 제조 단계 수의 증가 없이도 N-채널 트랜지스터 및 P-채널 트랜지스터와 동시에 형성될 수 있다. 그 MOS 캐패시터는 비-도전성 캐패시터로서 작용할 수 있기 때문에, 그것은 아날로그 회로 AC 전압을 이용하는 반도체 디스플래이 장치와 같은 다양한 목적에 적용될 수 있다.
또한, 전술한 구조를 갖는 MOS 캐패시터는 캐패시터의 절연체로서 게이트 절연막을 사용할 수 있다. 게이트 절연막은 얇고, 집적 회로에 사용된 다른 절연막과 비교하여 균일한 두께를 갖는다. 따라서, 게이트 절연막이 사용되는 경우에, 캐패시터의 단위 면적당 캐패시턴스가 증가되고, 집적 회로에서의 캐패시터의 면적이 감소될 수 있다.
또한, 게이트 절연막이 결함 또는 불순물이 없고, 균일한 두께를 갖기 때문에, 그것의 두께에 관계없이 절연 파손에 대해 높은 내전 특성의 효과를 갖는다. 따라서, 높은 내전압 특성을 갖는 MOS 캐패시터가 형성될 수 있다.
또한, 본 발명의 반도체 장치에 따르면, 단위 면적장 높은 캐패시턴스를 갖는 MOS 캐패시터가 제조 단계 수를 억제하면서도 형성될 수 있고, 따라서, 비용 감소를 달성할 수 있다. 더욱이, MOS 캐패시터가 비-도전성 캐패시터이기 때문에, 반도체 장치의 높은 디자인 신축성을 보장할 수 있다.
도 1A-1C는 각각 본 발명의 MOS 캐패시터를 단부를 도시하는 개략적인 다이아그램.
도 2A 및 도 2B는 각각 본 발명의 MOS 캐패시터의 평면도 및 단부도.
도 3A 및 도 3B는 각각 본 발명 MOS 캐패시터의 평면도 및 단부도.
도 4는 본 발명 MOS 캐패시터의 단부도.
도 5는 본 발명 MOS 캐패시터를 이용하는 액정 표시 장치의 구성을 도시하는 다이아그램.
도 6은 본 발명 MOS 캐패시터를 이용하는 IC 칩 또는 ID 칩의 기능적인 구성을 도시하는 블럭 다이아그램.
도 7A-7E는 본 발명 반도체 장치의 제조 방법을 도시하는 다이아그램.
도 8A-8E는 본 발명 반도체 장치의 제조 방법을 도시하는 다이아그램.
도 9A-9C는 본 발명 반도체 장치의 제조 방법을 도시하는 다이아그램.
도 10A 및 도 10B는 본 발명 반도체 장치의 제조 방법을 도시하는 다이아그램.
도 11은 본 발명 반도체 장치의 제조 방법을 도시하는 다이아그램.
도 12A 및 도 12B는 본 발명 반도체 장치의 단부도.
도 13A 및 도 13B는 본 발명 반도체 장치의 단부도.
도 14A-14C는 본 발명 MOS 캐패시터를 이용하는 DRAM의 구성을 각각 도시하는 다이아그램.
도 15A 및 도 15B는 각각 본 발명의 MOS 캐패시터를 이용하는 액정 표시 장치의 평면도 및 단부도.
도 16A 및 도 16B는 각각 본 발명의 MOS 캐패시터를 이용하는 반도체 장치를 도시하는 도면.
비록 본 발명이 첨부된 도면을 참조하여 실시예들에 의해 완전히 기술되지만, 당업자에게 다양한 변화들 및 변형들이 명백함을 알 수 있을 것이다. 따라서, 그러한 변화들 및 변형들이 본 발명의 범위를 이탈하지 않는 한, 그들은 그 범위에 포함된 것으로 해석되어야 한다.
본 발명의 MOS 트랜지스터의 구조에 대한 기술이 아래의 도 1A 내지 도 1C를 참조하여 이루어진다. 도 1A는 본 발명의 MOS 캐패시터의 단부를 도시하는 다이아그램이다. 참조 번호 101은 채널 형성 영역을, 102는 게이트 절연막을, 103은 전극(게이트 전극)을 나타낸다. 상기 채널 형성 영역(101)은 게이트 전극(103)과 그들 사이에 개재된 절연막(게이트 절연막)(102)을 중첩한다.
참조 번호 104는 N형 영역(제 1 불순물 영역)을, 105는 P형 영역(제 2 불순물 영역)을 나타낸다. 상기 N형 영역 104는 N형 도전성을 갖도록 반도체에 N형 불순물이 도핑된 영역이다. 반면, P형 불순물 영역 105는 P형 도전성을 갖도록 반도체에 P형 불순물이 도핑된 영역이다. 상기 채널 형성 영역 101은 N형 영역 104 및 P형 영역 105 사이에 개재되고, 그리고 N형 영역 104 및 P형 영역 105는 소스 영역 또는 드래인 영역으로 작용한다.
전하들이, 게이트 전극 103의 전압 Vg와 N형 영역 104 또는 P형 영역 105의 전압 Vs 사이의 차이에 해당하는 게이트 전압에 의해 MOS 캐패시터에 집적될 수 있다.
도 1B는 채널 형성 영역 101에 N-채널을 형성함으로써 도 1A의 MOS 캐패시터에 집적되는 상태를 도시하고 있다. N-채널을 형성하기 위한 임계 전압을 Vthn이라 가정하면, N-채널 106이, Vg-Vs＞Vthn이 만족되는 경우에 게이트 절연막 102에 인접한 영역의 채널 형성 영역 101에 형성된다. N-채널 106에서, 채널 형성 영역 101에서 발생된 자유 전자(-)와 N형 영역 104로부터의 자유 전자(-)가 집적되고, 따라서, N 채널 106은 N형 도전성을 갖게 된다.
따라서, 전하들은 게이트 전극 103과 N 채널 106 또는 N형 영역 104 사이에 집적될 수 있다.
도 1C는 채널 형성 영역 101에 P형 채널을 형성함으로써 도 1A의 MOS 캐패시터에 집적되는 상태를 도시하고 있다. P-채널을 형성하기 위한 임계 전압을 Vthp이라 가정하면, P-채널 107이, Vg-Vs＜Vthp이 만족되는 경우에 게이트 절연막 102에 인접한 영역의 채널 형성 영역 101에 형성된다. P-채널 107에서, 채널 형성 영역 101에서 발생된 자유 전자(+)와 P형 영역 105으로부터의 자유 전자(+)가 집적되고, 따라서, P 채널 107은 P형 도전성을 갖게 된다.
따라서, 전하들은 게이트 전극 103과 P 채널 107 또는 P형 영역 105 사이에 집적될 수 있다.
도 1B 및 도 1C에 도시된 바와 같이, 게이트 전극 103 및 N형 영역 104 P형 영역의 전압 Vs가 서로 각각 역전된 경우에도 MOS 캐패시터에는 전하들이 집적될 수 있다.
도 2A는 박막 트랜지스터(TFT)를 사용하는 경우에 MOS 캐패시터의 평면도이다. 도 2B는 도 2A의 A-A' 라인을 따르는 MOS 캐패시터의 단부도이다. 참조 번호 201은 반도체 막으로 형성된 활성 층을, 202는 게이트 전극을 나타낸다. 상기 활성 층 201은 채널 형성 영역 204, N형 영역 205 및 P형 영역 206을 포함하고, 채널 형성 영역 204은 N형 영역 205 및 P형 영역 206 사이에 개재된다. 또한, 상기 채널 형성 영역 204는 게이트 전극 202을 그들 사이에 개재된 게이트 절연막 203을 중첩 시킨다.
상기 N형 영역 205과 P형 영역 206은 콘 택홀 209의 배선 207에 의해 서로 각각 연결된다. 도 2A 및 도 2B에서 배선 207에 의해 N형 영역 205 및 P형 영역 206이 서로 각각 연결되지만, 그들은 다수의 배선에 의해 연결될 수도 있다.
MOS 캐패시터에 집적될 수 있는 전하량은 채널 형성 영역의 면적뿐 아니라 게이트 절연막 203의 두께와 절연 상수에 좌우된다. 상기 채널 형성 영역 204이 동일한 면적을 갖지만 채널 길이 L보다 짧은 경우에, 전하 집적에 필요한 시간은 감소될 수 있다.
도 2A 및 도 2B는 각각 그것의 채널 형성 영역이 단지 하나의 활성 층을 갖는 MOS 캐패시터의 구조를 도시하는데, 본 발명은 그러한 구조에 제한되지는 않는다. 아래의 도 3A 및 도 3B를 참조하여 그것의 활성 층이 다수의 채널 형성 영역을 갖는 MOS 캐패시터의 구조에 대한 기술이 이루어 진다.
도 3A는 3 개의 채널 형성 영역을 갖는 TFT를 사용하는 MOS 캐패시터의 평면도이다. 도 3B는 도 3A의 선 A-A'를 따르는 MOS 캐패시터의 단부도이다. 참조 번호 301은 반도체 막으로 형성된 하나의 활성 층을, 번호 302-304는 게이트 전극들을 나타낸다.
상기 활성 층 301은, 채널 형성 영역 306-308, N형 영역 309, 310 및 P형 영역 311, 312을 포함한다. 채널 형성 영역 306-308의 각각은 N형 영역 309, 310 및 P형 영역 311, 312 사이에 개재된다. 특히, 채널 형성 영역 306은 N형 영역 309 및 P형 영역 311 사이에 개재된다. 채널 형성 영역 307은 P형 영역 311 및 N형 영역 310 사이에 개재된다. 채널 형성 영역 308은 N형 영역 310 및 P형 영역 312 사이에 개재된다.
또한, 채널 형성 영역(306)은 게이트 전극(302)과 그들 사이에 개재된 게이트 절연막(305)을 중첩한다. 채널 형성 영역(307)은 게이트 전극(303)과 그들 사이에 개재된 게이트 절연막(305)을 중첩한다. 채널 형성 영역(308)은 게이트 전극(303)과 그들 사이에 개재된 게이트 절연막(305)을 중첩한다.
N형 영역 309, 310 및 P형 영역 311, 312는 서로 각각 콘택 홀 314의 배선 313에 의해 연결된다. 도 3A 및 도 3B에서 배선 3137에 의해 N형 영역 309, 310 및 P형 영역 311, 312가 서로 각각 연결되지만, 그들은 다수의 배선에 의해 연결될 수도 있다.
게이트 전극 302-304은 도전 막으로 형성된다. 도 3A 및 도 3B에서 게이드 전극들 302-304가 하나의 도전막으로 서로 각각 전기적으로 연결되지만, 본 발명은 그러한 구조에 제한되지 않는다. 예를 들면, 서로 각각 독립적인 게이트 전극 302-304은 배선에 의해 전기적으로 연결될 수 있다.
도 3A 및 도 3B의 경우에, 평행하게 연결된 다수의 MOS 캐패시터들은 함께 하나의 MOS 캐패시터로서 작용한다. 또한, 도 3A 및 도 3B에서, 채널 형성 영역 306-308의 각 채널 길이 L1-L3는 채널 폭 W가 도 2A 및 도 2B의 그것과 동일한 경우조차도 억제될 수 있다. 따라서, 동일한 전하량을 집적하기 위한 시간이 도 2A 및 도 2B의 경우보다 감소될 수 있다.
도 3A 및 도 3B는 각각 3 개의 채널 형성 영역을 갖는 MOS 캐패시터 구조를 도시하고 있지만, 본 발명은 그런 구조에 제한되지 않는다. 상기 MOS 캐패시터는 두 개, 또는 네 개 또는 그 이상의 채널 형성 영역들을 가질 수 있다. 예를 들면, 다섯 개의 채널 형성 영역이 제공되는 경우에, 세 개의 N형 영역과 세 개의 P형 영역인 전체 여섯 개의 불순물 영역들이 개재된 각 채널 형성 영역에 선택적으로 제공된다. 또한, 다섯 개의 전극이 각 채널 형성 영역과 그들 사이에 개재된 절연막과 중첩되도록 제공된다.
도 2A, 도 2B, 도 3A 및 도 3B는 각각 TFT가 MOS 캐패시터로서 사용된 경우를 도시하지만, 그러나 본 발명의 MOS 캐패시터로서 사용된 트랜지스터는 TFT에 제한되지 않는다. 본 발명의 MOS 캐패시터는 MOS 트랜지스터와 다른 형태일 수 있다.
도 4는 반도체 기판 상에 형성된 트랜지스터가 MOS 캐패시터로서 사용된 예를 도시하고 있다. 도 4에서, 참조 번호 401은 반도체 기판을, 402는 케이트 전극 을, 403은 게이트 절연막을 나타낸다. 그 반도체 기판 401은 N형 영역 404 및 P형 영역(405)을 포함한다. 게이트 전극(402)은 N형 영역(404)과 P형 영역(405) 사이에 개재된 영역의 반도체 기판(401)과 그들 사이에 개재된 게이트 절연막(403)을 중첩한다. 참조 번호(406)는 전기적으로 절연된 소자에 대해서 산화 막 필드를 나타낸다.
N형 영역 404 또는 P형 영역 405 및 게이트 전극 402 사이의 전압을 제어함으로써, 게이트 절연막 403에 더 근접한, N형 영역 404 및 P형 영역 405 사이에 개재된 영역의 반도체 기판 401에 채널이 형성될 수 있다.
[실시예 1]
이 실시예에서, 본 발명의 MOS 캐패시터가 액정 디스플래이 장치의 픽셀에서 저장 캐패시터로서 사용된 실시예가 기술된다.
도 5는 액정 디스플래이 장치의 한 구성을 도시하는 블럭 다이아그램이다. 도 5에서, 참조 번호 701은 픽셀부를, 702는 스캔 라인 구동기 회로를, 703은 신호 라인 구동기 회로를 나타낸다. 픽셀부 701에서, 다수의 픽셀 704이 매트릭스로 배열된다. 도 5는 단지 하나의 픽셀 704를 도시하고 있다. 그 픽셀 704은 스위칭 소자로 작용하는 TFT 705, 액정 셀 706 및 저장 캐패시터 707을 포함한다. 상기 액정 셀 706은 픽셀 전극, 카운터 전극 및 그들 사이에 개재된 액정을 포함한다.
픽셀부 701에, 신호 라인 798 및 스캔 라인 709가 형성된다. TFT 705의 게이트 전극이 스캔 라인 709에 연결된다. TFT 705의 소스 영역 및 드래인 영역 중의 하나가 신호 라인 708에 연결되고, 반면에 나머지 하나는 액정 셀 706의 픽셀 전극 에 연결된다. 저장 캐패시터 707 두 전극 중의 하나는 액정 셀 706의 픽셀 전극에 연결되고, 나머지 하나는 액정 셀 706의 카운터 전극에 연결된다.
스캐 라인 구동기 회로 702는 선택 신호의 스캔 라인 709로의 입력을 제어할 수 있다. 신호 라인 구동기 회로 703은 비디오 신호의 신호 라인 708로의 입력을 제어한다. TFT 705가 선택 신호에 의해 턴 온되는 경우에, 신호 라인 708에 입력된 비디오 신호의 전압은 액정 셀 706의 픽셀 전극과 저장 캐패시터 707의 전극 중의 하나로 공급된다. 액정 셀 706의 투과율은 픽셀 전극 및 카운터 전극 사이의 전압에 의해 제어된다. 또한, 액정 셀 706의 픽셀 전극 및 카운터 전극 사이의 전압은 저장 캐패시터 707에 인가되고, 그곳에 저장된다.
동일한 전압이 액정 셀 706의 픽셀 전극 및 카운터 전극 사이에 계속 인가되는 경우에는, 액정이 열화된다. 따라서, 일반적으로, 역구동이 수행되는데, 서로 각각 역전된 전압이 일정한 간격으로 액정 셀 706의 픽셀 전극 및 카운터 전극 사이에 교번적으로 인가된다. 역전 구동으로서, 카운터 전극에는 고정된 전압을 유지하는 반면에, 픽셀 전극에는 전압을 역전시키는 방법과, 픽셀 전극에는 고정된 전압을 유지하는 반면에 카운터 전극의 전압을 역전시키는 방법과, 픽셀 전극 및 카운터 전극의 전압을 동시에 변화시키는 방법이 있다. 어떤 경우이든, 저장 캐패시터 707에 인가되는 전압이 역전된다.
도 15A는 본 발명의 MOS 캐패시터가 저장 캐패시터 707로서 사용되는 픽셀 704의 예시적인 평면도이다. 도 15B는 도 15A의 선 A-A'을 따르는 단부도이다. 도 15B에서, 스캔 라인 709의 일부는 TFT 705의 게이트 전극 720으로서 작용한다.
저장 캐패시터 707 및 TFT 705는 활성 층 711을 공유한다. 상기 활성 층 711은 TFT 705의 채널 형성 영역 712, 저장 캐패시터 707의 채널 형성 영역 713, N형 영역 714, 715 및 P형 영역 716을 포함한다. TFT 705에서, 게이트 전극(720)은 채널 형성 영역(712)과 그들 사이에 개재된 게이트 절연막(721)을 중첩한다. 저장 캐패시터(707)에서, 게이트 전극(722)은 채널 형성 영역(713)과 그들 사이에 개재된 게이트 절연막(721)을 중첩한다.
상기 채널 형성 영역 712은 또한 N형 영역들 714, 715 사이에 개재되고, 상기 N형 영역들 714, 715은 TFT 705의 소스 영역 또는 드래인 영역으로서 작용한다. 채널 형성 영역 713은 N형 영역들 714, 715 사이에 개재되고, 상기 N형 영역들 714, 715는 저장 캐패시터 707의 소스 영역 또는 드래인 영역으로서 작용한다.
N형 영역 714는 신호 라인 708에 연결된다. N형 영역 715는 배선 723에 연결된다. P형 영역 716은 배선 724에 연결된다. 참조 번호 710은 액정 셀 706의 픽셀 전극에 대응하고, 배선 723, 724 각각은 픽셀 전극 710에 연결된다. 픽셀 전극 710위에 배열 막 725이 형성된다.
참조 번호 726은 카운터 전극을 나타내는데, 그 위에 배열 막 727이 형성된다. 액정 728이 픽셀 전극 710 및 배열 막 725 사이에, 그리고 카운터 전극 726 및 배열 막 727 사이에 개재된다. 액정 셀 706이 픽셀 전극 710, 액정 728 및 카운터 전극 726에 의해 형성된다.
도 5에 도시된 액정 표지 장치의 구성은 단지 한 실시예이고, 따라서, 본 발명의 반도체 디스플래이 장치는 도 5에 도시된 구성에 제한되지 않는다.
[실시예 2]
본 발명의 MOS 캐패시터는 또한 무선 데이터 통신(즉, 데이터 식별)이 가능한 ID 칩 및 IC 칩과 같은 반도체 장치에서 공명 회로를 구성하기 위한 안테나에 연결되는 캐패시터로서 사용될 수 있다. ID 칩은 또한 무선 태그, RFID(라디오 주파수 ID 식별) 태그, IC 카드 및 무선 칩으로서 참조된다. ID 칩, IC 카드 및 무선 침의 각각은 안테나 및 집적 회로를 포함한다.
ID 칩 및 IC 카드는 라디오파를 이용하여 리더/라이터와 통신이 가능하다. 특히, ID 칩 및 IC 카드는, 리더/라이터로부터 발생된 라디오 주파수를 이용하는 AC 전압을 이용하는 집적 회로를 작동시키고, 그 집적 회로로부터 출력된 신호를 사용하는 안테나에서 발생된 신호를 변도시킴으로써 신호를 리더/라이터에 송신할 수 있다.
도 6은 이 실시예의 ID칩 또는 IC 칩의 예시적인 기능적인 구성을 도시하고 있다. 도 6에서, 참조 번호 601은 집적 회로를, 602는 안테나를 나타내고 있다. 캐패시터 603은 안테나 602의 양 단자에 연결된다. 본 발명의 MOS 캐패시터는 상기 캐패시터 603로서 사용될 수 있다.
집적 회로 601은 정류 회로 604, 클럭 생성 회로 605, 복조 회로 606, 변조 회로 607 및 로직 회로부 608를 포함한다. 상기 로직 회로부 608은 다양한 연산 회로 및 메모리등을 포함할 수 있다. 메모리로서, 예를 들면, SRAM, 플래쉬 메모리, ROM 또는 FeRAM(페로일렉트릭 RAM)등이 사용될 수 있다.
리더/라이터로부터 라디오 주파수로서 송신된 신호들은 안테나 602에서 전자 기 유도에 의해 AC전압으로 변환된다. 복조 회로 606은 AC전압을 복조시킴으로써 신호를 발생시키고, 그들을 후속 단계의 로직 회로부 608에 입력시킨다. 상기 정류 회로 604는 AC전압을 사용하여 전원전압을 발생시키고, 그것을 로직 회로부 608로 공급한다.
상기 로직 회로부 608은 복조 회로 606으로부터 입력된 신호들과 정류 회로 604로부터 공급된 전원 전압을 이용하여 다양한 처리를 수행한다. 로직 회로부 608의 다양한 처리에 의해서, 신호들이 로직 회로부 608로부터 변조 회로 607로 송신된다. 상기 변조 회로 607은 로직 회로부 608로부터의 신호들에 따라서 안테나 602에서 발생된 신호들을 변조시킨다. 리더/라이터는 안테나 602에서 발생된 변조된 신호들을 라디오 주파수로서 수신함으로써 로직 회로부 608로부터의 신호들을 수신할 수 있다.
전술한 작동에서 기술한 바와 같이, AC 전압이 안테나 602의 양 단자 사이에 인가되고, 따라서 캐패시터 603는 비-전도성 캐패시터일 필요가 있다. 본 발명의 MOS 캐패시터가 비-전도성 캐패시터이기 때문에, 캐패시터 603로서 적절하게 사용될 수 있다. 본 발명의 MOS 캐패시터는 집적 회로 601에 사용된 트랜지스터와 동시에 형성되고, 따라서, 반도체 장치 제조 단계가 줄어들 수 있다.
본 발명의 MOS 캐패시터는 안테나 602 양 단자에 연결된 캐패시터로서 뿐 아니라, 집적 회로 601에 형성된 다른 캐패시터로서 사용될 수 있다.
이 실시예는 전자기 유동 방법에 의해 신호 송수신을 수행하는 반도체 장치의 구성을 도시하고 있지만, 그러나, 본 발명은 그러한 구성에 제한되지 않는다. 본 발명의 카테고리에 들어오는 무선 통신이 가능한 반도체 장치는 전자기 커플링법, 마이크로파법, 또는 다른 송신 방법을 채용할 것이다.
[실시예 3]
이하에서는 본 발명의 반도체 장치의 한 모드로서 ID칩의 특수한 제조 방법에 대해서 기술한다. 이 실시예에서, TFT 및 MOS 캐패시터는 예시적인 반도체 소자로서 도시되었지만, 그러나, 집적 회로에 사용된 반도체 소자는 이것들에 제한되지 않는다. 예를 들면, 메모리, 다이오드, 포토일렉트릭 컨버터, 레지스터, 코일 또는 다른 유도체가 반도체 소자로서 사용될 수 있다.
먼저, 도 7A에 도시된 바와 같이, 필링 층 501이 열 저항 제 1 기판 500위에 형성된다. 상기 제 1 기판 500은 바륨 붕규산염 유리 및 알루미노 붕규산염 유리와 같은 유기 기판, 수정 기판, 및 세라믹 기판등위에 형성된다. 또한, 그것은 또한 스테인리스(SUS) 기판 또는 반도체 기판을 포함하는 금속 기판일 수 있다. 일반적으로, 플라스틱과 같은 신축성 인조 수지로 형성된 기판은 전술한 기판과 비교해서 낮은 열 저항 온도를 갖는 경향이 있으나, 제조 단계에서 처리 온도에 견될 수 있는 한 사용될 수 있다.
상기 필링 층 501은, 정질 실리콘, 다결정 실리콘, 단결정 실리콘 및 마이크로 실리콘(반-비정질 실리콘을 포함)과 같은 주성분으로서 실리콘을 사용하여 형성될 수 있다. 상기 필링 층 501은 스퍼터링, 저압 CVD, 플라즈마 CVD등에 의해 형성될 수 있다. 이 실시예에서, 비정질 실리콘이 필링 층 501로서 사용되도록 플라즈마 CVD법에 의해 약 50nm 두께를 갖도록 형성된다. 플라즈마 CVD법에 의해 형성된 필링 층 501은 스퍼터링과 다르게, 더스트가 필링 층 501에 혼합되는 것이 방지되고, 필링 층 501에 함유된 Ar의 양을 감소시킨다. 따라서, 레이저 결정화를 포함하는 열 처리가 후속 단계에서 필링 층 501에 수행되는 경우에도, 더스트 또는 Ar에 의해 후에 형성되는 베이스 막 502을 필링 층 501이 필링하는 것을 방지할 수 있다. 상기 필링 층 501은 실리콘 뿐 아니라 에칭에 의해 선택적으로 제거될 수 있는한 다른 재료를 사용하여 형성될 수 있다. 상기 필링 층 501은 바람직하게는 10 내지 100 nm 두께일 수 있다.
다음으로, 베이스 막 502이 필링 층 501위에 형성된다. 그 베이스 막 502은 제 1 기판 500에 함유된 Na과 같은 알카리 금속 또는 알카리 희금속이 반도체 막내로 확산되는 것을 방지하도록 제공되는데, 그렇지 않으면, TFT와 같은 반도체 소자의 특성에 역효과를 미친다. 상기 베이스 막 502은 또한 반도체 소자를 필링하는 후속 단계에서 반도체 소자를 보호하는 작용을 한다. 상기 베이스 막 502은 산화 실리콘 막, 산질화 실리콘 막, 질화 실리콘 막 및 질화 산화 실리콘 막과 같은 절연막을 사용하여 형성될 수 있다.
베이스 막 502은 싱글 층 절연막 또는 멀티 층 절연막일 수 있다. 이 실시예에서, 베이스 막 502은, 산질화 실리콘 막(100nm), 질화 산화 실리콘 막(50nm), 및 산질화 실리콘 막(100nm)을 연속적으로 적재하여 형성될 수 있으나, 각 막의 재료 및 두께와 층의 숫자는 이들에 제한되지 않는다. 예를 들면, 하부 층에서 산질화 실리콘 막대신에, 실록산계 수지 막이 스틴 코팅, 스플릿 코팅, 액적 토출법, 프린팅 법등에 의해서 0.5 내지 3 ㎛ 두께를 갖도록 형성될 수 있다. 또한, 중간 층의 질화 산화 실리콘 막 대신에, 질화 실리콘 막 (예컨데, SiNx 및 Si3N4)가 사용될 수 있다. 각 막이 0.05 내지 3 ㎛ 두께를 갖는 걱이 바람직하고, 그 두께는 그 범위내에서 임의적으로 선택될 수 있다.
또한, 필링 층 501에 가장 근접한 베이스 막 502의 하부 층이 산질화 실리콘 막 또는 산화 실리콘 막으로 형성되고, 중간 층이 실록산계 수지 막, 그리고 상부 층이 산화 실리콘 막으로 형성되는 조합도 가능하다.
실록산계 수지는 Si-O-Si 결합을 갖는 수지이다. 실록산은 실리콘(Si) 및 산소(O)의 결합으로 형성된 골격으로 구성되는데, 적어도 수소를 포함하는 유기 그룹(알킬 그룹 및 방향족 탄화 수소와 같은)이 치환체로서 사용된다. 또한, 풀로우르 그룹이 치환체로서 사용될 수 있다. 또한 선택적으로, 풀로우르 그룹 및 적어도 수소를 포함하는 유기 그룹이 치환체로서 사용될 수 있다.
상기 산화 실리콘 막은 SiH4 및 O2의 혼합 가스 및 TEOS(테트라에톡실래인) 및 O2의 혼합 가스를 사용하는 열 CVD, 플라즈마 CVD, 정상 압력 CVD, 바이어스 ECRCVD등에 의해 형성될 수 있다. 질화 실리콘 막은 일반적으로 SiH4/NH3의 혼합 가스를 사용하는 플라즈마 CVD에 의해 형성된다. 산질화 실리콘 막 및 질화 산화 실리콘 막은 일반적으로 SiH4 및 N2O의 혼합 가스를 사용하는 플라즈마 CVD에 의해 형성될 수 있다.
다음으로, 반도체 막 503이 베이스 막 502위에 형성된다. 반도체 막 503은 베이스 막 502 형성후에 대기에의 노출 없이 형성되는 것이 바람직하다. 반도체 막 503은 20 내지 200nm(바람직하게는, 40 내지 170nm, 더욱 바람직하게는, 50 내지 150nm)의 두께를 갖도록 형성된다. 반도체 막 503은 비정질 반도체 막, 반-비정질 반도체 막 그리고 다결정 반도체 막 중의 어느 하나로 될 수 있다. 상기 반도체는 실리콘뿐 아니라 실리콘 게르마늄일 수 있다. 실리콘 게리마늄을 사용하는 경우에, 게르마늄의 농도는 양호하게는, 0.01 내지 4.5 원자 %일 수 있다.
반도체 막 503은 공지된 방법으로 결정화될 수 있다. 공지된 결정화로서, 레이저광을 사용하는 레이저 결정화, 촉매 원소를 사용하는 결정화가 있다. 또한, 촉매 원소를 사용하는 결정화가 레이저 결정화와 조합될 수 있다. 또한, 기판 500으로서 수정과 같은 높은 열 저항 기판을 사용하는 경우에, 전기적으로 가열된 반응기를 사용하는 열 결정화, 적외선을 사용하는 램프 어닐링에의한 결정화, 촉매 원소를 사용하는 결정화, 약 905 ℃의 고온 어닐링에 의한 결정화가 조합될 수 있다.
예를 들면, 레이저 결정화를 사용하는 경우에, 열처리가 레이저에 반동체 막 503의 열 저항을 강화시키도록 레이저 결정화 전에 4 시간 동안 550 ℃에서 반도체 막 503에 수행된다. 연속 발진이 가능한 고상-레이저를 사용하고, 반도체 막 503에 기본 파장의 제 2 내지 제 4 조화의 레이저 광을 조사함으로써, 큰 결정립의 결정이 얻어진다. 일반적으로, 예를 들면, Nd: YVO4 레이저(기본 파장: 1064nm)의 제 2 조화 (532nm) 또는 제 3 조화(355nm)를 사용하는 것이 바람직하다. 특히, 연속파 YVO4로부터 발산된 레이저 광은 10W의 레이저 광을 얻기 위해서 비-선형 광학 소자 의 사용에 의해 높은 조화로 변환된다. 상기 레이저 광은 양호하게는 광학 시스템을 사용하여 조사 면에서 직사각형 또는 타원형 모양을 갖도록 변환될 수 있고, 이어서 반도체 막 503은 레이저 광으로 조사된다. 이 때에 에너지 밀도는 약 0.01 내지 100MW/cm2(양호하게는, 0.1 내지 10MW/cm2)일 필요가 있다. 조사는 약 10 내지 2000cm/sec의 스캔 속도로 수행된다.
또한, 레이저 결정화는, 10MHz 또는 그 이상의 펄스된 레이저 광의 반복 주파수를 세팅하고, 수십 내지 수백 Hz인 정상적으로 사용된 주파수 대역보다 매우 높은 주파수 대역을 사용하여 수행될 수 있다. 반도체 막이 펄스된 레이저 광으로 조사된후에 완전히 고상화되기 까지는 수십 내지 수백 nsec가 소요된다. 따라서, 전술한 주파수의 사용은 반도체 막이 앞서의 레이저에 의한 용해 후에 고상화 되기 전에 다음의 펄스 레이저 광으로 조사되는 것이 가능하다. 따라서, 반도체 막의 고상 액상 인터페이스가 연속적으로 형성되어, 스캔 방향으로 연속적으로 배열된 결정립을 갖는 반도체 막이 얻어질 수 있다. 특히, 스캔 방향에서 10 내지 30㎛의 폭을 갖고, 스캔 방향에 수직인 방향에서 1 내지 5㎛의 폭을 갖는 결정립의 집합이 g형성될 수 있다. 스캔 방향으로 배열된 단결정의 결정립을 형성함으로써, 적어도 TFT의 채널 방향에서 결정립 경계를 갖지 않는 반도체 막이 얻어질 수 있다.
레이저 결정화는 기본파의 연속파 레이저 광이 높은 조화의 연속파 레이저 광과 평행하게, 또는 기본 파장의 연속파 레이저 광이 높은 조화의 펄스된 레이저 광과 평행하게 수행된다.
레이저 광이 희가스 또는 질소 가스와 같은 불활성 가스 분위기에서 조사될 수 있다.
레이저 광의 전술된 조사에 따르면, 강화된 결정성을 갖는 반도체 막 503이 얻어진다. 반도체 막 503은 또한 스퍼터링, 플라즈마 CVD, 열 CVD등을 사용하여 형성된 다결정 반도체를 사용하여 형성될 수 있다.
또한, 반도체 막 503이 이 실시예에서 결정화되지만, 결정화가 생략되고, 아래에 기술하는 후속의 공정이, 비정질 실리콘 막 또는 마이크로결정성 반도체 막을 유지하는 동안에 수행될 수 있다. 비정질 반도체 또는 마이크로결정성 반도체를 이용하는 TFT는 비용 감소 및 수율 향성의 효과를 갖는데, 다결정 반도체를 사용하는 TFT와 비교해서 적은 숫자의 제조 단계가 필요하기 때문이다.
비정질 반도체가 글로우 방전에 의해 실리콘 가스가 분해될 수 있다. 전형적인 실리콘 가스로서, SiH4 및 S2H6가 있다. 그러한 실리콘 가스는 수소 또는 수소 및 헬륨으로 희석될 수 있다.
반-비정질 반도체는 비정질 및 결정성(싱글 결정성 및 다결정성을 포함) 구조의 중간 구조를 갖는다. 반-비정질 반도체는 자유 에너지에서 안정된 제 3 상태를 갖는 반도체이고, 쇼트 랜지 오더를 갖는 결정성 영역과 격자 변형을 포함한다. 0.5 내지 20nm 크기의 결정립을 갖는 반-비정질 반도체가 비-싱글 결정성 반도체내로 분산될 수 있다. 또한, 라만 스펙트럼이 520cm-1보다 낮은 주파수로 전이되고, X-레이 굴절에 의해 Si 결정 격자에 의한 것으로 추정되는 (111) 및 (220)에서 관 찰된 굴절 피크를 갖는다. 또한, 불포화 결합을 종료시키도록 1 원자 % 또는 그 이상 농도의 수소 또는 할로겐을 함유한다. 그러한 반도체를 여기서 편의에 의해 반-비정질 반도체(SAS)라 한다. 또한, 안정한 그리고 우월한 반-비정질 반도체가, 격자 변형이 헬륨, 아르곤 및 네온과 같은 희가스를 첨가함으로써 더욱 촉진되는 경우에 얻어질 수 있다.
SAS가 또한 글로우 방전에 의해 실리콘 가스를 분해함으로써 얻어질 수 있다. 일반적인 실리콘 가스로서, Si2H6, SiH2Cl2, SiHCl3, SiCl4 및 SiF4와 같은 다른 실리콘 가스뿐 아니라 SiH4가 사용될 수 있다. 또한, SAS의 제조는 실리콘 가스가 수소, 또는 수소와 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 하나 또는 그 이상의 희가스 원소와의 혼합 가스로 희석화된다. 실리콘 가스는 양호하게는 2 내지 1000배로 희석된다. 또한, 실리콘 가스는 에너지 밴드 폭을 1.5 내지 2.4 eV 또는 0.9 내지 1.1 eV로 유지하는 반면에, CH4 및 C2H6와 같은 탄소 가스, GeH4 및 GeF4 또는 F2와 같은 게르마늄 가스로 혼합된다.
예를 들면, SiH4 및 H2의 혼합 가스 또는 SiH4 및 F2의 혼합 가스가 사용되어 TFT 제조를 위한 반-비정질 반도체를 형성하는 경우에, TFT는 0.35 V/sec 이하, 일반적으로 0.25 내지 0.09 V/sec의 서브 임계값(S 값)과, 10cm2/Vsec의 이동도를 갖는다. 또한, 전술한 반-비정질 반도체를 이용하는 TFT로 19 스태이지 링 발진기를 형성하는 경우에, 예를 들면, 1MHz 이상의, 더욱 양호하게는, 100Mhz 이상의 반복 주파수를 3 내지 5V의 전원 전압으로 얻을 수 있다. 또한, 인버터의 각 스테이지당 딜래이 타임은 26ns, 더욱 양호하게는, 0.26ns 이하로 감소될 수 있다.
이어서, 도 7B에 도시된 바와 같이, 결정성 반도체 막 503이 패턴화되어 아일랜드형 반도체 막 504 내지 506이 얻어진다. 이어서, 게이트 절연막 507이 아일랜드형 반도체 막 504 내지 506을 커버하도록 형성된다. 게이트 절연막 507은 플라즈마 CVD, 스퍼터링등에 의해 형성되어, 질화 실리콘 막, 산화 실리콘 막, 질화 산화 실리콘 막 또는 산질화 실리콘 막의 싱글 층 또는 멀티 층을 갖는다. 멀티 층을 적재하는 경우에, 예를 들면, 세 층이 양호하게 사용되는데, 산화 실리콘 막, 질화 실리콘 막 및 산화 실리콘 막이 기판 위에 순서데로 적재된다.
이어서, 도 7C에 도시된 바와 같이, 게이트 전극 509 내지 511가 형성된다. 이 실시예에서, 게이트 전극 509 내지 511은 N형 불순물, WN 및 W를 스퍼터링으로 도핑한 실리콘을 연속적으로 적재하고, 그것을 마스크 512를 사용하여 에칭함으로써 형성된다. 말할 필요도 없이, 게이트 전극 509 내지 511의 재료, 구조 및 제조 방법은 이들에 제한되지 않으며, 그들은 적절하게 선택될 수 있다. 예를 들면, N형 불순물 및 NiSi(니켈 실리사이드)로 도핑된 실리콘의 적재 층 구조물, N형 불순물, Si 및 WSix로 도핑된 적재-층 구조물, TaN(질화 탄탈늄) 및 W(텅스텐)로 도핑된 적재-층 구조물이 사용될 수 있다. 또한, 싱극 층 전극이 다양한 도전 재료를 사용하여 형성될 수 있다.
또한, 산화 실리콘등의 마스크가 레지스트 마스크 대신에 사용될 수 있다. 그러한 경우에, 산화 실리콘, 산질화 실리콘등의 마스크(하드 마스크로 참조됨)를 패턴닝에 의해 형성하는 추가적인 단계가 필요하고, 그 경우에, 마스크는 두께가 감소되고, 에칭에 있어서, 레지스트보다 덜 요구되며, 따라서, 원하는 폭을 갖는 게이트 전극 509 내지 511이 얻어질 수 있다. 또한, 게이트 전극 509 내지 511이 마스크 512의 사용 없이도 액적 토출법에 의해 선택적으로 형성될 수 있다.
도전 재료로서, 다양한 재료가 도전 막의 형성에 따라서 선택될 수 있다. 또한, 게이트 전극 및 안테나를 동시에 형성하는 경우에, 재료는 그들의 작용을 고려하여 선택될 필요가 있다.
게이트 전극은 CF4, Cl2 및 O2 또는 Cl2 가스의 혼합 가스와 같은 에칭 가스를 사용하여 에칭되나, 본 발명은 이들에 제한되지 않는다.
다음으로, 도 7D에 도시된 바와 같이, 마스크 512를 제거한 후에, P-채널 TFT가 되는 아일랜드형 반도체 막 505 및 MOS 캐패시터가 되는 아일랜드형 반도체 막 504의 일부가 마스크 514로 커버되고, N형 불순물(일반적으로, P:인, 또는 As:비소)이, 마스크로서(제 1 도핑 단계) 게이트 전극 509 및 511을 사용하여 낮은 농도에서 아일랜드형 반도체 막 504 내지 506에 도핑된다. 제 1 도핑 단계는 1 X 1013 내지 6 X 1013/cm2 의 양으로, 50 내지 70 keV의 가속 전압 조건하에서 수행된다. 그러나, 본 발명은 이에 제한되지 않는다. 제 1 도핑 단계에 따르면, 도핑이 게이트 절연 전극 507을 통하여 수행되고, 이것에 의해 낮은 농도의 불순물 영역 516이 아일랜드 반도체 막 506에 형성되고, 한 쌍의 낮은 농도의 불순물 영역 517 이 아일랜드 반도체 막 506에 형성된다. 제 1 도핑 단계는, P-채널 TFT가 되는 아일랜드형 반도체 막 505과, 마스크 514로 MOS 캐패시터가 되는 아일래드 반도체 막 504의 일부를 커버하지 않고도 수행될 수 있다.
다음으로, 도 7E에 도시된 바와 같이, 애싱등에 의해 마스크 514를 제거한 후에, 마스크 520가, N-채널 TFT가 되는 아일랜드 반도체 막 506과, MOS 캐패시터가 되는 아일랜드 반도체 막 504의 낮은 농도 불순물 영역 516을 커버하면서 형성된다. 이어서, 마스크로서 게이트 전극 509 및 510을 사용하여, 아일랜드 반도체 막 504 및 505이 높은 농도에서(제 2 도핑 단계)에서 P형 불순물(일반적으로, B:붕소)로 도핑된다. 제 2 도핑 단계는 1 X 1016 내지 3 X 1016/cm2 의 양으로, 20 내지 40 keV의 가속 전압 조건하에서 수행된다. 제 2 도핑 단계에 따르면, 도핑이 게이트 절연 전극 507을 통하여 수행되고, 이것에 의해 P형의 높은 농도의 불순물 영역 521이 아일랜드 반도체 막 504에 형성되고, 한 쌍의 P형의 높은 농도의 불순물 영역 522이 아일랜드 반도체 막 505에 형성된다.
이어서, 도 8A에 도시된 바와 같이, 애싱등에 의해 마스크 520을 제거한 후에, 절연막 530이 게이트 절연막 507과 게이트 전극 509 내지 511을 커버하면서 형성된다. 이 실시예에서, 산화 실리콘 막이 플라즈마 CVD에 의해 100nm의 두께를 갖도록 형성된다. 그 후에, 절연막 530 및 게이트 절연막 507이 에칭 백에 의해 부분적으로 에칭되고, 이것에 의해, 측벽 531 내지 533이 자체 정렬 방법으로 형성되어 게이트 전극 509 내지 511의 측면과 접촉하게 된다. 에칭 가스로서, CHF3 및 He의 혼합 가스가 사용된다. 측벽의 형성 단계는 이들에 제한되지 않는다.
절연막이 절연막 530을 형성하는 경우에 제 1 기판 500의 후방 측에 형성되는 경우에, 후방 측에 형성된 절연막은 선택적으로 에칭되어 레지스트 사용에 의해 제거된다. 이 경우에, 레지스트는 에칭되어 절연막 530 및 게이트 절연막 507과 동시에 에칭 백에 의해 측벽 531 내지 533의 형성시에 제거될 수 있다.
다음으로, 도 8C에 도시된 바와 같이, 마스크 534가, P-채널 TFT가 되는 아일랜드형 반도체 막 505과, MOS 캐패시터가 되는 아일랜드형 반도체 막 504의 P형 높은 불순물 영역 521을 커버하는 상태로 형성된다. 이어서, N형 불순물 원소(일반적으로, P 또는 As)가 마스크로서 게이트 전극 509 및 511, 측벽 531 및 533을 사용하여 높은 농도로 도핑된다(제 3 도핑 단계). 제 3 도핑 단계는 1 X 1013 내지 5 X 1015/cm2 의 양으로, 60 내지 100 keV의 가속 전압 조건하에서 수행된다. 제 3 도핑 단계에 따르면, N형의 높은 농도의 불순물 영역 536이 아일랜드 반도체 막 504에 형성되고, 한 쌍의 N형의 높은 농도의 불순물 영역 537이 아일랜드 반도체 막 506에 형성된다.
측벽 531 및 533은 높은 농도에서 N형 불순물로 도핑함으로써 측벽 531 및 533하에 낮은 농도 불순물 영역 또는 비-도핑 옵셋 영역을 형성하기 위한 마스크로서 작용한다. 따라서, 낮은 농도 불순물 영역 또는 옵셋 영역의 폭을 제어하기 위해서, 측벽 531 및 533의 크기가 측벽 531 및 533을 형성하기 위한 에칭 백의 조건과 절연막 530의 두께를 적절하게 변화시킴으로써 제어될 필요가 있다.
이어서, 애싱등에 의해 마스크 534를 제거한 후에, 불순물 영역이 열 처리에 의해 활성화될 수 있다. 예를 들면, 50nm의 두께를 갖는 산질화 실리콘 막을 증착한 후에, 열 처리가 4 시간 동안에 질소 분위기에서 550 ℃에서 수행될 수 있다.
또한, 수소를 함유하는 질화 실리콘 막을 100nm의 두께로 형성한 후에, 열 처리가 1 시간 동안에 질소 분위기에서 410 ℃에서 수행되고, 이어서, 아일랜드형 반도체 막 504 내지 506이 수소화된다. 또한, 수소화의 선택적인 방법으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)가 숫행될 수 있다. 그러한 수소화 단계에 따르면, 불포화 결합이 열적으로 여기된 수소에 의해 제거될 수 있다. 또한, 반도체 막에 함유된 수소 농도를 수소화에 의해 1 x 1019 내지 1 x 1022 원자/cm3, 양호하게는, 1 x 1019 내지 5 x 1020 원자/cm3로 세팅함으로써, 반도체 소자가 후속의 단계에서 부착되는 신축성의 제 2 기판 559가 휘는 경우에 반도체 막에서 발생될 수 있는 결함이 반도체 막에 함유된 수소에 의해 제거될 수 있다. 또한, 결함을 제거하기 위해서, 반도체 막이 할로겐을 함유할 수 있다.
전술한 단계들의 연속성에 따르면, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542가 형성된다. 제조 단계에서, 에칭 백 조건 또는 절연막 530의 두께를 적절하게 제어하고, 측벽의 크기를 제어함으로써, 채널 각각이 0.2 내지 2 ㎛의 길인 TFT가 형성될 수 있다.
또한 이어서, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542를 보호하기 위한 패시베이션 막이 형성될 수 있다. 패시베이션 막은, 바람직하게는 알카리 금속 또는 알카리 희금속이 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542로 확산되는 것을 방지할 수 있는 질화 실리콘, 질화 산화 실리콘, 산화 알루미늄, 산화 실리콘등을 사용하여 형성된다. 특히, 약 600nm의 두께를 갖는 산질화 실리콘이 예를 들면, 패시베이션 막으로서 사용될 수 있다. 이 경우에, 수소화 단계는 산질화 실리콘 막의 형성후에 수행될 수 있다. 이런 방법으로, 산질화 실리콘, 질화 실리콘 및 산질화 실리콘의 세 층을 갖는 절연막이 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542위에 형성될 수 있다. 그것의 구조 및 재료는 이것들에 제한되지 않는다. 전술한 구조를 사용함으로써, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542는 베이스 막 502 및 패시베이션 막으로 커버되고, 따라서, Na과 같은 알카리 금속 또는 알카리 희금속이 반도체 소자로서 사용된 반도체 막에 확산되는 것을 방지하거, 그렇지 않으면, 이것은 반도체 소자 특성에 역효과를 미치게 된다.
이어서, 도 8D에 도시된 바와 같이, 제 1 층간 절연막 543이 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542을 커버하도록 형성된다. 상기 제 1 층간 절연막 543은 폴리이미드, 아크릴 및 폴리아미드와 같은 열 저항성 유기 수지를 사용하여 형성될 수 있다. 또한, 낮은 절연 상수 재료(낮은 k 재료), 실록산계 수지등이 유기 수지뿐 아니라 사용될 수 있다. 제 1 층간 절연막 543이 사용된 재료에 따라서, 스핀 코팅, 딥핑, 스프래이 코팅, 액적 토출법(예컨데, 잉크 젯팅, 스크린 프린팅 및 옵셋 프린팅), 덕터 나이프 코팅, 롤 코팅, 커튼 코팅, 나이프 코칭등에 의해 형성될 수 있다. 그것은 또한 산화 실리콘, 질화 실리콘, 산질화 실리콘, PSG(Phosphor Silicate Glass), BPSG 및 알루미나 막과 같은 무기 재료를 사용하여 형성될 수 있다. 제 1 층간 절연막 543은 그러한 절연막들을 적재함으로써 형성될 수 있다.
또한, 이 실시예에서는, 제 2 층간 절연막 544이 제 1 층간 절연막 543 위에 형성될 수 있다. 상기 제 2 층간 절연막 544는 DLC(다이아몬드형 탄소), 질화 탄소(CN), 산화 실리콘 막, 질화 실리콘 막, 질화 산화 실리콘 막등과 같은 탄소 함유 막을 사용하여 형성될 수 있다. 제조 방법으로서, 플라즈마 CVD, 대기압력 CVD등이 사용될 수 있다. 또한, 폴리이미드, 아크릴, 폴리아미드, 레지스트 및 벤조싸이클로뷰텐, 실록산계 수지등과 같은 감광성 또는 비 감광성 유기 재료가 사용될 수 있다.
제 1 층간 절연막 543 또는 제 2 층간 절연막 544은 필러와 혼합되어 제 1 층간 절연막 543 또는 제 2 층간 절연막 544이, 제 1 층간 절연막 543 또는 제 2 층간 절연막 544과 후에 형성되는 배선 형성을 위한 도전 재료 사이의 열 팽창 계수 차이로 인해 발생되는 벗겨짐 또는 크랙을 방지할 수 있다.
이어서, 콘택 홀이 제 1 층간 절연막 543 및 제 2 층간 절연막 544에 형성되고, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542를 연결하기 위한 배선 545 내지 550이 형성된다. 콘택 홀은 CHF3 및 He의 혼합 가스를 이용하는 에칭에 의해 개방되는데, 에칭 가스는 이것들에 제한되지 않는다. 이 실시예에서, 배선 545 내지 550은 알루미늄을 이용하여 형성된다. 배선 545 내지 550은 Ti, TiN, Al-Si, Ti 및 TiN의 다섯 층 구조를 갖도록 스퍼터일에 의해 형성될 수 있다.
Si를 Al내로 혼합함으로써, 배선을 패터닝하는 경우에 레지스트 베이킹에서 힐로크(hillock) 발생이 방지될 수 있다. 또한, 약 0.5 %의 구리가 Si 대신에 혼합될 수 있다. 또한, Ti 및 TiN 사이에 Al-Si를 위치시킴으로써, 힐로크 저항이 더욱 개선될 수 있다. 패턴닝이 바람직하게 산질화 실리콘등으로 형성된 전술한 하드마스크를 이용하여 수행될 수 있다. 배선의 재료 및 제조 방법은 이들에 제한되지 않고, 전술한 게이트 전극에 사용된 재료가 또한 채용될 수 있다.
배선 545는 MOS 캐패시터 540의 높은 농도 불순물 영역 536에 연결되고, 배선 546은 MOS 캐패시터 540의 높은 불순물 영역 521에 연결된다. 배선 547, 548은 P-채널 TFT 541의 높은 농도 불순물 영역 522에 각각 연결된다. 배선 549, 550은 N-채널 TFT 542의 높은 농도 불순물 영역 537에 각각 연결된다.
다음으로, 도 8E에 도시된 바와 같이, 제 3 층간 절연막 552가 배선 545, 550을 커버하도록 제 2 층간 절연막 544위에 형성된다. 제 3 층간 절연막 552은 배선 545의 일부를 노출시키도록 개구를 갖는다. 또한, 제 3 층간 절연막 552는 유기 수지막, 무기 절연막 또는 실록산계 절연막에 의해 형성될 수 있다. 유기 수지 막은 예를 들면, 아크릴, 폴리이미드, 폴리아미드등을 포함하고, 무기 절연막은 산화 실리콘, 질화 산화 실리콘등을 포함한다. 노광 공정에 의해 개구를 형성하기 위한 마스크가 액적 토출법 또는 프린팅법에 의해 형성될 수 있다. 또한, 제 3 층간 절연막 552가 액적 토출법 또는 프린팅법에 의해 형성될 수 있다.
이어서, 안테나 553이 제 3 층간 절연막 522에 형성된다. 그 안테나 553은 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn, 및 Ni로부터 선택된 하나 또는 그 이상 또는 그들의 혼합물을 함유하는 도전성 재료를 사용하여 형성될 수 있다. 안테나 553은 배선 545에 연결된다. 도 8E에서, 안테나 553은 배선 545에 직접 연결되지만, 본 발명의 ID 칩은 그러한 구조에 제한되지는 않는다. 예를 들면, 안테나 553은 별도로 형성된 다른 배선을 이용하여 배선 545에 전기적으로 연결될 수 있다.
안테나 553은 프린팅법, 노광법, 도금, 증착법, 액적 토출법등에 의해 형성될 수 있다. 이 실시예에서, 안테나 553은 싱글 층 도전 재료로 형성되지만, 그러나, 안테나 553은 다수의 도전막이 적재되는 멀티 층 구조를 갖도록 형성될 수 있다.
프린팅 법 또는 액적 토출법을 사용하는 경우에, 안테나 553은 노출 마스크 사용없이도 형성될 수 있다. 또한, 액적 토출법 또는 프린팅법을 사용하는 경우에, 에칭에 의해 제거되는 폐기 재료가 노광법과 다르게 생성되지 않는다. 또한, 비싼 노광 마스카가 필요 없으므로, ID칩의 제조 비용이 감소될 수 있다.
액적 토출법 또는 다른 프린팅법을 사용하는 경우에, 도전 입자, 예를 들면, Ag로 코팅된 Cu와 같은 입자들이 사용될 수 있다. 액적 토출법에 의해 안테나 553을 형성하는 경우에, 제 3 층간 절연막 552의 표면은 안테나 553의 부착력을 강화시키기 위한 처리가 되는 것이 바람직하다.
부착력 증가를 위한 특수한 처리로서, 예를 들면, 도전 막 또는 절연막의 부착력을 증가시킬 수 있는 금속 또는 금속 혼합물이 촉매에 의해 제 3 층간 절연막 552의 표면에 부착되는 방법, 도전 막 또는 절연막에 높은 부착성을 갖는 유기 절연막, 금속 또는 금속 혼합물이 제 3 층간 절연막 552에 부착되는 방법, 그리고, 제 3 층간 절연막 552의 표면이 표면을 변형시키기 위해서 대기압 또는 낮은 압력에서 플라즈마 처리되는 방법이 있다. 도전 막 또는 절연막에 높은 부착성을 갖는 금속으로서, 티타늄, 산화 티타늄, 및 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu 및
Zn과 같은 제 3 전이 금속이 있다. 도전 막 또는 절연막에 높은 부착성을 갖는 금속 혼합물로서, 전술한 금속 산화물, 질화물, 산질화물등이 있다. 유기 절연막으로서, 예를 들면, 폴리이미드, 실록산계 수지등이 있다.
제 3 층간 절연막 552에 부착된 금속 또는 금속 혼합물이 도전성이 있는 경우에, 그것의 쉬트 저항이 제어되어, 안테나 553의 정상적인 작동이 방해되지 않도록 한다. 특히, 도전성을 갖는 금속 또는 금속 혼합물의 평균적인 두께는 1 내지 10nm로 제어되어, 예를 들면, 금속 또는 금속 혼합물이 부분적으로 또는 완전히 산화에 의해 절연된다. 또한, 부착력을 증가시키기 위한 영역외의 다른 영역은 에칭에 의해 그것의 부착된 금속 또는 금속 혼합물을 선택적으로 제거한다. 또한, 금속 또는 금속 혼합물을 미리 기판 전면에 부착하지 않고, 액적 토출법, 프린팅 법, 졸-겔 처리등을 사용하여 단지 특수한 영역만이 선택적으로 금속 또는 금속 혼합물로 부착시킬 수 있다. 금속 또는 금속 혼합물은 제 3 층간 절연막 552의 전면위에 연속막 형태일 필요는 없으며, 어느 정도 분산될 수 있다.
다음으로, 도 9A에 도시된 바와 같이, 보호 층 556이 안테나 553을 커버하기 위해서 제 3 층간 절연막 552위에 형성된다. 그 보호 층 556은 나중의 에칭에 의해 필링 층 501을 제거하는 경우에 MOS 캐패시터 540, P-채널 TFT 541, N-채널 TFT 542, 배선 545 내지 550을 보호할 수 있는 재료를 사용하여 형성된다. 예를 들면, 보호 층 556은 수용성 또는 알코올에 용해되는 에폭시, 아크릴 또는 실리콘계 수지로 전면을 코팅함으로써 형성될 수 있다.
이 실시예에서는, 수용성 수지(VL-WSHL 10, Toagosei 사 제품)가 30 ㎛의 두께를 갖도록 스핀 코팅에 의해 코팅되고, 이어서, 일시적으로 경화시키기 위해 2 분 동안 노출되며, 완전하게 경화시키기 위해서 전체 10 분 동안(2.5분은 후면, 그리고 10 분은 앞면) UV 조사로 노출되어 보호 층 556을 형성한다. 다수의 유기 수지 층을 적재하는 경우에, 그들은 부분적으로 코팅 또는 베이킹시에 각 유기 수지에 사용된 용매에 의해 부분적으로 용해되어 부착력이 매우 높아진다는 것이 고려된다. 따라서, 제 3 층간 절연막 552 및 보호 층 556이 동일한 용매 용해성 유기 수지로 형성되는 경우에, 제 3 층간 절연막 552를 커버하는 무기 절연막(예컨데, 질화 실리콘 막, 질화 산화 실리콘 막, AlNx 막 및 AlNxOy막)을 형성하여 보호 층 556이 후속 단계에서 완만하게 제거되는 것이 바람직하다.
다음으로, 도 9B에 도시된 바와 같이, 트렌치 555가 형성되어 ID칩을 분리시킨다. 그 트렌지 555는 필링 층 501을 노출시키기에 충분할 정도로 깊을 필요가 있다. 트렌치 555는 디싱(dicing), 스크리빙, 노광등에 의해 형성될 수 있다. 제 1 기판위에 형성된 ID칩을 분리할 필요가 없는 경우에, 트렌치 555는 반드시 형성되는 것은 아니다.
다음으로, 도 9C에 도시된 바와 같이, 필링 층 501이 에칭에 의해 제거된다. 이 실시예에서, 플로우르 할로겐화물이 에칭 가스로서 사용되는데, 그것은 트렌치 555내로 주입된다. 이 실시예에서, 에칭은 350 ℃ 온도에서, 300 sccm 유동율로, 799.8 Pa(6 Torr) 압력에서 3 시간 동안의 조건하에서 ClF3 가스를 사용하여 수행된다. 또한, ClF3 가스는 질소와 혼합될 수 있다. ClF3와 같은 할로겐화 불소 가스를 사용함으로써, 필링 층 501이 선택적으로 에칭되고, 그것에 의해 제 1 기판 500이 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542로부터 벗겨질 수 있다. 할고겐화 불소는 기상 또는 액상일 수 있다.
다음으로, 도 10A에 도시된 바와 같이, 벗겨진 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542은 부착재 558을 사용하여 제 2 기판 559에 부착되고 보호 층 556이 제거된다. 부착재 558은 제 2 기판 559 및 베이스 막 502을 서로 각각 부착시킬 수 있는 재료를 사용하여 형성될 수 있다. 부착재 558은 부착재를 경화시키는 다양한 형태, 예를 들면, 포토-경화 부착재(예컨데, 반응성 경화 부착재, 열 경화성 부착재 및 UV 경화 부착재) 및 혐기성 경화 부착재를 들수 있다.
제 2 기판 559는 예를 들면, 바륨 붕산염 유리 및 알라미노 붕산염 유리와 같은 유기 기판일 수 있거나 또는, 신축성 페이퍼 및 플라스틱과 같은 유기 재료를 사용하여 형성될 수 있다. 또한, 제 2 기판 559는 신축성 무기 재료를 사용하여 형성될 수 있다. 플라스틱 기판은 극성 그룹을 갖는 폴리노르보렌으로 형성된 ARTON(JSR 제품)일 수 있다. 또한, 그것은, 폴리에틸렌 테레프탈래이트(PET), 폴리에테르 솔폰(PES), 폴리에틸렌 나프탈래이트(PEN), 폴리카본에이트(PC), 나일론, 폴리에테르에테르캐톤(PEEK), 폴리솔폰(PSF), 폴리에테르이미드(PEI), 폴리아릴에이트(PAR), 폴리뷰틸렌 테레플탈레이드(PBT), 폴리이미드, 아크릴론니트릴-뷰타디 엔-스틸렌 수지, 폴리비닐 클로라이드, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지등으로 대표되는 폴리에스터일 수 있다. 제 2 기판 559은 약 2 내지 30 W/mK의 높은 열 전도성을 갖고, 집적 회로에서 발생되는 열을 확산시킨다.
다음으로, 도 10B에 도시된 바와 같이, 안테나 553 및 제 3 층간 절연막 552이 부착재로 코팅되고, 커버일 재료 561이 그곳에 부착된다. 커버링 재료 561은 제 2 기판 559의 재료와 유사한 재료를 사용하여 형성될 수 있다. 부착재 560는 예를 들면, 10 내지 200 ㎛일 수 있다.
부착재 560는 커버일 재료 561을 안테나 553 및 제 3 층간 절연막 552에 부착시킬 수 있는 재료를 사용하여 형성될 수 있다. 부착재 560는 예를 들면, 포토 경화 부착재(예컨데, 반응성 부착재, 열 경화 부착재, UV 경화 부착재) 및 혐기성 부착재와 같은 경화 부착재의 다양한 형태일 수 있다.
이 실시예에서는, 커버일 재료 560가 부착재 560를 사용하여 안테나 553 및 제 3 층간 절연막 552에 부착되지만, 그러나, 본 발명은 그러한 구조에 한정되지 않고, 커버링 재료 561는 ID 칩에 반드시 제공되어야 하는 것은 아니다. 예를 들면, ID칩의 기계적 강도는 수지등으로 안테나 553 및 제 3 층간 절연막 552를 커버함으로써 증가될 수 있다. 또한, 제조 단계가 커버일 재료 561 사용 없이도 도 10A에서와 같이 완성될 수 있다.
ID칩은 전술한 단계 각각을 통하여 완성될 수 있다. 그 제조 방법에 따르면, 0.3 내지 3 ㎛, 일반적으로 약 2 ㎛의 전체 두께를 갖는 상당히 얇은 집적 회로가 제 2 기판 559 및 커버링 재료 561 사이에 형성될 수 있다. 집적 회로의 두께는 반 도체 소자의 두께뿐 아니라 부착재 558 및 560 사이에 형성된 다양한 절연막 및 층간 절연막의 두께를 포함하지만, 안테나의 두께는 포함하지 않는다. 또한, ID칩의 집적 회로에 의해 점유되는 면적은 25 mm2 이하로 감소될 수 있고, 바람직하게, 0.09 mm2 내지 16mm2 일 수 있다.
집적 회로를 제 2 기판 559 및 커버일 재료 561 사이의 중심에 가능한한 근접하여 위치시킴으로써, ID칩의 기계적 강도가 증가될 수 있다. 특히, 제 2 기판 559 및 커버일 재료 561 사이의 거리를 d 라 가정하면, 부착재 558 및 560 의 두께가 바람직하게 제어되어 제 2 기판 559 및 두께 방향에서의 집적 회로 중심 사이의 거리 x는 다음 공식 I을 만족한다.
[공식 I] 1/2d-30㎛ ＜ x ＜1/2d + 30㎛
또한, 부착재 558 및 560의 두께는 바람직하게 다음 공식 II을 만족하도록 제어된다.
[공식 II] 1/2d-30㎛ ＜ x ＜1/2d + 10㎛
또한, 베이스 막 502, 제 1 층간 절연막 543 및 제 2 층간 절연막 544 또는 제 3 층간 절연막 552의 두께는 제어되어서, 집적 회로의 TFT의 아일랜드형 반도체 막과 베이스 막 하부 사이의 거리 (tunder)가 아일랜드형 반도체 막과 제 3 층간 절연막 552의 상부 사이의 거리 (tover)가 동일 또는 거의 동일해진다. 이런 방법으로, 아일랜드형 반도체 막을 집적 회로의 중심에 위치시킴으로써, 반도체 층에 인가되 는 응력이 완화되어 크랙 발생이 방지된다.
또한, ID칩의 신축성을 보장하기 위해서 베이스 막 502와 접촉하는 부착재 558를 위한 유기 수지를 사용하는 경우에, 그것은 Na과 같은 알카리 금속 또는 알카리 희금속이, 베이스 막 502에 대해서 질화 실리콘 막 또는 질화 산화 실리콘 막을 사용함으로써 유기 수지로부터 반도체 막내로 확산되는 것이 방지된다.
또한, 제 2 기판 559가 곡면을 갖는 물체에 부착되고, 제 2 기판 559가 원추표면 또는 원통표면 발생 라인을 따라서 만곡되는 경우에, 발생 라인의 방향이 MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542의 캐리어 이동 방향에 나란하게 배열되는 것이 바람직하다. 그러한 구조에 따르면, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542의 특성에 대한 역효과가 제 2 기판 559가 휘어지는 경우에도 방지될 수 있다. 또한, 집적 회로를 점유하는 아일랜드형 반도체 막의 면적을 1 내지 30%로 세팅함으로써, MOS 캐패시터 540, P-채널 TFT 541 및 N-채널 TFT 542 특성에 대한 역효과가 제 2 기판 559가 휘어지는 경우에도 방지될 수 있다.
일반적으로, ID 칩에 사용된 라디오 파장의 주파수는 13.56MHz 또는 2.45GHz 이고, 그러한 주파수를 탐지할 수 있는 ID칩의 형성은 다목적으로 사용될 수 있도록 긴요하다.
본 발명의 ID칩은 라디오 주파수가 반도체 기판을 사용하여 형성된 ID칩보다 덜 쉽게 차단되고, 따라서, 라디오파 차단으로 인한 신호 페이드가 방지될 수 있다. 따라서, 반도체 기판이 필요하지 않기 때문에, ID칩의 큰 비용 감소가 달성될 수 있다. 예를 들면, 12 인치 직경을 갖는 반도체 기판과 730 x 920 mm2 의 크기를 갖는 유기 기판을 비교한다. 전자의 반도체 기판은 약 73000 mm2의 면적을 갖고, 후자의 유리 기판은 672000mm2 의 면적을 갖는데, 그것은 반도체 기판의 약 9.2 배가 된다. 약 672000mm2의 면적을 갖는 후자의 유리 기판의 경우에, 각각이 1mm2의 면적을 갖는 약 672000 ID칩이 얻어지는데, 이 경우에, 기판의 세그멘테이션에 의해 소모되는 면적을 무시했고, 이것은 반도체 기판 크기의 약 9.2 배가 된다. 730 x 920mm2의 유리 기판을 사용하는 경우에, 12 인치 직경을 갖는 반도체 기판을 사용하는 경우보다 적은 숫자의 제조 단계가 필요하고, 따라서, ID칩의 대량 생산을 위한 설비 투자가 1/3로 감소될 수 있다. 또한, 본 발명에 따르면, 유기 기판이 집적 회로의 필링후에 사용될 수 있다. 따라서, 파손된 유리 기판을 대체하거나 세정하는 비용을 고려하더라도, 반도체 기판을 사용하는 경우보다 큰 비용 감소가 달성될 수 있다. 또한, 파손된 유리 기판을 재사용 하지 않고 버리는 경우라도, 730 x 920mm2의 유리 기판은 12 인치 직경을 갖는 반도체 기판의 절반 비용이 들고, 따라서, ID칩의 비용이 크게 감소될 수 있다.
그러므로, 730 x 920mm2의 유리 기판을 사용하는 경우에, ID칩의 비용은 12 인치 직경을 갖는 반도체 기판을 사용하는 경우에 비해서 1/3로 감소될 수 있다. ID칩은 1회용으로 사용되는 것이 기대된다. 따라서, 큰 비용감소를 가능하게 하는 본 발명의 ID칩은 큰 효과가 있다.
본 실시예는 실시예 1 또는 2와 조합되어 구현될 수 있다.
[실시예 4]
도전 막을 패턴닝함으로써 머스 캐패시터에 연결되는 안테나 및 배선을 동시에 형성하는 경우에, 반도체 장치의 구조에 관한 설명이 이하에서 도 12A를 참조하여 이루어진다. 도 12A는 본 실시예의 반도체 장치를 도시하는 단부도이다.
도 12A에서, MOS 캐패시터 1401는 아일랜드형 반도체 막 1402, 아일랜드 반도체 막(1402)과 접촉하는 게이트 절연막(1403), 그리고 아일랜드형 반도체 막(1402)과 그들 사이에 개재된 게이트 절연막(1403)을 중첩하는 게이트 전극(1404)을 포함한다.
MOS 캐패시터 1401는 제 1 층간 절연막 1405 및 제 2 층간 절연막 1406으로 커버된다. 이 실시예에서, MOS 캐패시터 1401은 제 1 층간 절연막 1405 및 제 2 층간 절연막 1406의 두 층간 절연막으로 커버되지만, 그러나, 이 실시예는 그러한 구조에 제한되지 않는다. MOS 캐패시터 1401은 싱글 층 층간 절연막 또는 세 층 또는 그 이상을 갖는 멀티 층 층간 절연막으로 커버된다.
제 2 층간 절연막 1406에 형성된 배선 1407이 제 1 층간 절연막 1405 및 제 2 층간 절연막 1406에 형성된 콘택 홀을 통하여 아일랜드형 반도체 막 1402에 연결된다.
또한, 안테나 1408가 제 2 층간 절연막 1406에 형성된다. 배선 1407 및 안테나 1408은 제 2 층간 절연막 1406에 도전 막을 형성하고 그것을 패턴닝함으로써 동 시에 형성된다. 안테나 1408 및 배선 1407을 동시에 형성함으로써, 반도체 장치의 제조 단계 숫자가 감소될 수 있다.
도전막을 패턴닝함으로써 안테나 및 MOS 캐패시터의 게이트 전극을 동시에 형성하는 경우에 반도체 장치의 구조에 대한 설명이 아래에 도 12B를 참조하여 이루어 진다.
도 12B에서, MOS 캐패시터 1411은 아일랜드형 반도체 막 1412, 아일랜드 반도체 막(1412)과 접촉하는 게이트 절연막(1413), 그리고 아일랜드형 반도체 막(1412)과 그들 사이에 개재된 게이트 절연막(1413)을 중첩하는 게이트 전극(1414)을 포함한다.
베이스 막 1419상에 안테나 1418이 형성된다. 게이트 전극 1414 및 안테나 1418은 게이트 절연막 1413에 도전 막을 형성하고 그것을 패턴닝함으로써 동시에 형성된다. 안테나 1418 및 게이트 전극 1414를 동시에 형성함으로써, 반도체 장치의 제조 단계 숫자가 감소될 수 있다.
이 실시예는 집적 회로가 벗겨지고 다른 구조에 부착되는 경우를 도시하고 있지만, 그러나 본 발명은 그러한 구조에 제한되지 않는다. 예를 들면, 집적 회로의 제조 단계에서 열 처리의 처리 온도에 저항성이 있는 유리 기판과 같은 열 저항성 기판을 사용하는 경우에, 집적 회로는 반드시 벗결질 필요는 없다.
[실시예 5]
이 실시예에서, 별포 기판위에 형성된 안테나가 전기적으로 집적 회로에 연결되는 반도체 장치의 구조에 대해서 설명한다.
도 13A는 본 실시예를 도시하는 단부도이다. 도 13A에서, 제 3 층간 절연막 1204가 부착재 1203으로 코팅되어 전기적으로 MOS 캐패시터 1201에 연결된 배선 1202을 커버한다. 이어서, 커버링 재료 1205이 부착재 1203으로 제 3 층간 절연막 1204에 부착된다.
커버링 재료 1206이 안테나 1206에 미리 형성된다. 이 실시예에서, 안테나 `206은 부착재 203으로서 이방성 도전 수지를 이용하여 배선 1202에 전기적으로 연결된다.
이방성 도전 수지는 도전 재료에 분산되는 수지 재료이다. 그 수지 재료는, 예를 들면, 에폭시, 우레탄 및 아크릴계 수지와 같은 열 경화 수지, 폴리에틸렌계 수지 및 폴리프로필렌계 수지, 실록산계 수지등과 같은 열 가소성 수지일 수 있다. 또한, 도전 재료는 예를 들면, Ni 또는 Au로 도금된 플라스틱 입자(예컨데, 폴리스틸렌 및 엑폭시), Ni, Au, Ag와 같은 금속 입자 및 결합물, 입자 또는 Ni 입자로 도금된 섬유질 탄소 , 섬유질 Ni등일 수 있다. 도전 재료의 크기는 바람직하게 안테나 1206 및 배선 1202의 피치에 따라서 결정된다.
안테나 1206은 초음파를 이용하여 압력을 이방성 도전 재료에 인가하거나 또는 UV 조사로 경화시킴으로써 배선 1202ㅇ 부착될 수 있다.
이 실시예는 안테나 1206이 이방성 도전 수지를 이용하여 부착재 1203으로 배선 1202에 전기적으로 연결되는 예를 도시하고 있지만, 그러나, 본 발명은 그러한 구조에 제한되지 않는다. 부착재 1203을 사용하는 대신에, 안테나 1206가 압력의 인가에 의해 이방성 도전 막을 사용하여 배선 1202에 전기적으로 연결될 수 있 다.
이 실시예는 필링된 집적 회로를 다른 기판에 부착시킴으로써 형성되는 반도체 장치를 도시하고 있지만, 본 발명은 그러한 구조에 제한되지 않는다. 예를 들면, 집적 회로의 제조 단계의 열처리에서 처리 온도에 견디는 유리 기판과 같은 열 저항 기판을 사용하는 경우에, 집적 회로가 반드시 필링되어야 하는 것은 아니다. 도 13B는 유기 기판을 이용하여 형성된 반도체 장치의 한 모드를 도시하는 단부도이다.
도 13B에 도시된 반도체 장치는 기판 1210으로서 유리 기판을 사용하고, 베이스 막 1214이 부착재의 제공 없이도 MOS 캐패시터 1211, TFT 1212, 1213 각각에 접촉하도록 형성된다.
[실시예 6]
본 발명의 MOS 캐패시터는 비-도전성 캐패시터이고, 따라서, AC 전압이 인가되는 회로뿐 아니라, DC 전압이 인가되는 회로에도 사용될 수 있다. 이 실시예에서, 본 발명의 MOS 캐패시터가 DRAM으로 사용된 예에 대해서 기술한다.
도 14A는 예시적인 DRAM을 도시하는 블럭 다이아그램이다. 참조 번호 1301은 셀 어래이, 1303은 칼럼 디코더, 그리고 1304는 로우 디코더를 나타낸다. 셀 어래이 1301은 매트릭스로 배열된 다수의 메모리 셀을 포함한다. 셀 어래이 1301은 또한 비트 라인 1305 및 워드 라인 1306을 포함한다.
로우 디코더 1304는 비트 라인 1305에 인가되는 전압을 제어함으로써 메모리 셀 1302을 선택할 수 있다. 한편, 칼럼 디코더 1303은 워드 라인 1306을 통하여 선 택된 메모리 셀 1302로/로부터 데이터의 라이팅/리딩을 제어할 수 있다.
도 14B는 메모리 셀 1302의 특수한 예시적인 다이아그램을 도시하고 있다. 참조 번호 1307은 스위칭 소자로서 작용하는 트랜지스터를, 1308은 본 발명의 MOS 트랜지스터를 나타낸다. 트랜지스터 1307의 게이트 전극이 비트 라인 1305에 전기적으로 연결된다. 트랜지스터 1307의 소스 영역 및 드래인 영역 중의 하나가 워드 라인 1306에 연결되고, 다른 하나는 MOS 캐패시터 1308의 게이트 전극에 연결된다. MOS 캐패시터 1308의 소스 영역 및 드래인 영역에 접지(GND)와 같은 일정 전압이 공급된다.
도 14C는 도 14B와 다른 메모리 셀 1302의 특수한 예시적인 회로 다이아그램을 도시하고 있다. 참조 번호 1309는 스위칭 소자로 작용하는 트랜지스터를, 1310은 본 발명의 MOS 캐패시터를 나타낸다. 트랜지스터 1309의 게이트 전극이 비트 라인 1305에 전기적으로 연결된다. 트랜지스터 1309의 소스 영역 및 드래인 영역 중의 하나가 워드 라인 1306에 연결되고, 다른 하나는 MOS 캐패시터 1310의 소스 영역 및 드래인 영역에 연결된다. MOS 캐패시터 1310의 소스 영역 및 드래인 영역에 접지(GND)와 같은 일정 전압이 공급된다.
본 발명의 MOS 캐패시터는 DRAM뿐 아니라 다른 집절회로에 이용될 수 있다.
본 실시예는 실시예 1 내지 5의 어느 하나와 조합되어 구현될 수 있다.
[실시예 7]
전술한 MOS 캐패시터가 집적 회로 또는 공명 회로에 사용된 본 발명의 예시적인 반도체 장치에 대해서 이하에 기술될 것이다.
도 16A는 본 발명의 예시적인 반도체 장치로서 ID칩의 한 모드를 도시하는 사시도이다. 참조 번호 1601은 집적 회로를, 1602는 안테나를 도시하고 있다. 안테나 1602는 집적 회로 1601에 연결된다. 참조 번호 1603은 기판을, 1604는 커버일 재료를 나타낸다. 집적 회로(1601) 및 안테나(1602)는 기판(1603) 위에 형성되고, 커버링 재료(1604)는 집적 회로(1601) 및 안테나(1602)를 커버하도록 기판(1603)을 중첩시킨다. 커버링 재료 1604는 반드시 필요한 것은 아니다. 그러나, 커버링 재료 1604로 집적 회로 1601 및 안테나 1602를 커버함으로써, ID칩의 기계적 강도가 증가될 수 있다. 본 발명에 따르면, ID칩이 집적 회로와 안테나 1602를 갖는 공명회로를 제조함으로써 완성될 수 있다. 또한, 본 발명에 따르면, 단위 면적당 높은 캐패시턴스를 갖는 MOS 캐패시터가 제조 단계 수를 감소시키면서도 형성될 수 있고, 따라서, 본 발명의 ID칩 비용 감소가 달성될 수 있다.
도 16B는 본 발명의 예시적인 반도체 장치로서 IC카드의 한 모드에 대한 사시도이다. 참조 번호 1605는 집적 회로를, 1606은 안테나를 나타낸다. 안테나 1606은 집적 회로 1605에 연결된다. 참조 번호 1608은 입구 쉬트 작용을 하는 기판을, 1607 및 1609는 커버일 재료를 나타낸다. 집적 회로 1605 및 안테나 1606은 기판 1608위에 형성되고, 기판 1608은 두 커버링 재료 사이에 개재된다. 본 발명의 IC 카드는 집적 회로 1605에 연결된 디스플래이 장치를 갖는다. 본 발명에 따르면, IC카드는 집적 회로 1605 및 안테나 1606를 갖는 공명 회로를 제조함으로써 완성될 수 있다. 또한 본 발명에 따르면, 단위 면적당 높은 캐패시턴스를 갖는 MOS 캐패시터가 제조 단계 숫자를 감소시키면서 형성될 수 있고, 따라서, IC카드의 비용 절감 이 달성될 수 있다.
본 발명은 이곳에 전체 내용이 참조로서 포함되고, 일본국 특허청에 2004년, 4월 28일 출원된 일본국 우선 출원 제 2004-132813에 기초하고 있다.

Claims (20)

  1. MOS 캐패시터에 있어서,
    전극;
    절연막; 및
    제 1 불순물 영역, 제 2 불순물 영역, 그리고 상기 제 1 및 제 2 불순물 영역들 사이에 개재된 채널 형성 영역을 포함하는 반도체 막을 포함하고,
    상기 제 1 불순물 영역은 N형 도전성을 갖고,
    상기 제 2 불순물 영역은 P형 도전성을 갖고,
    상기 전극은 상기 채널 형성 영역과 그들 사이에 개재된 상기 절연막을 중첩하는, MOS 캐패시터.
  2. 제 1 항에 있어서,
    상기 절연막은 상기 채널 형성 영역 위에 형성되고, 상기 전극은 상기 절연막 위에 형성되는, MOS 캐패시터.
  3. 제 1 항에 있어서,
    상기 제 1 불순물 영역과 상기 채널 형성 영역 사이의 제 3 불순물 영역을 더 포함하고, 상기 제 3 불순물 영역은 상기 제 1 불순물 영역보다 낮은 불순물들의 농도를 갖는, MOS 캐패시터.
  4. MOS 캐패시터에 있어서,
    전극;
    절연막; 및
    제 1 불순물 영역, 제 2 불순물 영역, 그리고 상기 제 1 및 제 2 불순물 영역들 사이에 개재된 채널 형성 영역을 포함하는 반도체 막을 포함하고,
    상기 제 1 불순물 영역은 N형 도전성을 갖고,
    상기 제 2 불순물 영역은 P형 도전성을 갖고,
    상기 전극은 상기 채널 형성 영역과 그들 사이에 개재된 상기 절연막을 중첩하고,
    상기 채널 형성 영역에 전하들이 축적되는, MOS 캐패시터.
  5. 제 4 항에 있어서,
    상기 절연막은 상기 채널 형성 영역 위에 형성되고, 상기 전극은 상기 절연막 위에 형성되는, MOS 캐패시터.
  6. 제 4 항에 있어서,
    상기 제 1 불순물 영역과 상기 채널 형성 영역 사이의 제 3 불순물 영역을 더 포함하고, 상기 제 3 불순물 영역은 상기 제 1 불순물 영역보다 낮은 불순물들의 농도를 갖는, MOS 캐패시터.
  7. MOS 캐패시터에 있어서,
    적어도 두 개의 전극들;
    절연막; 및
    적어도 두 개의 채널 형성 영역들 및 세 개의 불순물 영역들을 포함하는 반도체 막을 포함하고,
    상기 불순물 영역들은 적어도 하나의 제 1 불순물 영역과 두 개의 제 2 불순물 영역들을 포함하고,
    상기 제 1 불순물 영역은 N형 도전성을 갖고,
    상기 제 2 불순물 영역들은 P형 도전성을 갖고,
    하나의 채널 형성 영역이 하나의 제 1 불순물 영역과 하나의 제 2 불순물 영역 사이에 개재되고,
    상기 하나의 채널 형성 영역은 하나의 전극과 그들 사이에 개재된 상기 절연막을 중첩하고,
    다른 하나의 채널 형성 영역이 상기 하나의 제 1 불순물 영역과 다른 하나의 제 2 불순물 영역 사이에 개재되고,
    상기 다른 하나의 채널 형성 영역은 다른 하나의 전극과 그들 사이에 개재된 상기 절연막을 중첩하는, MOS 캐패시터.
  8. 제 7 항에 있어서,
    상기 절연막은 상기 채널 형성 영역 위에 형성되고, 상기 전극은 상기 절연막 위에 형성되는, MOS 캐패시터.
  9. 제 7 항에 있어서,
    상기 제 1 불순물 영역과 상기 채널 형성 영역 사이의 제 3 불순물 영역을 더 포함하고, 상기 제 3 불순물 영역은 상기 제 1 불순물 영역보다 낮은 불순물들의 농도를 갖는, MOS 캐패시터.
  10. 제 7 항에 있어서,
    전하들이 상기 채널 형성 영역들에 축적되는, MOS 캐패시터.
  11. MOS 캐패시터에 있어서,
    적어도 두 개의 전극들;
    절연막; 및
    적어도 두 개의 채널 형성 영역들과 세 개의 불순물 영역들을 포함하는 반도체 막을 포함하고,
    상기 불순물 영역들은 적어도 두 개의 제 1 불순물 영역들과 하나의 제 2 불순물 영역을 포함하고,
    상기 제 1 불순물 영역들은 N형 도전성을 갖고,
    상기 제 2 불순물 영역은 P형 도전성을 갖고,
    하나의 채널 형성 영역이 하나의 제 1 불순물 영역과 하나의 제 2 불순물 영역 사이에 개재되고,
    상기 하나의 채널 형성 영역은 하나의 전극과 그들 사이에 개재된 상기 절연막을 중첩하고,
    다른 하나의 채널 형성 영역이 상기 하나의 제 2 불순물 영역과 다른 하나의 제 1 불순물 영역 사이에 개재되고,
    상기 다른 하나의 채널 형성 영역은 다른 하나의 전극과 그들 사이에 개재된 상기 절연막을 중첩하는, MOS 캐패시터.
  12. 제 11 항에 있어서,
    상기 절연막은 상기 채널 형성 영역 위에 형성되고, 상기 전극은 상기 절연막 위에 형성되는, MOS 캐패시터.
  13. 제 11 항에 있어서,
    상기 제 1 불순물 영역과 상기 채널 형성 영역 사이의 제 3 불순물 영역을 더 포함하고, 상기 제 3 불순물 영역은 상기 제 1 불순물 영역보다 낮은 불순물들의 농도를 갖는, MOS 캐패시터.
  14. 제 11 항에 있어서,
    전하들이 상기 채널 형성 영역들에 축적되는, MOS 캐패시터.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 반도체 장치에 있어서,
    상기 반도체는 적어도 상기 MOS 캐패시터를 포함하는, 반도체 장치.
  16. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 반도체 장치에 있어서,
    상기 반도체는 각각이 스위칭 소자, 액정 셀, 및 상기 액정 셀의 전압을 저장하기 위한 상기 MOS 캐패시터를 포함하는 복수의 픽셀들을 포함하는, 반도체 장치.
  17. 제 1 항 내지 제 14 항 중 어느 한 항에 따른 반도체 장치에 있어서,
    상기 반도체는,
    집적 회로;
    안테나; 및
    상기 안테나의 양 단자들에 접속된 상기 MOS 캐패시터를 포함하는, 반도체 장치.
  18. 반도체 장치에 있어서,
    집적 회로;
    상기 집적 회로에 접속된 안테나; 및
    상기 안테나의 양 단자들에 접속된 MOS 캐패시터를 포함하고,
    상기 MOS 캐패시터는 전극, 절연막, 및 제 1 불순물 영역, 제 2 불순물 영역, 그리고 상기 제 1 및 제 2 불순물 영역들 사이에 개재된 채널 형성 영역을 포함하는 반도체 막을 포함하고,
    상기 제 1 불순물 영역은 N형 도전성을 갖고,
    상기 제 2 불순물 영역들은 P형 도전성을 갖고,
    상기 전극은 상기 채널 형성 영역과 그들 사이에 개재된 상기 절연막을 중첩하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 절연막은 상기 채널 형성 영역 위에 형성되고, 상기 전극은 상기 절연막 위에 형성되는, 반도체 장치.
  20. 제 18 항에 있어서,
    상기 집적 회로는 적어도 하나의 반도체 장치를 포함하는, 반도체 장치.
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