KR20070008632A - 반도체 디바이스 - Google Patents

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순페이 야마자키
타트수야 아라오
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 ID 칩같은 반도체 디바이스는 반도체 막을 사용하여 형성된 반도체 소자를 사용하는 집적 회로 및 집적 회로에 연결된 안테나를 포함한다. 안테나는 집적 회로와 일체로 형성되는 것이 바람직하며, 그 이유는 ID 칩의 기계적 강도가 향상될 수 있기 때문이다. 본 발명에 사용되는 안테나는 또한, 둥근 원형 또는 나선형으로 감겨져 있는 도전성 배선 및 도전성 배선 사이에 배열된 연자성 재료들의 미세 입자들을 포함한다. 구체적으로, 연자성 재료의 미세 입자들이 포함되어 있는 절연층이 도전성 배선들 사이에 배열된다.
반도체 디바이스, 반도체 막, 집적 회로, 절연층, 연자성 재료

Description

반도체 디바이스{Semiconductor device}
본 발명은 무선 통신을 수행할 수 있는 반도체 디바이스에 관한 것이다.
신분확인 정보 같은 데이터를 무선으로 송수신할 수 있는 ID 칩 같은 반도체 디바이스는 다양한 영역들에서 실용적으로 사용되어 오고 있으며, 새로운 형태의 통신 정보 단말로서의 그 시장의 확장이 추가로 예상된다. ID 칩은 또한, 무선 태그, RFID(라디오 주파수 신분확인) 태그 또는 ID 태그로도 지칭되며, 반도체 기판을 사용함으로써 형성된 집적 회로와 안테나를 갖는 것이 현재 실용적 용도로 사용되고 있다.
ID 칩들의 범주는 분리 형성되어 있는 안테나와 집적 회로를 연결함으로써 형성된 ID 칩 및 순차적으로(일체로) 집적 회로 및 안테나를 동일 기판상에 형성함으로써, 형성된 ID 칩을 포함한다.
분리 형성되어 있는 안테나와 집적 회로를 연결하여 형성된 ID 칩에 대하여, 안테나와 집적 회로의 접속 부분에 쉽게 결함들이 발생하며, 따라서, 프로세서 산출량을 증가시키기가 곤란하다. 또한, ID 칩은 그 용도에 따라 종이나 플라스틱 같은 가요성 재료에 부착될 것으로 예상된다. 이 때문에, 비록, 집적 회로가 안테나에 양호하게 접속되어 있는 경우에도, 동일 경우들에서, 그 사용시 집적 회로가 형성되어 있는 기판에 응력이 인가된다. 따라서, 응력에 의해 결함들이 쉽게 유발되며, 따라서, 신뢰성이 낮은 문제점이 존재한다.
다른 한편, 집적 회로 및 안테나가 일체로 형성되어 있는 ID 칩에서, 집적 회로와 안테나가 별개로 형성되어 있는 것과는 달리, 접속 부분의 이런 검출은 쉽게 이루어지지 않는다. 그러나, 하나의 기판으로부터 형성된 ID 칩들의 수가 고정되는 경우, 안테나를 형성하기 위한 영역은 자연적으로 제한된다. 따라서, 고 이득 안테나를 형성하고, 안테나의 크기를 확장하는 것이 곤란하다.
집적 회로를 형성하기 위해 사용되는 반도체 기판은 일반적으로, 유연성 및 기계적 강도가 열악하며, 이는 단점이다. 그러나, 기계적 강도는 집적 회로 자체의 영역을 감소시킴으로써 소정 정도 강화될 수 있다. 그러나, 이 경우는 바람직하지 못하며, 그 이유는 회로 규모를 고정하는 것이 곤란하고, ID 칩의 용도가 제한되기 때문이다. 따라서, 집적 회로의 회로 규모를 고정하는 것이 중요한 것으로 간주될 때, 집적 회로의 영역이 임의적으로 감소되는 것은 바람직하지 못하다.
본 발명은 상술한 문제점들의 견지에서 이루어진 것이다. 본 발명의 목적은 회로 규모를 억제하지 않고 안테나의 이득이 증가되고, 집적 회로의 기계적 강도가 개선될 수 있는 ID 칩을 제공하는 것이다. 또한, 본 발명은 이 ID 칩을 사용하는 팩킹 재료, 태그, 증명서, 뱅크 노트, 포트폴리오 등에 관한 것이다.
본 발명의 반도체 디바이스는 라디오 주파수 칩을 포함하고, 라디오 주파수 칩은 ID 칩을 추가로 포함한다. 반도체 디바이스는 얇은 반도체 막을 사용하여 형성된 반도체 소자를 사용하는 집적 회로와, 집적 회로에 접속된 안테나를 포함한다. 안테나는 집적 회로와 일체로 형성되는 것이 바람직하며, 그 이유는 반도체 디바이스의 기계적 강도가 개선될 수 있기 때문이다. 본 발명에 사용되는 안테나는 또한, 둥근 원형으로 또는 나선형으로 감겨진 도전성 배선을 포함하고, 연자성 재료의 미세 입자들이 도전성 배선들 사이에 배열되어 있다. 구체적으로, 연자성 재료의 미세 입자들이 포함(분산)되어 있는 절연층이 도전성 배선들 사이에 배열된다.
본 발명에 따라서, 집적 회로는 도전성 배선들을 덮도록 형성될 수 있으며, 연자성 재료의 미세 입자들이 포함(분산)되어 있는 절연층이 도전성 배선들 사이에, 절연막을 개재하도록 배열될 수 있다.
또한, 절연층은 본 발명에 따라서 도전성 배선들을 덮도록 형성될 수 있다.
집적 회로 및 안테나는 기판 위에 직접적으로 형성되거나, 기판 위에 형성되고, 그후, 그로부터 분리되어, 별도로 준비된 다른 기판에 부착될 수 있다는 것을 주의하여야 한다. 집적 회로의 부착은, 예로서, 하기와 같은 다양한 종류의 방법들에 따라 수행될 수 있다: 금속 산화물 막이 고 내열성 기판과 입적 회로 사이에 형성되고, 금속 산화물 막이 결정화되며, 약화되어 집적 회로를 분리시키고, 그에 의해 이를 대상물에 부착; 분리층이 고내열성 기판과 집적 회로 사이에 제공되고, 분리층이 기판으로부터 집적 회로를 분리시키도록 에칭에 의해, 또는 레이저 조사에 의해 제거되며, 그에 의해, 이를 대상물에 부착; 집적 회로가 그 위에 형성되어 있는 고 내열성 기판이 기판으로부터 집적 회로를 분리시키기 위해 기계적으로 제거되거나, 용액 또는 가스를 사용한 에칭에 의해 제거되고, 그에 의해, 이를 대상물에 부착.
별도로 형성된 집적 회로들은 메모리 용량 또는 회로들의 규모가 증가될 수 있도록 집적 회로들을 적층하기 위해 서로 부착될 수 있다. 집적 회로들이 반도체 기판을 사용하여 제조된 ID 칩에 비해 극도로 두께가 얇기 때문에, ID 칩의 기계적 강도는 복수의 집적 회로들이 적층된 경우에도 소정 정도로 유지될 수 있다. 적층된 집적 회로들은 플립 칩 방법, TAB(테이프 자동화 본딩) 방법 또는 와이어 본딩 방법 같은 공지된 접속 방법을 사용함으로써 서로 접속될 수 있다.
본 발명의 범주는 ID 칩을 사용하는 팩킹 재료, 태그, 증명서, 뱅크 노트, 포트폴리오 등을 포함한다. 팩킹 재료들은 대상물을 감싸도록 성형되어 있거나 성형될 수 있는, 랩(wrap), 플라스틱 병, 트레이 및 캡슐 같은 지지매체에 상응한다. 본 발명에 따른 태그들은 태그가 부착된 대상물의 정보를 갖는 소화물 태그, 가격 태그 또는 명칭 태그 같은 태그들에 대응한다. 본 발명에 따른 증명서들은 가족 등록기, 거주자 카드, 패스포트, 자격증, 신분 카드, 맴버쉽 카드, 신용 카드, 캐쉬 카드, 선불 카드, 진료 카드 또는 회수권 같은 사실들을 증명하기 위한 문서에 대응한다. 본 발명에 따른 포트폴리오들은 요금들, 수표들, 캐리지 노트들, 화물 증명서들, 웨어하우스 증명서들, 주식 증명서들, 계약 증명서들, 선물 증명서들 및 저당 문서들 같은 민법상의 소유 권한들을 나타내는 증명서들에 대한 포트폴리오들에 대응한다.
연자성 재료는 높은 투자율과 작은 보자성을 갖는 자성 재료이다. 따라서, 연자성 재료는 도전성 배선들 사이에 배열되고, 안테나를 포함하는 평면과 교차하는 자속으로 인한 도전성 배선들의 도전체내의 에디 전류의 생성이 억제되는 것이 바람직하다. 따라서, 안테나를 포함하는 평면과 교차하는 자속의 소실이 억제되고, 안테나의 상호 인덕턴스가 증가되는 것이 바람직하다. 안테나의 이득은 ID 칩의 기계적 강도를 보증하면서 증가되는 것이 바람직하다.
연자성 재료를 포함하는 절연막은 도전성 배선들을 덮도록 형성된다. 따라서, 도전성 배선들의 근방에 배열된 도전체들에 의해 안테나에 생성된 자속이 소실되는 것을 방지하는 것이 바람직하다. 구체적으로, 도전체가 ID 칩이 부착되는 대상물의 표면을 위해 사용될 때, ID 칩은 연자성 재료를 포함하는 절연층이 안테나와 표면 사이에 배열되도록 부착된다. 이때, 도전체로 인한 자속의 소실을 방지하는 것이 바람직하다.
안테나 및 집적 회로를 연결하기 위한 배선은 안테나와 집적 회로를 일체로 형성함으로써, 집적 회로 제조 과정에서 기판 위에 형성될 수 있다. 따라서, ID 칩 형성시 접속 고장의 생성이 감소될 수 있다. 또한, 가요성 기판이 사용될 때, 기판에 대한 응력의 인가로 인한 접속 고장도 감소되며, 따라서, 신뢰성이 향상된다.
집적 회로가 얇은 반도체 막으로부터 형성된 반도체 소자를 사용함으로써 형성되기 때문에, 가요성 기판이 사용될 수 있다. 반도체 기판을 사용하는 집적 회로와는 달리, 면적의 감소 없이 높은 기계적 강도를 획득하는 것이 바람직하다. 따라서, 회로 규모를 감소시키지 않고, 집적 회로의 기계적 강도를 향상시켜 ID 칩의 응용 범위를 확장시키는 것이 바람직하다.
도 1a는 본 발명의 일 양태에 따른 ID 칩의 사시도, 도 1b 및 도 1c는 각각 단면도.
도 2a 내지 도 2c는 각각 본 발명의 일 양태에 따른 안테나의 단면도.
도 3a 내지 도 3c는 각각 본 발명의 일 양태에 따른 안테나의 단면도.
도 4a 내지 도 4e는 각각 본 발명의 일 양태에 따른 ID 칩 제조 방법을 도시하는 도면.
도 5a 내지 도 5e는 각각 본 발명의 일 양태에 따른 ID 칩 제조 방법을 도시하는 도면.
도 6a 내지 도 6c는 각각 본 발명의 일 양태에 따른 ID 칩 제조 방법을 도시하는 도면.
도 7a 및 도 7b는 각각 본 발명의 일 양태에 따른 ID 칩 제조 방법을 도시하는 도면.
도 8은 본 발명의 일 양태에 따른 ID 칩의 제조 방법을 도시하는 도면.
도 9a 및 도 9b는 본 발명의 일 양태에 따른 ID 칩의 제조 방법을 각각 도시하는 도면.
도 10a 및 도 10b는 각각 본 발명의 일 양태에 따른 ID 칩의 단면을 도시하는 도면.
도 11은 본 발명의 일 양태에 따른 ID 칩의 기능적 구조의 형태를 도시하는 블록도.
도 12a 내지 도 12c는 각각 본 발명의 일 양태에 따른 ID 칩의 TFT의 단면도.
도 13a 내지도 13d는 각각 본 발명의 일 양태에 따른 ID 칩으로서 각각 사용되는 복수의 집적 회로들을 대형 기판으로부터 형성하는 방법을 도시하는 도면.
도 14a 내지 도 14d는 각각 하나의 기판 위에 형성된 복수의 집적 회로들이 분리될 때 형성되는 홈의 형상을 도시하는 도면.
도 15a 내지도 15c는 본 발명의 일 양태에 따라 ID 칩이 사용되는 방식을 도시하는 도면.
도 16a 및 도 16b는 각각 본 발명의 일 양태에 따라 ID 칩이 사용되는 방식을 도시하는 도면.
도 17은 본 발명의 일 양태에 따른 ID 칩의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 집적 회로, 101 : 안테나, 102 : 기판, 103 : 커버 재료, 104 : TFT, 105 : 도전성 배선, 106 : 절연층, 107 : 파선, 108 : 미세 입자들, 109 : 격리 절연막, 110 : 절연체, 111 : 층간 절연막, 201 : 도전체, 202 : 도전체, 203 : 도전체, 204 : 도전체, 205 : 보호막, 301 : 격리 절연막, 302 : 절연층, 303 : 절연막, 304 : 격리 절연막, 401 : 집적 회로, 402 : 안테나, 403 : 기판, 404 : 접착제, 405 : 커버 재료, 406 : 접착제, 407 : ID 칩, 500 : 기판, 501 : 분리층, 502 : 기저막, 503 : 반도체 막, 504 : 반도체 막, 505 : 반도체 막, 506 : 반도체 막, 507 : 게이트 절연막, 510 : 게이트 전극, 511 : 게이트 전극, 512 : 게이트 전극, 513 : 레지스트, 514 : 레지스트, 516 : 저 농도 불순물 영역, 517 : 저 농도 불순물 영역, 518 : 레지스트, 519 : 고 농도 불순물 영역, 520 : 절연막, 522 : 측벽, 523 : 측벽, 524 : 측벽, 525 : 레지스트, 527 : 고 농도 불순물 영역, 528 : 고 농도 불순물 영역, 529 : TFT, 530 : TFT, 531 : TFT, 533 : 층간 절연막, 534 : 층간 절연막, 535 : 배선, 536 : 배선, 537 : 배선, 538 : 배선, 539 : 배선, 540 : 층간 절연막, 541 : 안테나, 542 : 격리 절연막, 543 : 보호층, 546 : 홈, 547 : 접착제, 548 : 기판, 549 : 절연층, 550 : 절연체, 551 : 미세 입자들, 552 : 접착제, 553 : 커버 재료, 570 : 기판, 571 : TFT, 572 : TFT, 573 : TFT, 574 : 기저막, 575 : 커버 재료, 601 : 홈, 602 : 집적 회로, 603 : 기판, 604 : 분리층, 605 : 파선, 701 : n-채널 TFT, 702 : p-채널 TFT, 703 : 불순물 영역, 704 : 채널 형성 영역, 705 : 반도체 막, 706 : 게이트 절연막, 707 : 게이트 전극, 707a : 도전성막, 707b : 도전성 막, 708 : 측벽, 709 : 측벽, 710 : LDD 영역, 711 : 반도체 막, 712 : 불순물 영역, 713 : 채널 형성 영역, 721 : n-채널 TFT, 722 : p-채널 TFT, 728 : 측벽, 729 : 측벽, 741 : n-채널 TFT, 742 : p-채널 TFT, 743 : 불순물 영역, 744 : 채널 형성 영역, 745 : 반도체 막, 746 : 게이트 절연막, 747 : 게이트 전극, 748 : 채널 보호막, 750 : LDD 영역, 751 : 반도체 막, 752 : 불순물 영역, 753 : 채널 형성 영역, 900 : 안테나, 901 : 집적 회로, 903 : 커패시터, 904 : 변조 회로, 905 : 정류 회로, 906 : 마이크로프로세서, 907 : 메모리, 908 : 스위치, 909 : 복조 회로, 1301 : 수표, 1302 : ID 칩, 1304 : 패스포트, 1305 : 선물 증명서, 1307 : ID 칩, 1308 : 팩킹 재료, 1309 : 박스포장 식료품, 1310 : 라벨, 1311 : ID 칩, 1312 : 제품, 1401 : TFT, 1402 : 반도체 막, 1403 : 게이트 절연막, 1404 : 게이트 전극, 1405 : 층간 절연막, 1406 : 층간 절연막, 1407 : 배선, 1408 : 안테나, 1409 : 격리 절연막, 1410 : 절연층, 1411 : TFT, 1412 : 반도체 막, 1413 : 게이트 절연막, 1414 : 게이트 전극, 1418 : 안테나, 1420 : 절연층, 1701 : 층간 절연막, 1702 : 절연막, 1703 : 절연막, 1704 : 층간 절연막, 1705 : 안테나, 1706 : 격리 절연막, 1707 : 절연층
이하에, 본 발명에 따른 실시 형태들을 첨부 도면들을 참조로 설명한다. 본 발명은 다수의 다른 형태들로 수행될 수 있으며, 본 기술의 숙련자들은 여기에 설명된 형태들 및 세부사항들이 본 발명의 개념 및 범주로부터 벗어나지 않고, 다양한 방식들로 변형될 수 있다는 것을 쉽게 이해할 것이다. 본 발명은 하기에 주어진 실시 형태들의 설명에 한정되는 것으로서 해석되지 않아야 한다.
본 발명에 따른 ID 칩 같은 반도체 디바이스의 구조를 도 1a 내지도 1c를 참조로 설명한다. 도 1a는 본 발명의 ID 칩의 일 형태의 사시도이며, 도 1b는 도 1a로부터의 선 A-A'의 단면도이다. 참조 번호 100은 집적 회로를 나타내고, 참조 번호 101은 안테나를 나타낸다. 안테나(101)는 집적 회로(100)에 전기적으로 접속된다. 참조 번호 102는 기판을 나타내며, 참조 번호 103은 커버 재료를 나타낸다. 집적 회로(100) 및 안테나(101)는 기판(102)과 커버 재료(103) 사이에 개재되어 있다.
도 1b에서, TFT(박막 트랜지스터)(104)가 집적 회로(100)에 포함된 반도체 소자의 예로서 예시되어 있다는 것을 주의하여야 한다. 집적 회로(100)를 위해 사용되는 반도체 소자는 TFT에 한정되지 않는다. TFT에 부가하여, 예로서, 메모리 소자, 다이오드, 광전변환 소자, 저항기 소자, 코일, 커패시터 소자, 인덕터 등이 사용될 수 있다. 안테나(101)는 TFT를 덮는 층간 절연막(111)상에 형성되어 있다.
본 발명의 ID 칩에 대하여, 절연층(106)이 안테나(101)의 일부를 구성하는 도전성 배선들(105) 사이에 형성되며, 또한, 절연층(106)은 도전성 배선(105) 뿐만 아니라, 본 발명에 따라, 도 1b에 도시된 바와 같은 도전성 배선(105) 위에도 형성될 수 있다.
다음에, 도 1c는 도 1b에서 파선(107)에 의해 둘러싸여져 있는 ID 칩의 일부를 도시하는 확대도이다. 연자성 재료의 미세 입자들(108)이 산포되어 있는 재료가 절연층(106)을 위해 사용된다. 폴리이미드, 에폭시, 아크릴 또는 폴리아미드 같은 유기 수지가 절연체(110)를 위해 사용될 수 있다. 유기 수지 이외에, Si-O-Si 결합을 포함하는 수지(이하 실록산 수지라 지칭됨) 등 같은 무기 수지가 사용될 수 있다. 실록산은 실리콘(Si)과 산소(O)의 결합을 갖는 뼈대 구조를 갖는다. 그 치환기로서, 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 탄화수소 같은)이 사용된다. 또한, 플루오로 그룹이 치환기로서 사용될 수 있다. 또한, 적어도 수소를 포함하는 유기 그룹 및 플루오로 그룹이 치환기를 위해 사용될 수 있다.
연자성 재료가 내부에 포함될 수 있는 한, 실리콘 산화물, 실리콘 질화물 산화물, 실리콘 질화물 같은 무기 절연막들이 절연체(110)로서 사용될 수 있다.
미세 입자들(108)을 위해 사용되는 연자성 재료로서, 예로서, Fe, Co, Ni 또 는 그들 중 일부를 포함하는 합금, 부가적으로, 3Y2O3
Figure 112006073692861-PCT00001
5Fe2O3(YIG), Fe2O3, Fe-Si-Al 합금, Fe-Cr 합금, FeP 합금이나, Mo, Cu, Cr 및 Nb 중 하나 또는 일부가 추가되어 있는 Ni 또는 Ni-Fe 합금이 또한 사용될 수 있다. 부가적으로, Mn-Zn 페라이트를 대표로하는 연성 페라이트가 연자성 재료로서 사용될 수 있다.
도 1c에 도시된 바와 같이, 본 발명의 ID 칩에서, 도전성 배선들(105)을 전기적으로 격리시키기 위한 절연막(109)(이하, 격리 절연막)이 도전성 배선(105)과 절연층(106) 사이에 형성될 수 있다. 절연층(106)내의 연자성 재료의 함량이 높은 경우, 격리 절연막(109)은 도전성 배선들(105)을 전기적으로 격리하기에 효과적이다.
도 1a 내지 도 1c에서, ID 칩의 기계적 강도는 커버 재료(103)를 사용하여 강화된다. 그러나, 커버 재료(103)는 본 발명의 ID 칩을 위해 필수적으로 사용되는 것은 아니다. 예로서, ID 칩의 기계적 강도는 집적 회로(100) 및 안테나(101)를 수지 등으로 덮음으로써 강화될 수 있다. 부가적으로, ID 칩의 기계적 강도는 절연층(106)의 두께를 제어함으로써 강화될 수 있다.
집적 회로(100) 및 안테나(101)는 기판(102)이 집적 회로(100) 제조 프로세스 동안의 열처리를 견딜 수 있는 내열 특성을 가지는 경우, 직접적으로 기판(102)상에 형성될 수 있다. 플라스틱 기판 같은 내열성이 열악한 기판을 기판(102)으로서 사용할 때, 내열 기판 위에 집적 회로를 형성한 이후, 집적 회로(100) 및 안테나(101)가 기판(102)에 부착될 수 있다.
안테나(101)를 위해 사용되는 도전성 배선(105)은 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn 및 Ni 같은 금속들 중 하나 이상 또는 그 금속 콤파운드들을 포함하는 도전성 재료를 사용하여 형성될 수 있다. 도전성 배선(105)은 인쇄법, 포토리소그래피, 도금법, 기상 증착, 액적 배출법 등에 의해 형성될 수 있다. 액적 배출법은 잉크-제트법을 포함하는, 미소한 구멍으로부터 사전결정된 조성물을 포함하는 액적들을 배출함으로써, 사전결정된 패턴을 형성하는 방법이다. 인쇄법은 스크린 인쇄법, 오프셋 인쇄법 등을 포함한다.
도 1c에서, 도전성 배선(105)은 단층 도전성 막으로 형성되지만, 복수의 도전성 막들로 형성될 수 있다.
도 2a에서, 패턴화된 제1 도전체(201)가 형성되고, 제1 도전체(201) 및 제2 도전체(202)를 도전성 배선(105)으로서 사용하도록 제1 도전체(201)를 덮도록 제2 도전체(202)가 형성된다. 도 2a는 도전성 배선(105)의 단면을 보여 준다. 도 2a에서, 제1 도전체(201)는 포토리소그래피법에 의해 Ni로 형성되고, 그후, 제2 도전체(202)가 제1 도전체(201)를 덮도록 비전해 도금법에 의해 Cu로 형성된다. 제1 도전체(201)는 포토리소그래피법에 부가하여 인쇄법, 기상 증착법, 액적 배출법 등에 의해 형성될 수 있다는 것을 주의하여야 한다. 제2 도전체(202)는 비전해 도금법에 부가하여, 전해 도금법, 액적 배출법 등에 의해 형성될 수 있다.
제1 도전체(201) 및 제2 도전체(202)를 위한 재료들은 도 2a에 도시된 구조체에 한정되지 않는다. 도 2a에서, 제1 도전체는 제2 도전체(202)로 덮여진다. 그러나, 제1 도전체(201)를 덮는 제2 도전체(202)는 반드시 단층을 가질 필요는 없 다. 복수의 적응된 층들을 가지는 제2 도전체가 제1 도전체(201)를 덮을 수 있다.
도 2b에서, 복수의 도전성 막들이 적층되고, 도전성 배선들(105)을 형성하도록 포토리소그래피법에 의해 패턴화된다. 도 2b는 이 경우의 도전성 배선(105)의 단면을 도시한다. 도 2b에서, Al로 이루어진 제2 도전체(204)가 Ti로 이루어진 제1 도전체(203) 위에 적층된다.
제1 도전체(203) 및 제2 도전체(204)를 위한 재료들은 도 2b에 도시된 구조체에 한정되지 않는다. 도 2b는 제1 도전체(203) 및 제2 도전체(204)가 적층되어 있는 구조체를 도시한다. 그러나, 도전체들의 3개 이상의 층이 도전성 배선(105)을 형성하도록 적층될 수 있다.
도 2b에 도시된 바와 같이, 복수의 적층된 도전체들이 형성된 이후, 복수의 적층된 도전체들은 도 2a에 도시된 바와 같이 도전성 배선(105)을 형성하도록 다른 도전체로 덮여질 수 있다.
도전성 배선(105)은 절연층(106)으로 덮여질 필요는 없다. 절연층(106)은 적어도 도전성 배선(105)과 접촉하도록 형성될 수 있다. 도 2c는 절연층(106)이 선택적으로 도전성 배선들(105) 사이에 형성될 때, 도전성 배선(105)의 단면을 도시한다. 절연층(106)은 액적 배출법, 인쇄법 등에 의해 형성될 수 있다. 도 2c에서, 도전성 배선(105) 및 절연층(106)이 형성된 이후에, 보호막(205)이 바람직하게는 도전성 배선(105) 및 절연층(106)을 덮도록 형성된다. 보호막(205)은 실록산 수지 같은 무기 수지 또는 유기 수지로 이루어진 절연막을 사용함으로써 형성될 수 있다.
격리 절연막(109)은 진공 기상 증착법, 스퍼터링법, CVD법 등에 의해 형성될 수 있다. 그러나, 액적 배출법, 인쇄법 등이 격리 절연막(109)을 선택적으로 형성하기 위해 사용될 수 있다.
도 3a는 액적 배출법에 의해 도전성 배선(105)을 덮도록 선택적으로 격리 절연막(301)이 형성되는 예를 보여 준다. 도 3a에서, 실록산 수지 같음 무기 수지 또는 유기 수지가 격리 절연막(301)을 위해 사용될 수 있다. 절연층(302)은 또한, 도 3b에 도시된 바와 같이, 도 3a의 도전성 배선들(105) 사이에 선택적으로 형성될 수 있다.
높은 배리어 특성을 가지는 실리콘 질화물 막, 실리콘 질화물 산화물막 등이 도전성 배선(105)과 층간 절연막(111) 사이에 형성될 수 있다. 도 3c는 높은 배리어 특성을 가지는 실리콘 질화물 막 또는 실리콘 질화물 산화물 막 같은 절연막(303)이 도전성 배선들(105) 및 층간 절연막(111) 사이에 형성될 때, 도전성 배선(105)의 단면을 도시한다. 높은 배리어 특성을 가지는 절연막(303)이 형성된다. 따라서, 반도체 소자의 특성들에 부정적인 영향을 주는 Cu 같은 금속이 사용될 때, 금속의 반도체 소자내로의 확산은 절연막에 의해 억제될 수 있다.
반도체 소자의 특성들에 부정적인 영향을 주는 금속이 도전성 배선(105) 및 절연층(106)내의 미세 입자들을 위해 사용되는 경우, 반도체 소자내로의 금속의 확산은 절연막에 의해 억제될 수 있다. 구체적으로, 도전성 배선들(105) 및 층간 절연막(111)을 덮기 위한 격리 절연막(304)은 높은 배리어 특성을 가지는 실리콘 질화물 산화물 막 또는 실리콘 질화물 막 같은 절연막으로 형성되며, 그에 의해, 절연층(106)내의 미세 입자들을 위해 사용된 금속의 반도체 소자내로의 확산을 억제 한다.
본 발명의 ID 칩의 특정 제조 방법을 설명한다. 본 실시 형태에서, 절연 및 격리된 TFT가 반도체 소자들의 일례로서, 도시되어 있다. 그러나, 집적 회로에 사용되는 반도체 소자는 이에 한정되지 않으며, 다양한 회로 소자들이 사용될 수 있다.
도 4a에 도시된 바와 같이, 분리층(501)이 내열성 기판(제1 기판)(500)상에 형성된다. 예로서, 바륨 보로실리케이트 유리 및 알루미노 보로실리케이트 유리, 같은 유리 기판들, 석영 기판, 세라믹 기판 등이 제1 기판(500)을 위해 사용될 수 있다. 부가적으로, 스테인레스 기판 또는 반도체 기판을 포함하는 금속 기판이 사용될 수 있다. 플라스틱 같은 가요성을 갖는 합성 수지로 제조된 기판은 상술한 기판들 보다 허용가능 온도 한계가 낮은 경향을 갖지만, 제조 단계들의 처리 온도를 견딜 수 있는 한, 이런 합성 수지로 이루어진 기판이 사용될 수 있다.
주로 실리콘을 포함하는 비정질 실리콘 막, 다결정 실리콘 막, 단결정 실리콘 막, 마이크로 결정 실리콘 막(반정질 실리콘 막 포함) 등이 분리층(501)을 위해 사용될 수 있다. 분리층(501)은 스퍼터링법, 저압 CVD법, 플라즈마 CVD법 등에 의해 형성될 수 있다. 본 실시 형태에서, 약 50nm 두께의 비정질 실리콘막이 저압 CVD법에 의해 형성되고, 분리층(501)으로서 사용된다. 분리층(501)은 실리콘에 한정되지 않으며, 에칭에 의해 선택적으로 제거될 수 있는 재료가 사용될 수 있다. 분리층(501)의 두게는 10nm 내지100nm인 것이 바람직하다. 반정질 실리콘은 30nm 내지 50nm일 수 있다.
기저막(502)은 분리층(501) 위에 형성된다. 기저막(502)은 제1 기판(500)내에 포함된 알칼리 토류 금속 또는 Na 같은 알칼리 금속이 반도체 막내로 확산하여, TFT 같은 반도체 소자의 특성들에 부정적인 영향을 주는 것을 방지하도록 제공된다. 부가적으로, 기저막(502)은 또한 반도체 소자를 분리하는 추후 단계에서, 반도체 소자를 보호하는 기능을 갖는다. 기저막(502)은 단층 또는 복수의 적층된 절연막들을 가질 수 있다. 따라서, 기저막(502)은 알칼리 금속 또는 알칼리 토류 금속이 반도체 막내에 확산하는 것을 방지할 수 있는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 같은 절연막을 사용함으로써 형성된다.
본 실시 형태에서, 100nm 두께의 SiON 막, 50nm 두께의 SiNO 막 및 100nm 두께의 SiON 막이 기저막(502) 위에 순차적으로 형성되며, 각 막의 적층체의 수, 재료, 두께는 이에 한정되지 않는다. 예로서, 하부층의 SiON 막 대신, 막 두께가 0.5㎛ 내지 3㎛인 실록산 수지가 스핀 코팅법, 슬릿 코팅법, 액적 배출법, 인쇄법 등에 의해 형성될 수 있다. 중간층의 SiNO 막 대신, 실리콘 질화물막(SiNx 또는 Si3N4 같은)이 형성될 수 있다. 상부층의 SiON 막 대신, SiO2 막이 사용될 수 있다. 부가적으로, 각 막의 두께는 바람직하게는 0.05㎛ 내지 3㎛이며, 0.05㎛ 내지 3㎛의 범위로부터 자유롭게 선택될 수 있다.
대안적으로, SiON 막 또는 SiO2 막, 실록산 수지막 및 SiO2 막이 기저막(502)으로서 순차 형성된다.
실리콘 산화물막은 SiH4/O2, TEOS(테트라에톡시실란)/O2 등을 사용하여, 열적 CVD법, 플라즈마 CVD법, 상압 CVD법, 바이어스 ECRCVD법 등에 의해 형성될 수 있다. 부가적으로, 실리콘 질화물 막은 통상적으로, SiH4/NH3 의 가스 혼합물을 사용하여 플라즈마 CVD법에 의해 형성된다. 부가적으로, 실리콘 산질화물 막(SiOxNy; x>y) 및 실리콘 질화물 산화물 막(SiNxOy; x>y)은 통상적으로, SiH4/N2O의 혼합물 가스를 사용하여 플라즈마 CVD법에 의해 형성될 수 있다.
반도체막(503)은 기저막(502) 위에 형성된다. 바람직하게는, 반도체 막(503)은 기저막(502)을 형성한 이후 공기에 노출되지 않고, 형성된다. 반도체 막(503)의 두께는 20 내지 200nm이 되도록 설정된다(바람직하게는, 40 내지 170nm, 보다 바람직하게는, 50 내지 150nm). 반도체막(503)은 비정질 반도체, 반정질 반도체 또는 다결정 반도체일 수 있다. 실리콘 게르마늄 및 실리콘은 또한 반도체 막으로서 사용될 수 있다. 실리콘 게르마늄을 사용할 때, 게르마늄의 농도는 약 0.01 내지 4.5 원자%로 설정되는 것이 바람직하다.
반도체 막(503)은 공지된 방법에 의해 결정화될 수 있다. 레이저광을 사용하는 레이저 결정화법 및 촉매 원소를 사용하는 결정화법이 공지된 결정화 방법들로서 주어진다. 대안적으로, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하는 방법이 사용될 수 있다. 석영 같은 양호한 내열성의 기판이 제1 기판(500)으로서 사용되며, 전기적으로 가열된 노를 사용하는 열적 결정화 방법, 적외광을 사용하는 램프 어닐링 결정화 방법 및 촉매 원소를 사용하는 결정화법이 결정화법으로서 약 950℃의 고온 어닐링과 조합될 수 있다.
레이저 결정화의 경우에, 예로서, 반도체 막(503)은 레이저 결정화를 수행하기 이전에, 레이저 비임에 관하여, 저항 특성을 향상시키기 위해 1시간 동안 500℃에서의 열적 어닐링을 받게 된다. 연속파 고상 레이저가 사용되며, 기저파의 제2 내지 제4 하모닉들을 갖는 레이저 비임이 조사되어, 큰 입자 크기를 갖는 결정을 획득한다. 통상적으로, 예로서, Nd:YVO4 레이저(1064nm을 갖는 기저파)의 제2 하모닉(532nm) 또는 제3 하모닉(355nm)이 사용되는 것이 바람직하다. 명확히, 연속파 YVO4 레이저로부터 방출된 레이저 비임은 10W출력을 가지는 레이저 비임을 획득하도록 비선형 광학 소자에 의해 하모닉으로 변환된다. 레이저 비임은 레이저 비임으로 조사되는 반도체 막(503)의 표면상에 직사각 형상 또는 타원 형상을 갖도록 형성되는 것이 바람직하다. 이 경우에, 약 0.01 내지 100MW/cm2(바람직하게는 0.1 내지 10MW/cm2)의 파워 밀도가 필요하다. 반도체 막을 조사하기 위해 주사율은 약 10 내지 2,000cm/sec가 되도록 대략 설정된다.
펄스형 레이저 비임의 발진 주파수는 10MHz 이상으로 설정되며, 레이저 결정화는 일반적으로 사용되는 수십 Hz 내지 수백 Hz의 주파수 대역 보다 매우 높은 주파수 대역을 사용하여 수행될 수 있다. 펄스형 레이저 비임을 반도체 막상으로 조사하는 것으로부터, 반도체 막을 완전히 경화시키는 것까지의 기간은 수십 nsec 내지 수백 nsec인 것으로 고려된다. 상술한 주파수 대역을 사용함으로써, 반도체 막이 레이저 비임의 조사로 인해 용융되고, 그후 고화될 때까지 다음 펄스형 레이저 비임이 반도체 막에 조사될 수 있다. 따라서, 고체 액체 계면이 연속적으로 반도체 막으로 이동될 수 있으며, 그래서, 주사 방향으로 연속적으로 성장된 결정 입자를 갖는 반도체 막이 형성된다. 구체적으로, 그 각각이 주사 방향으로 10 내지 30㎛의 폭 및 주사 방향에 수직인 방향으로 1 내지 5㎛의 폭을 갖는 결정 입자들의 덩어리가 얻어질 수 있다. 거의 어떠한 결정 입자 경계들도 TFT의 채널 방향으로 형성되어 있지 않은 반도체 막이 주사 방향으로 성장하는 단결정 입자들을 형성함으로써 형성될 수 있다.
레이저 결정화에 대하여, 연속파 레이저의 기저파 레이저광 및 연속파 레이저의 하모닉의 레이저광이 평행하게 조사될 수 있다. 대안적으로, 연속파 레이저의 기저파 레이저광 및 펄스형 레이저의 하모닉의 레이저광이 평행하게 조사될 수 있다.
레이저 비임은 희유 가스 및 질소 같은 불활성 가스 분위기하에 조사될 수 있다. 따라서, 레이저 조사로 인한 반도체 표면의 비균일성이 방지되고, 계면 상태 밀도의 동요로 인한 임계값의 동요가 억제될 수 있다.
상술된 레이저 조사에 의해, 개선된 결정도를 갖는 반도체 막(503)이 형성된다. 스퍼터링법, 플라즈마 CVD법, 열적 CVD법 등에 의해 미리 다결정 반도체가 형성될 수 있다는 것을 주의하여야 한다.
반도체 막(503)이 본 실시 형태에서 결정화되지만, 비정질 실리콘 막 또는 마이크로결정 반도체 막이 결정화를 수행하지 않고, 다음 프로세스에서 사용될 수 있다. 비정질 반도체 또는 마이크로결정 반도체를 사용하는 TFT는 다결정 반도체를 사용하는 TFT 보다 소수의 제조 단계들을 필요로하며, 따라서, 비용들을 감소시키고, 처리량을 향상시키는 유리한 효과들을 갖는다.
비정질 반도체는 실리사이드 가스의 글로우 방전 분해를 수행함으로써 얻어질 수 있다. 통상적으로, SiH4 및Si2H6 가 실리사이드 가스의 예들로서 언급된다. 이들 실리사이드 가스들은 수소 또는 수소와 헬륨으로 희석될 수 있다.
반정질 반도체는 비정질 반도체와 결정 반도체(단결정 구조 및 다결정 구조 포함) 사이의 중간 구조와, 자유 에너지에 관하여 안정한 제3 상태를 갖는다. 이런 반정질 반도체는 단거리 오더 및 격자 왜곡을 포함하는 결정 구조를 갖는다. 크기가 0.5nm 내지 20nm의 결정 입자들이 비단결정 반도체내에 포함 및 분산될 수 있다. 반정질 반도체에 대하여, 라만 스펙트럼은 520cm- 1 의 파 번호의 하부측으로 이동되며, 실리콘 결정 격자로부터 유도된 (111) 및 (220)의 회절 피크가 x-레이 회절에서 관찰된다. 또한, 반정질 반도체는 미결합 화학손(dangling bond)을 종결시키기 위해 1원자% 이상의 할로겐 또는 수소를 포함한다. 여기서, 반정질 반도체는 편의상 SAS라 지칭된다. 헬륨, 아르곤, 크립톤 또는 네온 같은 희유 가스 원소가 SAS(반정질 반도체)에 혼합되는 경우, 격자 왜곡이 추가로 증가되며, 따라서, 안정성이 증가되고, 그에 의해, 양호한 반정질 반도체(SAS)를 얻는다.
SAS는 실리사이드 가스의 글로우 방전 분해에 의해 형성된다. SiH4 가 대표적인 실리사이드 가스이다. SiH4 에 부가하여, Si2H6, SiH2Cl2, SiHCl4, SiF4 등이 실리사이드 가스로서 사용될 수 있다. 실리사이드 가스는 또한 수소 또는 수소와 헬 륨, 아르곤, 크립톤 및 네온으로부터 선택된 하나 이상의 희유 가스 원소들의 혼합물로 희석될 수 있으며, 그래서, SAS가 쉽게 형성될 수 있다. 희석 비율은 1:2 내지 1:1,000으로 설정되는 것이 바람직하다. 부가적으로, 에너지 대역의 폭이 1.5 내지 2.4 eV 또는 0.9 내지 1.1eV의 범위로 조절될 수 있도록 CH4 및 C2H6 같은 카바이드 가스 또는 GeH4, 또는 GeF4 같은 게르마늄 가스 또는 F2 가 실리사이드 가스에 혼합될 수 있다.
예로서, SiH4 및 H2 의 혼합물을 함유하는 가스 또는 SiH4 와 F2 의 혼합물을 함유하는 가스를 사용하는 경우에, TFT가 반정질 반도체를 사용하여 제조될 때, TFT의 서브임계 계수(S 값)이 0.35V/dec 이하, 통상적으로 0.25 내지 0.09V/dec로 설정될 수 있으며, 그 캐리어 이동도는 10cm2/Vsec로 설정될 수 있다. 예로서, 19 스테이지 링 발진기가 상기 반정질 반도체를 사용하는 TFT를 사용하여 형성될 때, 3 내지 5V의 전력 공급 전압에서, 1MHz 이상, 바람직하게는, 100MHz 이상의 발진 주파수 특성이 얻어질 수 있다. 부가적으로, 3 내지 5V의 전력 공급 전압에서, 인버터의 각 스테이지를 위한 지연 시간은 26ns 이하일 수 있다.
도 4b에 도시된 바와 같이, 반도체 막(503)은 아일랜드형 반도체 막들(504 내지 506)을 형성하도록 패턴화된다. 게이트 절연막(507)은 아일랜드형 반도체 막들(504 내지 506)을 덮도록 형성된다. 실리콘 질화물, 실리콘 산화물, 실리콘 질화물 산화물 또는 실리콘 산질화물을 단층 또는 적층층으로서 포함하는 막이 플라즈마 CVD법 또는 스퍼터링법에 의해 게이트 절연막(507)으로서 형성될 수 있다. 예로 서, 막들의 적층시, 기판 위의, 실리콘 산화물막, 실리콘 질화물 막 및 실리콘 산화물 막의 3층 구조체가 사용되는 것이 바람직하다.
다음에, 도 4c에 도시된 바와 같이, 게이트 전극들(510 내지 512)이 형성된다. 본 실시 형태에서, 스퍼터링법에 의해, n-형 불순물, WN 및 W가 추가되는 Si를 적층한 이후, 게이트 전극들(510 내지 512)이 레지스트(513)를 마스크로서 사용하는 에칭에 의해 형성된다. 물론, 게이트 전극들(510, 512)의 재료, 구조 및 제조 방법은 이에 한정되지 않으며, 적절히 선택될 수 있다. 예로서, N-형 불순물이 추가되는 Si와 NiSi의 적층 구조체 또는, W(텅스텐)과 TaN(탄탈륨 질화물)의 적층 구조체가 사용될 수 있다. 부가적으로, 게이트 전극은 다양한 도전성 재료들의 단층으로 형성될 수 있다.
SiOx 등의 마스크가 레지스트 마스크 대신 사용될 수 있다. 이 경우, SiOx, SiON 등(경질 마스크라 지칭됨)의 마스크를 형성하기 위해 패터닝 단계가 추가되지만, 마스크의 두께는 레지스트 마스크의 것 보다 에칭에서 적게 감소된다. 따라서, 원하는 폭을 갖는 게이트 전극들(510 내지 512)이 형성될 수 있다. 대안적으로, 게이트 전극들(510 내지 512)은 선택적으로, 레지스트(513)를 사용하지 않고 액적 배출법에 의해 형성될 수 있다.
다양한 재료들이 도전성 막의 기능에 따른 도전성 재료로서 선택될 수 있다. 게이트 전극 및 안테나가 동시에 형성되는 경우에, 그 재료들은 기능을 고려하여 선택될 수 있다.
에칭법을 사용하여, CF4, Cl2 및 O2 의 혼합물 가스들이나 또는 Cl2 가스가 게이트 전극들의 형성시 에칭 가스로서 사용되지만, 에칭 가스는 이들에 한정되지 않는다.
도 4d에 도시된 바와 같이, p-채널 TFT가 되는 아일랜드형 반도체 막(505)이 레지스트(514)로 덮여지고, n-형 불순물 원소(통상적으로, 인(P) 또는 비소(As))가 아일랜드형 반도체 막들(504 및 506)에 도핑되어, 마스크들로서 게이트 전극들(510, 512)을 사용하여 저 농도 영역을 형성한다(제1 도핑 단계). 제1 도핑 단계의 조건은 하기와 같다 : 1x1013 내지 6 x1013/cm2 의 투여량 및 50 내지 70keV의 가속 전압. 그러나, 조건은 이에 한정되지 않는다. 저농도 불순물 영역들(516, 517)의 쌍들은 이 제1 도핑 단계에 의해 게이트 절연막(507)을 통한 도핑에 의해 아일랜드형 반도체 막들(504, 506)에 형성된다. 제1 도핑 단계는 레지스트로 p-채널 TFT가 되는 아일랜드형 반도체(505)를 덮지 않고 수행될 수 있다.
다음에, 도 4e에 도시된 바와 같이, 레지스트(514)가 애싱(ashing) 등에 의해 제거된 이후, 새로운 레지스트(518)가 n-채널 TFT가 되는 아일랜드형 반도체 막들(504, 506)을 덮도록 형성된다. p-형 도전성을 부여하는 불순물 원소(통상적으로 붕소(B))가 아일랜드형 반도체 막(505)내에 도핑되어 마스크로서 게이트 전극(511)을 사용하여 고농도 불순물 영역을 형성한다(제2 도핑 단계). 제2 도핑 단계의 조건은 하기와 같다 : 1x1016 내지 6 x1016/cm2 의 투여량 및 20 내지 40keV의 가속 전압. 한 쌍의 p-형 고농도 불순물 영역들(519)이 제2 도핑 단계를 수행함으로써, 게 이트 절연막(507)을 통한 도핑에 의해 아일랜드형 반도체 막(505)내에 형성된다.
다음에, 도 5a에 도시된 바와 같이, 레지스트(518)가 애싱 등에 의해 제거된 이후, 절연막(520)이 게이트 전극들(510 내지 512) 및 게이트 절연막(507)을 덮도록 형성된다. 본 실시 형태에서, 100nm 두께의 SiO2 막이 플라즈마 CVD법에 의해 형성된다. 그후, 절연막(520) 및 게이트 절연막(507)이 에치백 방법에 의해 부분적으로 에칭된다. 도 5b에 도시된 바와 같이, 측벽들(522 내지 524)이 자체 정렬 방식으로, 게이트 전극들(510 내지 512)의 측벽들과 접촉하도록 형성된다. CHF3 및 He의 혼합물 가스가 에칭 가스로서 사용된다. 측벽들을 형성하는 단계는 이에 한정되지 않는다는 것을 주의하여야 한다.
절연막(520) 형성시, 절연막은 또한, 제1 기판(500)의 이면측을 덮도록 형성된다. 이 경우에, 제1 기판(500)의 후면측 위에 형성된 절연막은 레지스트를 사용하여 선택적으로 에칭 및 제거된다. 이 경우, 후면측상에 형성된 절연막은 에치백 방법에 의해 측벽들(522 내지 524)을 형성하는 과정에서, 게이트 절연막(507) 및 절연막(520)과 함께 에칭 및 제거된다.
도 5c에 도시된 바와 같이, 새로운 레지스트(525)가 p-채널 TFT가 되는 아일랜드형 반도체(505)를 덮도록 형성되고, n-형 불순물 원소(통상적으로 P 또는 As)가 마스크들로서 측벽들(522 및 524)과 게이트 전극들(510 및 512)을 사용하여 고농도 영역을 형성하도록 도핑된다(제3 도핑 단계). 제3 도핑 단계의 조건은 하기와 같다 : 1x1013 내지 5 x1013/cm2 의 투여량 및 60 내지 100keV의 가속 전압. n-형 고 농도 불순물 영역들(527, 528)의 쌍들은 제3 도핑 단계를 수행함으로써 아일랜드형 반도체 막들(504, 506)내에 형성된다.
n-형 불순물들이 고농도 영역을 형성하도록 도핑될 때, 측벽들(522, 524)은 마스크들로서 기능하여, 측벽들(522, 524)의 하부 부분에 도핑이 수행되지 않는 오프셋 영역 또는 저농도 불순물 영역을 형성한다. 따라서, 측벽들(522, 524)의 크기는 오프셋 영역 또는 저농도 불순물 영역의 폭을 제어하도록 절연막(520)의 두께 및 측벽들(522, 524)의 형성시의 에치백 방법의 조건들을 적절히 변경함으로써 조절될 수 있다.
레지스트(525)가 애싱 등에 의해 제거된 이후, 열적 활성화가 불순물 영역에 수행된다. 예로서, 50nm의 SiON 막이 형성되고, 그후, 4시간 동안 550℃에서 질소 분위기에서의 열처리에 노출된다.
수소를 함유하는 SiNx 막이 100nm 두께로 형성되고, 그후, 아일랜드형 반도체 막들(504 내지 506)을 수화하도록 1시간 동안, 410℃에서 질소 분위기에서의 열처리에 노출될 수 있다. 대안적으로, 열처리는 아일랜드형 반도체 막들(504 내지 506)을 수화시키도록 수소를 함유하는 분위기에서 1 내지 12 시간 동안 300℃ 내지 450℃의 온도에서 수행될 수 있다. 다른 수화 방법으로서, 플라즈마 수화(플라즈마에 의해 여기된 수소 사용)가 수행될 수 있다. 수화 단계를 통해, 미결합 화학손들이 열적으로 여기된 수소에 의해 종결된다. 후속 단계에서, 반도체 소자들을 가요성 제2 기판(548)에 부착한 이후, 제2 기판(548)을 굴곡시킴으로써, 반도체 막에 결함들이 유발되는 경우, 반도체 막내에 포함된 수소의 농도는 수화에 의해 1x1019 내지 1 x1022 원자/cm3 바람직하게는 1x1019 내지 5 x1020 원자/cm3 으로 설정될 수 있으며, 그래서, 결함들은 반도체 막내에 포함된 수소에 의해 종결된다. 부가적으로, 수소는 결함들을 종결시키기 위해 반도체 막에 포함될 수 있다.
상술된 일련의 단계들을 통해, n-채널 TFT들(529, 531) 및 p-채널 TFT(530)가 형성된다. 상술한 제조 단계들에서, 에치백 방법의 조건들 및 절연막(520)의 두께는 적절히 변경될 수 있으며, 측벽들의 크기들은 0.2㎛ 내지 2㎛의 채널 길이를 갖는 TFT들을 형성하도록 조절된다. 본 실시 형태에서, 비록, TFT들(529 내지 531)을 위해 상단 게이트 구조가 사용되지만, 저면 게이트 구조(역 스테거형 구조)가 사용될 수 있다는 것을 주의하여야 한다.
부가적으로, 그후, TFT(529 내지531)를 보호하기 위한 패시베이션 막이 형성될 수 있다. 따라서, 패시베이션 막은 TFT들(529 내지 531)에 알칼리 금속 또는 알칼리 토류 금속이 진입하는 것을 방지할 수 있는 실리콘 질화물, 실리콘 질화물 산화물, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물 등을 사용함으로써 바람직하게 형성된다. 구체적으로, 예로서, 약 600nm 두께의 SiON 막이 패시베이션 막을 위해 사용될 수 있다. 이 경우, 수소 처리 프로세서는 SiON 막을 형성한 이후에 수행될 수 있다. 이와 유사하게, SiON, SiNx 및SiON이 적층되어 있는 절연막들의 3층 구조체가 TFT(529 내지531) 위에 형성되지만, 그 구조 및 재료들은 이에 한정되지 않는다. 상술한 구조체에 의해, TFT(529 내지 531)는 기저막(502) 및 패시베이 션 막으로 덮여지며, 그에 의해, Na 같은 알칼리 금속 또는 알칼리 토류 금속이 반도체 소자에 사용되는 반도체 막내로 확산하는 것이 추가로 방지되며, 반도체 소자의 특성들에 부정적인 영향을 미치는 것이 추가로 방지된다.
다음에, 도 5d에 도시된 바와 같이, TFT들(529 내지 531)을 덮도록 제1 층간 절연막(533)이 형성된다. 폴리이미드, 아크릴 또는 폴리아미드 같은 내열성을 가지는 유기 수지가 제1 층간 절연막(533)을 위해 사용될 수 있다. 유기 수지 이외에, 저 유전상수 재료(저-k 재료) 또는 Si-O-Si 결합을 포함하는 수지(이하 실록산 수지라 지칭됨) 등이 사용될 수 있다. 실록산은 실리콘(Si)과 산소(O)의 결합을 갖는 뼈대 구조를 갖는다. 그 치환기로서, 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 수산화탄소)이 사용된다. 또한, 플루오로 그룹이 치환기를 위해 사용될 수 있다. 또한, 적어도 수소를 포함하는 유기 그룹 및 플루오로 그룹이 치환기를 위해 사용될 수 있다. 제1 층간 절연막(533)의 형성시, 스핀 코팅법, 침지법, 스프레이 코팅법, 액적 배출법(잉크 제트법, 스크린 인쇄법, 오프셋 인쇄법 등), 독터 나이프(doctor knife), 롤 코스터, 커튼 코터, 나이프 코터 등이 층간 절연막의 재료에 따라 사용될 수 있다. 또한, 무기 재료가 사용될 수 있다. 이때, 실리콘 산화물 막, 실리콘 질화물 막, 실리콘 산질화물 막, PSG(인 실리케이트 유리)막, PBSG(인 붕소 실리케이트 유리)막, BPSG(보로포스포실리케이트 유리)막, 알루미나 막 등이 사용될 수 있다. 이들 절연막들은 제1 층간 절연막(533)을 형성하도록 적층될 수 있다.
또한, 본 실시 형태에서, 제2 층간 절연막(534)은 제1 층간 절연막(533) 위 에 형성될 수 있다. 제2 층간 절연막(534)으로서, DLC(다이아몬드형 탄소) 또는 카본 질화물(CN) 같은 탄소 함유막, 실리콘 산화물 막, 실리콘 질화물 막, 실리콘 질화물 산화물 막 등이 사용될 수 있다. 형성 방법에 대하여, 플라즈마 CVD, 상압 플라즈마 등이 사용될 수 있다. 대안적으로, 폴리이미드, 아크릴, 폴리아미드, 레지스트 및 벤조사이클로부텐 같은 감광성 또는 비감광성 유기 재료나 실록산 수지가 사용될 수 있다.
후속 단계에서 형성된 배선의 도전성 재료 등과, 제2 층간 절연막(534)이나, 제1 층간 절연막(533) 사이의 열팽창 계수 사이의 편차에 의해 생성되는 응력으로 인한 이들 막들의 균열 또는 막 분리를 방지하기 위해, 제1 층간 절연막(533) 및 제2 층간 절연막(534) 중 적어도 하나에 충전제가 혼합될 수 있다는 것을 주의하여야 한다.
도 5d에 도시된 바와 같이, 제1 층간 절연막(533) 및 제2 층간 절연막(534)내에 접촉 구멍들이 형성된다. TFT들(529 내지 531)을 접속하는 배선들(535 내지 539)이 형성된다. 접촉 구멍을 형성하기 위한 에칭 가스에 대하여, CHF3 및He의 혼합 가스가 사용되지만, 본 발명은 이에 한정되지 않는다. 본 실시 형태에서, 배선들(535 내지 539)은 Al로 형성된다. 여기서, 배선들(535 내지 539)은 Ti, TiN, Al-Si, Ti 및 TiN이 스퍼터링에 의해 순차 형성되어 있는 5층 구조를 갖도록 형성될 수 있다.
Si를 Al층내에 혼합함으로써, 배선이 인쇄될 때, 레지스트 베이킹 동안 힐록 들의 발생이 방지된다. Si 대신, 약 0.5%의 Cu가 혼합될 수 있다. 부가적으로, Ti 또는 TiN으로 Al-Si층을 개재함으로써, 힐록 내성이 추가로 향상될 수 있다. 패터닝시, SiON 등의 상술한 경질 마스크가 사용되는 것이 바람직하다. 이들 배선들의 재료 및 형성 방법은 이들에 한정되지 않으며, 게이트 전극을 형성하기 위한 상술한 재료가 사용될 수 있다.
배선들(535 및 536)은 n-채널 TFT(529)의 고농도 불순물 영역(527)에 접속되고, 배선들(536 및 537)은 p-채널 TFT(530)의 고농도 불순물 영역(519)에 접속되며, 배선들(538 내지 539)은 n-채널 TFT(531)의 고농도 불순물 영역(528)에 각각 접속된다.
다음에, 제3 층간 절연막(540)이 제2 층간 절연막(534) 위에, 도 5e에 도시된 바와 같이, 배선들(535 내지 539)을 덮도록 형성된다. 제3 층간 절연막(540)은 배선(535)의 일부가 노출되는 개구 부분을 갖는다. 부가적으로, 제3 층간 절연막(540)은 유기 수지막, 무기 절연막 또는 실록산을 포함하는 절연막을 사용함으로써 형성될 수 있다. 유기 수지막의 예들은 아크릴, 폴리이미드, 폴리아미드 등을 포함한다. 무기 절연막의 예들은 실리콘 산화물, 실리콘 질화물 산화물 등을 포함한다. 이때, 마스크는 액적 배출법 또는 인쇄법에 의해 형성될 수 있다. 대안적으로, 제3 층간 절연막(540) 자체가 인쇄법 또는 액적 배출법에 의해 형성될 수 있다.
안테나(541)는 제3 층간 절연막(540)상에 형성된다. 안테나(541)는 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn 및 Ni 같은 금속들 중 하나 이상 또는 그 금속 콤파운드들을 포함하는 도전성 재료로 형성될 수 있다. 안테나(541)는 배선(535)에 접속된다. 비록, 안테나(541)가 도 5e에서, 배선(535)에 직접적으로 접속되지만, 본 발명의 ID 칩은 이 구조에 한정되지 않는다. 예로서, 안테나(541) 및 배선(535)은 별개로 형성된 배선을 사용함으로써 서로 전기적으로 접속될 수 있다.
안테나(541)는 인쇄법, 포토리소그래피, 도금법, 기상 증착법, 액적 배출법 등에 의해 형성될 수 있다. 비록, 안테나(541)가 본 실시 형태에서, 단층 도전성 막을 사용하여 형성되지만, 이는 복수의 도전성 막들을 적층함으로써 형성될 수 있다.
액적 배출법 또는 인쇄법을 사용함으로써, 안테나(541)는 노광을 위한 마스크를 사용하지 않고 형성될 수 있다. 재료의 소실이 에칭에 의해 유발되게 되는 포토리소그래피와는 달리, 액적 배출법 및 인쇄법은 재료들을 효율적으로 활용할 수 있다. 부가적으로, 값비싼 노광을 위한 마스크가 필요하지 않기 때문에, ID 칩들의 제조 비용이 감소될 수 있다.
액적 배출법 또는 다양한 종류의 인쇄법들을 사용할 때, 예로서, Ag로 Cu를 코팅함으로써 얻어진 도전성 입자도 사용될 수 있다. 안테나(541)가 액적 배출법에 의해 형성되는 경우에, 제3 층간 절연막(540)의 표면은 안테나(541)의 점착성을 증가시키기 위한 처리에 노출되는 것이 바람직하다.
접착성을 증가시키기 위해, 예로서, 하기의 방법들이 언급된다 : 촉매 작용으로 인해 절연막 또는 도전성 막의 점착성을 향상시킬 수 있는 금속 또는 금속 콤 파운드가 제3 층간 절연막에 부착됨; 각각 형성되는 도전성 막 또는 절연막에 잘 부착되는 유기 절연막, 금속 및 금속 콤파운드가 제3 층간 절연막(540)의 표면에 부착됨; 그리고, 제3 층간 절연막(540)의 표면이 그 표면의 특성들을 변경하기 위해 상압 또는 감압하에 플라즈마 처리를 받음. 도전성 막 또는 절연막에 대해 잘 부착되는 금속으로서, 티타늄, 티타늄 산화물, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu 및 Zn 같은 3d전이 원소들 등이 언급될 수 있다. 금속 콤파운드로서, 상술한 금속의 산화물, 질화물, 산질화물 등이 언급될 수 있다. 유기 절연막으로서, 폴리이미드, 실록산 수지 등이 언급될 수 있다.
제3 층간 절연막(540)에 부착되는 금속 또는 금속 콤파운드가 도전성을 가질 때, 시트 저항은 안테나의 정상 동작을 저해하지 않도록 제어된다. 구체적으로, 도전성을 가지는 금속 또는 금속 콤파운드의 평균 두께는 예로서, 1 내지 10nm으로 제어될 수 있다. 금속 또는 금속 콤파운드는 절연되도록 부분적으로 또는 전체적으로 산화될 수 있다. 대안적으로, 점착성이 향상되도록 의도된 영역 이외의 영역에서, 부착된 금속 또는 금속 콤파운드는 에칭에 의해 선택적으로 제거될 수 있다. 금속 또는 금속 콤파운드는 이를 미리 기판의 전체 표면에 부착하는 대신, 액적 배출법, 인쇄법, 졸겔법 등에 의해 특정 영역에 선택적으로 부착될 수 있다. 금속 또는 금속 콤파운드가 제3 층간 절연막(540)의 표면상에서 막 같은 완전히 연속적인 형상을 가질 필요는 없으며, 소정 정도로 분산될 수 있다.
안테나(541)를 형성한 이후, 격리 절연막(542)이 도 6a에 도시된 바와 같이 안테나(541)를 덮도록 형성된다. 격리 절연막(542)을 위하여, 유기 수지, 무기 절 연막, 실록산 수지가 사용될 수 있다. 예로서, 무기 절연막으로서, 구체적으로, DLC 막, 질화물 탄소막, 실리콘 산화물 막, 실리콘 질화물 산화물 막, 실리콘 질화물 막, AlNx 막 또는 AlNxOy막이 사용될 수 있다. 부가적으로, 예로서, 탄소 질화물 막과 실리콘 질화물 막의 적층체, 폴리스티렌의 적층체 등이 격리 절연막(542)을 위해 사용될 수 있다. 본 실시 형태에서, 실리콘 질화물 막은 격리 절연막(542)을 위해 사용된다.
도 7c에 도시된 바와 같이, 보호막(543)은 격리 절연막(542)을 덮도록 형성된다. 보호층(543)은 후속 단계에서 에칭에 의해 분리층(501)을 제거할 때, 배선들(535 내지 539)과 TFT들(529 내지 531)을 보호할 수 있는 재료로 이루어진다. 예로서, 수용성 또는 지용성 에폭시 수지, 아크릴레이트 수지 또는 실리콘 수지가 전체적으로 적용되어 보호층(543)을 형성한다.
본 실시 형태에서, 보호층(543)을 형성하기 위해, 수용성 수지(Toagosei Co., Ltd.에 의해 제조된 VL-WSHL10)가 스핀 코팅에 의해, 30㎛의 두께를 갖도록 적용되고, 일시적으로 경화되도록 2분 동안 광에 노출된다. 수용성 수지는 2.5분 동안 기판의 후방면으로부터, 그리고, 그 상단면으로부터 10분 동안, 즉, 총 12.5분 동안 완전히 경화되도록 UV광에 노광되며, 그에 의해, 보호층(543)을 획득한다. 복수 종류의 유기 수지들이 적층될 때, 이들은 코팅 또는 베이킹시 서로 부분적으로 용해될 수 있거나, 그 점착성은 유기 수지들에 포함된 솔벤트들의 종류들에 따라 과도하게 증가될 수 있다. 따라서, 격리 절연막(542) 및 보호층(543) 양자 모두가 동일 솔벤트에 용해가능한 유기 수지로 이루어질 때, 무기 절연막(예로서, SiNx 막, SiNxOy 막, AlNx 막 또는 AlNxOy 막)은 보호층(543)이 후속 단계에서 평활하게 제거되도록 격리 절연막(542)을 덮도록 형성되는 것이 바람직하다.
도 6b에 도시된 바와 같이, 홈(546)은 서로 ID 칩들을 분리시키도록 형성된다. 홈(546)은 분리층(501)을 노출시키기에 충분히 깊을 수 있다. 홈(546)은 다이싱, 스크라이빙 등에 의해 형성될 수 있다. 제1 기판(500) 위에 형성된 ID 칩들이 반드시 분리될 필요가 없을 때, 홈(46)은 반드시 형성되지 않을 수 있다.
도 6c에 도시된 바와 같이, 분리층(501)은 에칭에 의해 제거된다. 본 실시 형태에서, 할로겐 불화물이 에칭 가스로서 사용되며, 이 가스는 홈(546)을 통해 도입된다. 본 실시 형태에서, 예로서, ClF3(클로린 트리플로라이드)이 사용되며, 에칭은 하기와 같은 조건들하에서 수행된다 : 온도는 350℃로 설정되고; 유량은 300sccm이며; 압력은 8 x102Pa(6Torr)이고; 시간은 3시간으로 설정됨. 또한, 질소와 혼합된 ClF3 가스가 사용될 수 있다. ClF3 같은 할로겐 불소를 사용함으로써, 분리층(501)이 선택적으로 에칭되고, 그래서, 제1 기판(500)이 TFT들(529 내지 531)로부터 분리될 수 있다. 할로겐 플로라이드는 기상 또는 액상 중 어느 하나일 수 있다는 것을 주의하여야 한다.
도 7a에 도시된 바와 같이, 분리된 TFT들(529 내지 531)은 접착제(547)로 제2 기판(548)에 부착된다. 제2 기판을 기저막(502)에 부착할 수 있는 재료가 접착제(547)를 위해 사용된다. 반응 경화성 접착제, 열 경화성 접착제, 자외선 경화성 접착제 같은 광 경화성 접착제, 혐기 경화성 접착제를 포함하는 경화성 접착제들 의 다양한 유형들의 상기의 예들이 접착제(547)로서 사용될 수 있다.
제2 기판(548)에 대하여, 바륨 보로실리케이트 유리 또는 알루미노 보로실리케이트 유리 같은 유리 기판이나, 종이 및 플라스틱들 같은 가요성 유기 재료가 사용될 수 있다. 부가적으로, 가요성 무기 재료가 제2 기판(548)으로서 사용될 수 있다. 플라스틱 기판으로서, 폴라 라디컬을 구비하는 폴리노르보넨으로 이루어진 ARTON(JSR Corporation에 의해 제조)이 사용될 수 있다. 또한, 하기의 재료들이 플라스틱 기판으로서 언급될 수 있다 : 폴리에틸렌 테레프탈레이트(PET)에 의해 전형화되는 폴리에테르, 폴리에테르 설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르 케톤(PEEK), 폴리설폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리염화비닐, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지 등. 제2 기판(548)은 집적 회로로부터 발생된 열을 확산시키기 위해 약 2 내지 30 W/mK의 높은 열 도전성을 갖는 것이 바람직하다.
도 7a에 도시된 바와 같이, 절연층(549)은 격리 절연막(542)을 덮도록 형성된다. 연자성 재료로 이루어진 미세 입자들(551)이 분산되어 있는 절연체(550)가 절연층(549)을 위해 사용된다. 절연체(550)로서, 폴리이미드, 에폭시, 아크릴 또는 폴리아미드 같은 유기 수지가 사용될 수 있다. 유기 수지에 부가하여, 무기 수지, 예로서, 실록산 수지 등이 사용될 수 있다. 치환기로서, 실록산 수지, 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 수산화탄소 같은)이 사용된다. 또한, 플루오로 그룹이 치환기를 위해 사용될 수 있다. 또한, 적어도 수소를 포함하 는 유기 그룹 및 플루오로 그룹이 치환기를 위해 사용될 수 있다.
미세 입자들(551)을 위해 사용되는 연자성 재료로서, Fe, Co, Ni 또는 그들 중 일부를 포함하는 합금, 부가적으로, 3Y2O3·5Fe2O3(YIG), Fe2O3, Fe-Si-Al 합금, Fe-Cr 합금, FeP 합금이나, Mo, Cu, Cr 및 Nb 중 하나 또는 일부가 추가되어 있는 Ni 또는 Ni-Fe 합금이 또한 사용될 수 있다. 부가적으로, Mn-Zn 페라이트를 대표로하는 연성 페라이트가 연자성 재료로서 사용될 수 있다.
미세 입자들(551)의 비표면 및 농도는 사용되는 연자성 재료에 따라 조절될 수 있는 것이 바람직하다. 연자성 재료의 농도가 높을 때, 에디 전류에 의한 자속의 소실이 발생되며, 그 이유는 절연층(549)의 저항이 감소하고, 따라서, 인덕턴스가 증가되기 어렵기 때문이다. 대조적으로, 연자성 재료의 농도가 낮은 경우에도, 전체 절연층(549)의 투자율이 너무 낮고, 따라서, 안테나(541)의 인덕턴스가 증가되기 어렵다. 미세 입자들(551)의 비표면이 너무 작을 때, 미세 입자(551)의 직경이 너무 크기 때문에, 안테나(541)의 일부를 구성하는 도전성 배선들 사이에 미세 입자들(551)을 균일하게 분산시키기가 곤란하다. 대조적으로, 미세 입자들(551)의 비표면이 너무 클 때, 미세 입자들(551)은 쉽게 덩어리진다. 이 경우에도 역시, 도전성 배선들 사이에 미세 입자들(551)을 균일하게 분산시키기가 곤란하다. Fe2O3 가 연자성 재료로서 사용될 때, 절연층(549)은 미세 입자들(551)의 비표면이 50 내지 300m2/g가 되고, 그 농도가 50 내지 50mol%가 되도록 형성될 수 있다.
그후, 절연층(549) 위에 접착제(552)가 적용되고, 그후, 커버 재료(533)가 그에 부착된다. 커버 재료(553)는 제2 기판(548)과 동일한 재료를 사용하여 형성될 수 있다. 접착제(552)의 두께는 예로서, 10 내지 200㎛일 수 있다.
절연층(549)에 커버 재료(553)를 부착할 수 있는 재료가 접착제(552)를 위해 사용된다. 접착제(552)로서, 예로서, 반응 경화성 접착제, 열 경화성 접착제, 자외선 경화성 접착제 같은 광 경화성 접착제, 혐기 경화성 접착제 등을 포함하는 경화성 접착제들의 다양한 유형들이 사용될 수 있다.
본 실시 형태에서, 커버 재료(553)는 접착제(552)에 의해 절연층(549)에 부착되지만, 본 발명은 이 구조체에 한정되지 않는다. 절연층(549)에 포함된 절연체(550)를 위한 접착제로서 기능하는 수지를 사용하여, 절연층(549)을 커버 재료(553)상에 직접적으로 부착하는 것이 가능하다.
본 실시 형태는 도 7b에 도시된 바와 같은 커버 재료(553)를 사용하는 예를 보여 주지만, 본 발명은 이에 한정되지 않는다. 예로서, 도 7a에 도시된 단계는 ID 칩을 완성하기 위한 최종 단계가 될 수 있다.
상술한 단계들을 통해, ID 칩이 완성된다. 본 제조 방법에 의해, 0.3㎛ 내지 3㎛, 통상적으로 2㎛의 총 두께를 가지는 극도로 얇은 집적 회로가 제2 기판(548)과 커버 재료(553) 사이에 형성될 수 있다. 집적 회로의 두께는 반도체 소자의 두께에 추가하여 접착제(552)와 접착제(547) 사이에 형성된 다양한 절연막들 및 층간 절연막들을 포함하지만, 안테나는 포함하지 않는다. ID 칩에 포함된 집적 회로의 면적은 5mm x 5mm(25mm2) 이하, 바람직하게는 약 0.3mm x 0.3mm(0.09mm2) 내지4mm x 4mm(16mm2)일 수 있다.
ID 칩의 기계적 강도는 제2 기판(548)과 커버 재료(553) 사이의 중심에 근접한 위치에 집적 회로를 배치함으로써 향상될 수 있다. 구체적으로, 제2 기판(548)과 커버 재료(553) 사이의 거리가 d일 때, 제2 기판(548)과 집적 회로의 두께 방향 중심 사이의 거리 x가 이하에 나타난 수학식 1을 충족시킬 수 있도록 접착제들(547, 552)의 두께를 제어하는 것이 바람직하다.
[수학식 1]
Figure 112006073692861-PCT00002
바람직하게는 접착제들(547, 552)의 두께는 하기에 나타난 수학식 2를 충족시키도록 제어되는 것이 바람직하다.
[수학식 2]
Figure 112006073692861-PCT00003
도 8에 도시된 바와 같이, 기저막(502), 제1 층간 절연막(533), 제2 층간 절연막(543) 또는 제3 층간 절연막(540)의 두께는 TFT의 아일랜드형 반도체 막과 집적 회로의 하부 부분 사이의 거리(tunder), 아일랜드형 반도체 막과 제3 층간 절연막(540) 사이의 거리(tover)가 같거나 거의 같도록 조절될 수 있다. 집적 회로의 중심에 아일랜드형 반도체 막을 배치함으로써, 반도체 층에 인가되는 응력이 릴리즈 될 수 있으며, 균열들의 생성이 방지될 수 있다.
본 실시 형태에서, 단지 절연층이 안테나를 덮도록 형성되지만, 본 발명은 이 구조에 한정되지 않는다. 연자성 재료가 분산되어 있는 절연층은 안테나와 제2 기판 사이에 형성될 수 있다. 도 17은 제3 층간 절연막(1704)이 제2 층간 절연막(1701) 위에 형성되고, 제3 층간 절연막(1704)이 순차 적층되어 있는 두개의 절연막들(1702, 1703)을 가지는 ID 칩의 단면을 보여준다. 안테나(1705)는 제3 층간 절연막(1704)상에 형성된다. 절연막 1703)은 절연막(1702) 보다 안테나(1705)에 근접하다. 절연막(1703)내에, 연자성 재료로 이루어진 미세 입자들이 분산된다. 따라서, 절연막(1703)은 도 17의 본 발명의 절연막과 대등하다. 도 17에 도시된 ID 칩에서, 안테나(1705)는 격리 절연막(1706)으로 덮여지고, 연자성 재료로 이루어진 미세 입자들이 분산되어 있는 절연층(1707)이 격리 절연막(1706) 및 안테나(1705)를 덮도록 형성된다.
격리 절연막(1706)은 반드시 형성될 필요는 없다. 절연층(1707)은 안테나(1705)의 일부를 구성하는 도전성 배선들 사이에만 형성될 수 있다. 격리 절연막은 또한, 절연막(1703)과 안테나(1705) 사이에 형성될 수 있다.
도 17에 도시된 바와 같이, 안테나의 이득은 절연층으로서 기능하는 절연막(1703)을 형성함으로써 증가될 수 있다.
내열성인 제 기판(500)과 집적 회로 사이에 분리층을 제공하고, 에칭에 의해 분리층을 제거하는 기판으로부터 집적 회로를 분리하는 방법이 본 실시 형태에 예시되어 있지만, 본 발명에 따른 ID 칩 제조 방법은 이에 한정되지 않는다. 예로서, 금속 산화물 막이 고 내열성 기판과 집적 회로 사이에 제공되고, 금속 산화물 막이 집적 회로가 기판으로부터 분리되도록 약화되게 결정화될 수 있다. 대안적으로, 수소를 함유하는 비정질 반도체 막으로 이루어진 분리층이 고 내열성 기판과 집적 회로 사이에 제공되고, 분리층이 집적 회로를 기판으로부터 분리하도록 레이저 조사에 의해 제거될 수 있다. 대안적으로, 집적 회로가 그 위에 형성되는 고 내열성 기판이 집적 회로를 기판으로부터 분리시키도록 기계적으로 소거 또는 가스 또는 용액을 사용하는 에칭에 의해 제거될 수 있다.
ID 칩의 가요성을 보증하도록 기저막(502)과 접촉하는 접착제(544)로서 유기 수지가 사용될 때, 기저막(502)으로서, 실리콘 질화물 막 또는 실리콘 질화물 산화물 막을 사용함으로써, 유기 수지로부터 반도체 막 내로 Na 같은 알칼리 금속 또는 알칼리 토류 금속이 분산되는 것을 방지하는 것이 가능하다.
ID 칩이 원추면, 원통면 등 상에 버스 바아에 의해 형성되는 곡면을 가지는 대상물에 부착되고, ID 칩의 제2 기판(548)이 역시 굴곡될 때, 버스 바아의 방향은 TFT들(529 내지 531)의 이동 방향과 동일한 것이 바람직하다. 이 구조에 따라서, TFT들(529 내지 531)의 특성들에 대한 제2 기판(548)의 굴곡으로 인한 부정적인 영향이 방지될 수 있다. 아일랜드형 반도체 막에 의해 점유되는 집적 회로의 면적의 백분율은 1 내지 30%로 설정되며, 그에 의해, 제2 기판(548)이 굴곡될 때에도, TFT들(529 내지 531)의 특성들에 대한 부정적 영향들을 억제한다.
일반적으로, 다수의 경우들에서 ID 칩들은 13.56MHz 또는 2.45GHz의 주파수를 갖는 라디오 웨이브들을 사용한다. 따라서, ID 칩이 이들 주파수들의 라디오 웨 이브들이 검출될 수 있도록 형성하는 것이 ID 칩들의 다재성을 확장시키기 위해 극도로 중요하다.
본 실시 형태의 ID 칩은 반도체 기판을 사용하여 형성된 ID 칩에 비해, 내부에서 라디오 웨이브들이 보다 덜 차폐되는 장점을 가지며, 따라서, 차폐된 라디오 웨이브로 인한 신호 감쇄가 방지될 수 있다. 따라서, 반도체 기판이 불필요하기 때문에, ID 칩의 비용이 극적으로 감소될 수 있다. 예로서, 12in 직경을 갖는 실리콘 기판을 사용하는 경우가 730 x 920mm2 의 크기를 갖는 유리 기판을 사용하는 경우와 비교된다. 실리콘 기판은 약 73000mm2 의 면적을 갖는 반면, 유리 기판은 약 672000mm2 의 면적을 가지며, 즉, 유리 기판이 실리콘 기판 보다 약 9.2배 크다. 672000mm2 의 면적을 갖는 유리 기판상에, 기판의 절단을 위한 여유가 고려되지 않을 때, 각각 1mm2 의 면적을 갖는 약 672000 ID 칩들이 형성될 수 있으며, 이는 실리콘 기판상에 형성된 ID 칩들 보다 약 9.2배 많다. 보다 소수의 제조 단계들을 필요로 하는 730 x 920mm2 의 크기를 갖는 유리 기판을 사용하는 경우에, ID 칩들의 대량 제조를 위한 설비 투자 비용은 12in의 직경을 갖는 실리콘 기판이 사용되는 경우의 1/3만큼 감소될 수 있다. 또한, 본 발명에 따라서, 집적 회로가 유리 기판으로부터 분리된 이후, 유리 기판이 재사용될 수 있다. 따라서, 유리 기판을 사용하는 경우에, 유리 기판의 표면을 세정하거나, 파괴된 유리 기판에 대한 보상의 비 용을 고려할 때에도, 실리콘 기판을 사용하는 경우에 비해 비용이 현저히 감소될 수 있다. 유리 기판이 재사용되지 않고 폐기되는 경우에도, 730 x 920mm2 의 크기를 갖는 유리 기판의 비용은 12in의 직경을 갖는 실리콘 기판의 대략 절반이다. 결과적으로, ID 칩의 제조 비용이 극적으로 감소될 수 있다는 것은 명백하다.
따라서, 730 x 920mm2 의 크기를 갖는 유리 기판을 사용하는 ID 칩은 12in 직경을 갖는 실리콘 기판을 사용하는 ID 칩의 단지 약 1/13만큼의 비용이 든다. ID 칩이 일회용품으로서 사용될 것으로 예상되기 때문에, 보다 적은 비용이 드는 본 발명의 ID 칩은 이런 용도에 매우 효과적이다.
본 실시 형태에서, 집적 회로가 분리되고 가요성 기판에 부착되는 예가 예시되어 있다. 그러나, 본 발명은 이 구조에 한정되지 않는다. 예로서, 집적 회로는 집적 회로의 제조 단계들의 열처리를 견딜 수 있는 유리 기판 같은 내열성 기판이 사용되는 경우, 반드시 분리될 필요는 없다. 도 9a 및 도 9b는 각각 유리 기판을 사용하여 형성된 ID 칩의 일 형태를 보여 주는 단면도이다.
도 9a에 도시된 ID 칩에 관하여, 유리 기판이 기판(570)으로서 사용되며, TFT들(571 내지 573)은 분리되지 않고, 기판(570)상에 직접적으로 형성된다. 구체적으로, 기판(570)은 TFT들(571 내지 573)과 기판(570) 사이에 접착제 없이 기저막(574)과 접촉되도록 형성된다. 도 9b는 커버 재료(575)로 부착되는 ID 칩의 단면도이다.
도전성 막을 패터닝함으로써, TFT 및 안테나에 함께 접속된 배선을 형성하는 경우의 ID 칩 같은 반도체 디바이스의 구조가 도 10a를 참조로 설명된다. 도 10a는 본 실시예에 따른 ID 칩의 단면도이다.
도 10a에서, TFT(1401)는 아일랜드형 반도체 막(1402), 아일랜드형 반도체 막(1402)과 접촉하는 게이트 절연막(1403) 및 게이트 절연막(1403)이 그 사이에 개재된 상태로 아일랜드형 반도체 막(1402)과 중첩하는 게이트 전극(1404)을 포함한다. TFT(1401)는 제1 층간 절연막(1405) 및 제2 층간 절연막(1406)으로 덮여진다. 본 실시예에서, TFT(1401)는 두개의 층간 절연막, 즉, 제1 층간 절연막(1405) 및 제2 층간 절연막(1406)으로 덮여진다. 그러나, 본 실시예는 이 구조에 한정되지 않는다. TFT(1401)는 단층 또는 3 이상의 층들의 층간 절연막들로 덮여질 수 있다.
제2 층간 절연막(1406)상에 형성된 배선(1407)은 제1 층간 절연막(1405) 및 제2 층간 절연막(1406)에 형성된 접촉 구멍을 통해 아일랜드형 반도체 막(1402)에 접속된다.
안테나(1408)는 제2 층간 절연막(1406) 위에 형성된다. 도전성 막은 층간 절연막(1406) 위에 형성되며, 배선(1407) 및 안테나(1408)를 형성하도록 패턴화된다. 배선(1407)과 함께 안테나(1408)를 형성함으로써, ID 칩을 제조하기 위한 단계들의 수가 감소될 수 있다.
격리 절연막(1409)은 안테나(1408)를 덮도록 형성된다. 또한, 절연층(1410)이 안테나(1408) 및 격리 절연막(1409)을 덮도록 형성된다. 절연층(1410)은 반드시 전체 안테나(1408)를 덮을 필요는 없지만, 이는 안테나(1408)의 일부를 구성하는 도전성 배선들 사이에 배열되도록 형성될 수 있다.
도 10a는 격리 절연층(1410)이 안테나(1408)가 형성된 영역에 선택적으로 형성되는 구조를 예시하지만, 본 발명은 이에 한정되지 않는다. 격리 절연층(1410)은 배선(1407)을 덮도록 형성될 수 있다. 격리 절연막(1409)은 이 경우에, 배선(1407)을 덮는 것이 바람직하다.
다음에, 도전성 막을 패턴화함으로써, 안테나 및 TFT의 게이트 전극을 형성하는 경우의 ID 칩의 구조를 도 10b를 참조로 설명한다. 도 10b는 본 실시예에 따른 ID 칩의 단면도이다.
도 10b에서, TFT(1411)는 아일랜드형 반도체 막(1412), 아일랜드형 반도체 막(1412)과 중첩하는 게이트 절연막(1413) 및 게이트 절연막(1413)을 사이에 두고, 아일랜드형 반도체 막(1412)과 중첩하는 게이트 전극(1414)을 포함한다. 안테나(1418)는 게이트 절연막(1413) 위에 형성된다. 도전성 막은 게이트 절연막(1413) 위에 형성되고, 안테나(1418)와 게이트 전극(1414)을 형성하도록 패턴화된다. 게이트 전극(1414)과 함께 안테나(1418)를 동일 재료로 형성함으로써, ID 칩을 제조하기 위한 단계들의 수가 감소될 수 있다.
절연층(1420)은 안테나(1418)를 덮도록 형성된다. 절연층(1420)은 반드시 전체 안테나(1418)를 덮을 필요는 없으며, 이는 안테나(1418)의 일부를 구성하는 도전성 배선들 사이에 배열되도록 형성될 수 있다.
도 10b는 격리 절연막이 형성되지 않는 구조를 보여주지만, 본 발명은 이에 한정되지 않는다. 격리 절연막은 절연층(1420)과 안테나(1418) 사이에 형성될 수 있다.
본 실시 형태에서, 집적 회로가 분리되어 있고, 개별적으로 준비된 기판에 부착되는 예가 예시되었다. 그러나, 본 발명은 이 구조에 한정되지 않는다. 예로서, 집적 회로는 집적 회로의 제조 단계의 열처리를 견딜 수 있는 유리 기판 같은 내열성 기판이 사용되는 경우, 반드시 분리될 필요가 없다.
본 실시예는 실시 형태와 자유롭게 조합될 수 있다.
제2 실시예
제2 실시예는 도 11을 참조로 본 발명에 따른 ID 칩 같은 반도체 디바이스의 기능 구성의 일 형태를 설명한다.
도 11에서, 참조 번호 900은 안테나를 나타내고, 901은 집적 회로를 나타내며, 903은 안테나(900)의 양 단자들 사이에 형성된 커패시터를 나타낸다. 집적 회로(901)는 복조 회로(909), 변조 회로(904), 정류 회로(905), 마이크로프로세서(906), 메모리(907) 및 스위치(908)를 안테나(900)에 부하 변조를 제공하기 위해 포함한다. 부가적으로, 메모리(907)의 수는 하나에 한정되지 않으며, 복수의 메모리들(907)이 제공될 수 있다. 메모리(907)로서, SRAM, 플래시 메모리, ROM, FRAM(등록 상표) 등이 사용될 수 있다.
라디오 웨이브로서 판독기/기록기로부터 전송된 신호는 안테나(900)에서의 전자기 유도에 의해 교류 전기 신호로 변환된다. 교류 전기 신호는 후속 스테이지에서 마이크로프로세서(906)에 전송되도록 복조 회로(909)에서 복조된다. 전력 공급 전압은 후속 스테이지에서, 마이크로프로세서(906)에 공급되도록 정류 회로(905)에서 교류 전기 신호를 사용함으로써 생성된다. 마이크로프로세서(906)의 입력 신호에 따라 다양한 종류의 대수 처리가 수행된다. 메모리(907)는 마이크로프로세서(906)에 사용되는 프로그램, 데이터 등을 저장하며, 대수 처리를 위한 작업 장소로서 사용될 수 있다.
날자는 마이크로프로세서(906)로부터 변조 회로(904)에 전송된다. 이때, 변조 회로(904)는 스위치(908)를 제어하여, 안테나(900)에 부하 변조를 제공한다. 결국, 판독기/기록기가 라디오 웨이브로서 안테나(900)에 제공된 부하 변조를 수신함으로써, 마이크로프로세서(906)로부터 데이터를 수신할 수 있다.
도 11에 도시된 ID 칩은 단지 본 발명에 따른 ID 칩의 일 형태를 예시하는 것이다. 본 발명은 이에 한정되지 않는다. 신호를 전송하는 방법은 도 11에 도시된 바와 같은 전자기 결합형에 한정되지 않으며, 전자기 유도형이 사용될 수 있다.
본 실시예는 실시 형태 및 제1 실시예 중 적어도 하나와 자유롭게 조합될 수 있다.
제3 실시예
제3 실시예는 본 발명의 ID 칩 같은 반도체 디바이스에 사용되는 TFT의 구조를 설명한다.
도 12a는 실시예에 따른 TFT의 단면도를 보여 준다. 참조 번호 701은 n-채널 TFT를 나타내고, 702는 p-채널 TFT를 나타낸다. n-채널 TFT(701)의 구조가 예로서 상세히 설명된다.
n-채널 TFT(701)는 액티브 층으로서 사용될 아일랜드형 반도체막(705)을 포함한다. 아일랜드형 반도체 막(705)은 소스 영역 및 드레인 영역으로서 사용되는 두개의 불순물 영역들(703)과, 두개의 불순물 영역들(703) 및 두개의 LDD(가볍게 도핑된 드레인) 영역(704) 사이에 개재된 채널 형성 영역(704)을 가진다. n-채널 TFT(701)는 아일랜드형 반도체 막(705), 게이트 전극(707) 및 절연막들로 이루어진 두개의 측벽들(708, 709)을 덮는 게이트 절연막(706)을 추가로 포함한다.
비록, 게이트 전극(707)이 본 실시예에서, 두개의 도전성 막들(707a 및 707b)을 포함하지만, 본 발명은 이 구조에 한정되지 않는다. 게이트 전극(707)은 단층 도전성 막 또는 둘이상의 층의 도전성 막들을 포함할 수 있다. 게이트 전극(707)은 사이에 게이트 절연막(706)을 두고, 아일랜드형 반도체 막(705)의 채널 형성 영역(704)과 중첩한다. 측벽들(708, 709)은 사이에 게이트 절연층(706)을 두고 아일랜드형 반도체 막(705)의 두개의 LDD 영역들(710)과 중첩한다.
예로서, 측벽들(708)은 100nm 두께의 실리콘 산화물 막을 에칭함으로써 형성될 수 있으며, 측벽들(709)은 200nm 두께를 갖는 LTO(저온 산화물 막)를 에칭함으로써 형성될 수 있다. 본 실시예에서, 측벽들(708)을 위해 사용되는 실리콘 산화물 막은 플라즈마 CVD법에 의해 형성되고, 측벽들(709)을 위해 사용되는 LTO 막은 저압 CVD법에 의해 형성된다. 비록, 실리콘 산화물 막이 질소를 함유할 수 있지만, 질소 원자들의 수는 산소 원자들의 수 보다 작게 설정된다.
n-형 불순물을 아일랜드형 반도체 막(705)에 게이트 전극(707)을 마스크로서 사용하여 도핑한 이후, 측벽들(708, 709)이 형성되고, n-형 불순물 원소가 마스크들로서 측벽들(708, 709)을 사용하여 아일랜드형 반도체 막(705)에 도핑되며, 그래서, 불순물 영역들(703)과 LDD 영역들(710)이 개별적으로 형성될 수 있다.
p-채널 TFT(702)는 n-채널TFT)701)와 거의 동일한 구조를 갖지만, 단지 p-채널 TFT(702)의 아일랜드형 반도체 막(711)의 구조 만이 다르다. 아일랜드형 반도체 막(711)은 LDD 영역을 갖지 않지만, 불순물 영역들이 사이에 개재되어 있는 채널 형성 영역(713) 및 두개의 불순물 영역들(712)을 포함한다. 불순물 영역들(712)은 p-형 불순물로 도핑된다. 비록, 도 12a는 p-채널TFT(702)가 LDD 영역을 갖지 않는 예를 예시하지만, 본 발명은 이 구조에 한정되지 않는다. p-채널 TFT(702)는 LDD 영역을 포함할 수 있다.
도 12b는 도 12a에 도시된 각 TFT가 한쌍의 측벽들을 갖는 경우를 도시한다. 도 12b에 도시된 바와 같은, n-채널 TFT(721) 및 p-채널 TFT(722) 각각은 측벽들(728, 729)의 쌍들을 각각 포함한다. 측벽들(728, 729)은 예로서, 100nm 두께를 갖는 실리콘 산화물 막을 에칭함으로써 이루어질 수 있다. 본 실시예에서, 측벽들(728, 729)을 위해 사용되는 실리콘 산화물 막은 플라즈마 CVD법에 의해 형성된다. 실리콘 산화물 막은 질소를 함유할 수 있지만, 질소 원자들의 수는 산소 원자들의 것 보다 작게 설정된다.
도 12c는 저면 게이트 TFT들의 구조를 도시한다. 참조 번호 741은 n-채널 TFT를 나타내고, 742는 p-채널 TFT를 나타낸다. n-채널TFT(741)가 예로서 상세히 설명된다.
도 12c에서, n-채널TFT(741)는 아일랜드형 반도체 막(745)을 포함한다. 아일랜드형 반도체 막(745)은 소스 영역 및 드레인 영역으로서 사용되는 두개의 불순물 영역들(743), 불순물 영역들(743) 사이에 개재된 채널 형성 영역(744) 및 채널 형 성 영역(744)과 두개의 불순물 영역들(743) 사이에 개재된 두개의 LDD(가볍게 도핑된 드레인) 영역들(750)을 포함한다. n-채널 TFT(741)는 게이트 절연막(746), 게이트 전극(747) 및 절연막으로 이루어진 보호막(748)을 추가로 포함한다.
게이트 전극(747)은 사이에 게이트 절연막(746)을 두고, 아일랜드형 반도체 막(745)의 채널 형성 영역(744)과 중첩한다. 게이트 절연막(746)은 게이트 전극(747)을 형성한 이후 형성되며, 아릴랜드형 반도체 막(745)은 게이트 절연막(746)을 형성한 이후 형성된다. 보호막(748)은 채널 형성 영역(744)을 사이에 두고, 게이트 절연막(746)과 중첩한다.
예로서, 채널 보호막(748)은 100nm의 두께를 갖는 실리콘 산화물 막을 에칭함으로써 형성될 수 있다. 본 실시예에서, 실리콘 산화물 막은 채널 보호막(748)으로서 플라즈마 CVD법에 의해 형성된다. 실리콘 산화물 막은 질소를 포함할 수 있지만, 질소 원자들의 수는 산소 원자들의 수 보다 작게 설정된다는 것을 주의하여야 한다.
레지스트로 이루어진 마스크를 사용하여, 아일랜드형 반도체 막(745)에 n-형
불순물을 도핑한 이후, 채널 보호막(748)이 형성되고, n-형불순물은 불순물 영역들(743) 및 LDD 영역들(750)이 개별적으로 형성될 수 있도록, 마스크로서, 채널 보호막(748)을 사용하여 아일랜드형 반도체 막(745)에 도핑된다.
비록, p-채널TFT(742)가 n-채널TFT(741)와 거의 동일한 구조를 갖지만, p-채널 TFT(742)의 아일랜드형 반도체 막(751)의 구조만이 다르다. 아일랜드형 반도체 막(751)은 LDD 영역을 포함하지 않지만, 두개의 불순물 영역들(752)과, 두개의 불 순물 영역들(752) 사이에 개재된 채널 형성 영역을 포함한다. 불순물 영역들(752)은 p-형 불순물로 도핑된다. 비록, 도 12c가 p-채널 TFT(742)가 LDD 영역을 갖지 않는 예를 보여주지만, 본 발명은 이 구조에 한정되지 않는다. p-채널 TFT(742)는 LDD 영역을 포함할 수 있다. 부가적으로, n-채널 TFT(741)는 반드시 LDD 영역을 포함하는 것은 아니다.
본 실시예는 실시 형태 및 제1 및 제2 실시예 중 적어도 하나와 자유롭게 조합될 수 있다.
제4 실시예
본 실시예에서는 큰 크기의 기판을 사용하여, ID 칩들 같은 복수의 반도체 디바이스들을 제조하는 방법을 설명한다.
집적 회로(401) 및 안테나(402)는 내열성 기판 위에 형성된다. 그후, 집적 회로(401) 및 안테나(402)는 양자 모두 내열성 기판으로부터 분리되어, 별도로 준비된 기판(403)에 도 13a에 도시된 바와 같이 접착제(404)로 부착된다. 비록, 도 13a는 집적 회로(401) 및 안테나(402)의 세트가 기판(403)에 부착되는 형태를 보여 주지만, 본 발명은 이 구조에 한정되지 않는다. 대안적으로, 서로 연결되어 있는 집적 회로(401)와 안테나(402)의 복수의 세트가 내열성 기판으로부터 분리되고, 동시에 기판(403)상에 부착될 수 있다.
도 13b에 도시된 바와 같이, 커버 재료(405)는 집적 회로(401) 및 안테나(402)가 사이에 개재되도록 기판(403)에 부착된다. 이때, 접착제(406)는 안테나(402)와 집적 회로(401)를 덮도록 기판(403) 위에 적용된다. 커버 재료(405)를 기판(403)에 부착함으로써, 도 13c에 도시된 바와 같은 상태가 얻어진다. 안테나(402) 및 집적 회로(401)의 위치들을 명백히 보여주기 위해, 도 13c는 집적 회로(401) 및 안테나(402)를 그들이 커버 재료(405)를 통해 보여지도록 예시하고 있다는 것을 주의하여야 한다.
도 13d에 도시된 바와 같이, 한 세트의 집적 회로(401) 및 안테나(402)는 다른 집적 회로들(401) 및 안테나들(402)의 세트들로부터 다이싱 또는 스크라이빙에 의해 분리되며, 그에 의해, ID 칩 또는 IC 카드(407)를 완성한다.
유리 기판을 사용하는 ID 칩은 IDG 칩(신분확인 유리 칩)이라 지칭될 수 있으며, 가요성 기판을 사용하는 ID 칩은 IDF(신분확인 가요성 칩)라 지칭될 수 있다.
본 실시예는 실시 형태 및 제1 내지 제3 실시예 중 적어도 하나와 자유롭게 조합될 수 있다.
제5 실시예
제5 실시예는 하나의 기판으로부터 복수의 집적 회로들을 분리할 때, 형성되는 홈의 형상을 설명한다. 도 14a는 홈(601)이 그 위에 형성되게 되는 기판(603)의 상면도이다. 도 14b는 도 14a로부터의 A-A'의 단면도이다.
집적 회로(602)는 기판(603)상에 형성된 분리층(604) 위에 형성된다. 홈(601)은 박막 집적 회로들(602) 사이에 형성되며, 분리층(604)을 노출시키기에 충분히 깊게 형성된다. 본 실시예에서, 복수의 박막 집적 회로들(602)은 완전하지 않지만, 홈(601)에 의해 부분적으로 격리되어 있다.
다음에, 도 14c 및 도 14d 각각은 에칭에 의해 분리층(604)을 제거하기 위해 도 14a 및 도 14b에 도시된 홈(601)내로 에칭 가스가 흐르는 형태를 보여 준다. 도 14c는 홈(601)이 그 위에 형성되는 기판(603)의 상면도에 대응한다. 도 14d는 도 14c의 A-A'의 단면도에 대응한다. 분리층(604)은 홈(601)으로부터 파선(605)으로 표시된 영역으로 에칭되는 것으로 가정한다. 복수의 박막 집적 회로들(602)은 완전하지 않으며, 홈(601)에 의해 부분적으로 격리되어 있고, 도 14c 및 도 14d에 도시된 바와 같이, 서로 부분적으로 연결되어 있다. 따라서, 분리층(604)의 에칭 이후 지지부가 소실될 때, 각 박막 집적 회로(402)가 이동하는 것을 방지할 수 있다.
도 14c 및 도 14d에 도시된 형태가 형성된 이후에, 집적 회로들(602)은 별도로 준비된, 접착제로 부착된 테이프, 기판 등을 사용함으로써 기판(603)으로부터 분리된다. 기판(603)으로부터 분리된 복수의 박막 집적 회로들(602)은 서로 단편화된 이후 또는 이전에, 별도로 준비된 다른 기판상에 부착된다.
본 실시예는 ID 칩같은 반도체 디바이스의 제조 방법의 예를 설명한다. 본 발명에 따른 ID 칩의 제조 방법은 본 실시예에 설명된 구조에 한정되지 않는다.
본 실시예는 실시 형태 및 제1 내지 제4 실시예 중 적어도 하나와 자유롭게 조합될 수 있다.
제6 실시예
본 발명의 ID 칩같은 반도체 디바이스가 가요성 기판을 사용하여 형성될 때, ID 칩은 가요성 또는 굴곡면을 가지는 대상물에 부착되기에 적합하다. 재기록될 수 없는 ROM 같은 메모리가 본 발명의 ID 칩내에 포함된 집적 회로의 내측에 형성될 때, ID 칩이 부착된 대상물들의 위조가 방지될 수 있다. 예로서, 그 상품 가치들이 생산 지역들 및 생산자들에 크게 의존하는 식품들에 본 발명의 ID 칩의 적용은 생산 지역들 및 생산자들을 저가로 미스라벨링하는 것을 억제하는데 유리하다.
구체적으로, 본 발명의 ID 칩은 소화물 태그들, 가격 태그들 및 명칭 태그들 같은 대상물들에 대한 정보를 가지는 태그들에 부착된 ID 칩으로서 사용될 수 있다. 또한, 본 발명의 ID 칩 자체가 이런 태그들로서 사용될 수 있다. 예로서, ID 칩은 가족 등록기들, 거주자 증명서들, 패스포트들, 자격증들, 신분 카드들, 맴버 카드들, 검사 증명서들, 신용 카드들, 캐쉬 카드들, 선불 카드들, 진료 카드들 및 회수권들 같은 사실들을 증명하기 위한 문서에 대응하는 증명서에 부착될 수 있다. 부가적으로, 예로서, ID 칩은 요금들, 수표들, 캐리지 노트들, 화물 증명서들, 웨어하우스 증명서들, 주식 증명서들, 계약 증명서들, 선물 증명서들 및 저당 문서들 같은 민법상의 소유 권한들을 나타내는 증명서들에 대응하는 포트폴리오들에 부착될 수 있다.
도 15a는 본 발명의 ID 칩(1302)이 부착된 수표(1301)의 예를 도시한다. 비록, ID 칩(1302)이 도 15a의 수표(1301)의 내측에 부착되어 있지만, 이는 수표의 표면상에 노출되어 제공될 수 있다. 유리 기판을 사용하는 경우에, 본 발명의 ID 칩은 가요성 수표(1301)에 부착되는 경우 응력에 의해 ID 칩이 파괴되지 않는 유리한 효과를 갖는다.
도 15b는 본 발명의 ID 칩(1303)이 부착된 패스포트(1304)의 예를 도시한다. 비록, ID 칩(1303)이 도 15에서 패스포트(1304)의 전면 페이지에 부착되어 있으나, 이는 패스포트의 다른 페이지에 부착될 수 있다. 유리 기판을 사용하는 경우에 본 발명의 ID 칩은 가요성 패스포트(1304)에 부착되는 경우, 응력에 의해 ID 칩이 파괴되지 않는 유리한 효과를 갖는다.
도 15c는 본 발명의 ID 칩이 부착된 선물 증명서(1306)의 예를 도시한다. ID 칩(1305)은 선물 증명서(1306)의 내측 또는 노출된 그 표면 중 어느 한쪽에 부착될 수 있다. 유리 기판을 사용하는 경우에 본 발명의 ID 칩은 가요성 선물 증명서(1306)에 부착되는 경우 응력에 의해 ID 칩이 파괴되지 않는 유리한 효과를 갖는다.
TFT들을 구비한 집적 회로를 사용하는 ID 칩은 저가이며 얇고, 그러므로, 본 발명의 ID 칩은 소비자들이 결국 폐기하게 되는 ID 칩들에 적합하다. 특히, ID 칩이 수엔 내지 수십 엔 단위의 가격차가 판매들에 현저한 영향을 주는 상품들에 적용될 때, 본 발명의 저가의 얇은 ID 칩을 구비한 팩킹 재료는 매우 유리하다. 팩킹 재료는 대상물을 감싸도록 성형되어 있거나 성형될 수 있는 플라스틱 랩, 플라스틱 병, 트레이 및 캡슐 같은 지지매체와 등가이다.
본 발명의 ID 칩(1307)이 부착되어 있는 팩킹 재료(1308)에 의한 판매를 위한 박스포장 식품(1309)의 팩킹 상태가 도 16a에 도시되어 있다. ID 칩(1307)내에 상품의 가격 등을 저장함으로써, 박스포장 식품(1309)의 가격이 판독기/기록기의 기능들을 갖는 등록기에 의해 계산될 수 있다. 또한, 상품들의 재고목록 또는 유효 일자들의 관리가 쉽게 이루어질 수 있다.
예로서, 본 발명의 ID 칩은 상품의 분배 과정이 관리되도록 상품 라벨에 부 착될 수 있다.
도 16b에 도시된 바와 같이, 본 발명의 ID 칩(1311)은 그 후면에 점착성을 가지는 상품 라벨(1310) 같은 지지매체에 부착된다. ID 칩(1311)이 부착된 라벨(1310)은 상품(1312)에 페이스팅된다. 상품(1312)에 대한 신분확인 정보는 라벨(1310)에 부착된 ID 칩(1311)으로부터 무선 판독될 수 있다. 따라서, 상품의 분배 프로세스의 관리가 ID 칩(1311)에 의해 보다 용이해진다. 유리 기판을 사용하는 경우에, 본 발명의 ID 칩은 가요성 라벨(1310)에 부착되는 경우, 응력에 의해 ID 칩이 파괴되지 않는 유리한 효과를 갖는다. 따라서, 본 발명의 ID 칩을 사용하는 라벨(1310)은 곡면을 가지는 대상물상에 부착되기에 적합하다.
ID 칩(1311)에 포함된 직접회로의 메모리로서, 내부에 정보를 기록할 수 있는 불휘발성 메모리를 사용하는 경우에, 상품(1312)의 분배 과정의 정보가 저장될 수 있다. 상품들의 생산 스테이지의 프로세서의 저장된 정보는 도매자들, 소매자들 및 소비자들이 생산 지역들, 생산자들, 제조 일자들, 가공 방법들 등에 대한 정보를 쉽게 알 수 있게 한다.
본 실시예는 실시 형태 및 제1 내지 제5 실시예들 중 적어도 하나와 자유롭게 조합될 수 있다.
본 출원은 그 전문이 본 명세서에 참조로 통합되어 있는 2004년 3월 12일자로 일본 특허청에 출원된 일본 우선권 출원 제2004-070788호에 기초한다.

Claims (14)

  1. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비한 안테나; 및
    상기 도전성 배선 위의 절연막을 포함하고,
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되며,
    연자성 재료(soft magnetic material)의 미세 입자들이 상기 절연막에 포함되는, 반도체 디바이스.
  2. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비한 안테나; 및
    상기 도전성 배선 위의 수지막을 포함하고,
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 수지막내에 포함되는, 반도체 디바이스.
  3. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 가지는 안테나;
    상기 박막 트랜지스터와 상기 도전성 배선을 덮는 제1 절연막; 및
    상기 도전성 배선을 덮는 제1 절연막 위의 제2 절연막을 포함하고,
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 제2 절연막내에 포함되는, 반도체 디바이스.
  4. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비하는 안테나;
    상기 박막 트랜지스터와 상기 도전성 배선을 덮는 절연막; 및
    상기 도전성 배선을 덮는 상기 절연막 위의 수지막을 포함하고,
    상기 집적 회로와 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 수지막내에 포함되는, 반도체 디바이스.
  5. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비한 안테나;
    상기 박막 트랜지스터를 덮는 제1 절연막;
    상기 제1 절연막 위의 제2 절연막;
    상기 제2 절연막 위의 상기 도전성 배선; 및
    상기 도전성 배선을 덮는 제3 절연막을 포함하고,
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 제2 절연막 및 상기 제3 절연막내에 포함되는, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    기판;
    박막 트렌지스터를 포함하는 집적 회로;
    도전성 배선을 가지는 안테나;
    상기 박막 트랜지스터를 덮는 제1 절연막;
    상기 제1 절연막을 덮는 제2 절연막;
    상기 제2 절연막을 덮는 상기 도전성 배선;
    상기 도전성 배선 위의 제3 절연막; 및
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 제2 절연막 및 상기 제4 절연막내에 포함되는, 반도체 디바이스.
  7. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비한 안테나;
    적어도 상기 도전성 배선을 덮는 제1 절연막; 및
    상기 제1 절연막과 상기 박막 트랜지스터를 덮는 제2 절연막을 포함하고,
    상기 집적 회로 및 상기 안테나는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    상기 도전성 배선은 상기 박막 트랜지스터의 게이트 전극과 동일한 재료로 형성되며, 동일층상에 형성되고,
    연자성 재료의 미세 입자들이 상기 제1 절연막내에 포함되는, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 구비한 안테나; 및
    적어도 상기 도전성 배선의 측부와 접촉하는 절연막을 포함하고,
    상기 안테나와 상기 집적 회로는 서로 전기적으로 접속되도록 상기 기판 위에 형성되고,
    연자성 재료의 미세 입자들이 상기 절연막내에 포함되는, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    박막 트랜지스터를 포함하는 집적 회로;
    도전성 배선을 갖는 안테나; 및
    적어도 상기 도전성 배선의 측부와 접촉하는 수지막을 포함하고,
    상기 안테나 및 상기 집적 회로는 서로 전기적으로 접속되도록 기판 위에 형성되며,
    연자성 재료의 미세 입자들이 상기 수지막내에 포함되는, 반도체 디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 안테나 및 상기 집적 회로는 가요성 기판 위에 형성되는, 반도체 디바이스.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 도전성 배선은 전해법, 비전해 도금법, 인쇄법 또는 액적 배출법에 의해 형성되는, 반도체 디바이스.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 도전성 배선은 제1 도전체 및 상기 제1 도전체를 덮는 제2 도전체를 포함하는, 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 제2 도전체는 전해도금법, 비전해 도금법 또는 액적 배출법에 의해 형성되는, 반도체 디바이스.
  14. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 연자성 재료는 Fe; Co; Ni; Fe, Co 및 Ni 중 적어도 하나를 포함하는 합금; 3Y2O3
    Figure 112006073692861-PCT00004
    5Fe2O3(YIG); Fe2O3; Fe-Si-Al 합금; Fe-Cr 합금; FeP 합금; Ni 또는 Ni-Fe 합금에 Mo, Cu, Cr 및 Nb 중 적어도 하나가 추가되어 있는 퍼멀로이; 또는 연성 페라이트인, 반도체 디바이스.
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