KR101098777B1 - Ｉｄ 칩 및 ｉｃ 카드 - Google Patents

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Abstract

본 발명은 집적 회로의 기계적 강도가 회로 스케일의 억제없이 강화될 수 있는 ID 칩 또는 IC 카드를 제공한다. 본 발명의 ID 칩 또는 IC 카드는 TFT(박막 트랜지스터)가 절연된 박막 트랜지스터막으로 형성되는 집적 회로를 가진다. 게다가, 본 발명의 ID 칩 또는 IC 카드는 광전 변환을 수행하는 층에 대하여 비단결정 막을 각각 사용하는 발광 소자 및 수광 소자를 가진다. 이러한 발광 소자 또는 수광 소자는 집적 회로에 (일체형으로) 연속적으로 형성될 수 있거나 또는 집적 회로부터 분리되어 형성되고, 집적 회로에 부착될 수 있다.
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집적 회로, 광전 변환, 수광 소자, IC 카드, 반도체 장치

Description

ＩＤ 칩 및 ＩＣ 카드{ID chip and IC card}
본 발명은 광통신을 사용하는 ID 칩 및 IC 카드에 관한 것이다.
식별정보와 같은 데이터를 전송 및 수신할 수 있는 ID 칩 또는 IC 카드는 다양한 영역들에서 무선으로 실시되며, 이러한 카드 시장의 팽창은 새로운 모드의 통신 정보 단말로서 예상된다. ID 칩은 무선 태그, RFID(무선 주파수 식별) 태그 또는 IC 태그라 칭한다. 일반적으로, 반도체 기판을 사용하여 형성된 집적 회로(IC 칩) 및 안테나를 가진 ID 칩 또는 IC 카드는 현재 실제로 사용되고 있다.
집적 회로를 형성하기 위하여 사용되는 반도체 기판은 융통성이 빈약하며 이의 기계적 강도 역시 낮다. 기계적 강도는 집적 회로 그 자체의 영역을 감소시킴으로서 어느 정도 개선될 수 있다. 그러나, 이러한 경우에, 회로 스케일을 보호하는 것이 곤란하며, ID 칩 또는 IC 카드의 응용은 용이하지 않다. 따라서, 집적 회로의 회로 스케일이 중요하게 고려될때 집적 회로의 영역이 랜덤하게 감소되며 이에 따라 기계적 강도의 강화가 제한되는 것은 바람직하지 않다.
본 발명은 앞서 기술된 문제들을 고려하여 발명되었다. 본 발명의 목적은 집적 회로의 기계적 강도가 회로 스케일을 억제하지 않고 강화될 수 있는 ID 칩 또는 IC 카드를 제공하는데 있다.
본 발명의 ID 칩 또는 IC 카드는 TFT(박막 트랜지스터)가 절연된 얇은 반도체 막으로 형성되는 집적 회로를 가진다. 게다가, 본 발명의 ID 칩 또는 IC 카드는 광전 변환을 수행하는 층에 대하여 비단결정 박막을 사용하는 발광 소자 및 수광 소자를 가진다. 이러한 발광 소자 또는 수광 소자는 집적 회로로(집적 회로와 일체형으로) 연속적으로 형성될 수 있거나 또는 집적 회로로부터 분리되어 또는 집적 회로에 부착되어 형성될 수 있다.
집적 회로, 발광 소자 및 수광 소자는 기판상에 직접 형성될 수 있거나 또는 기판으로부터 분리되어 형성될 수 있고, 개별적으로 준비되는 다른 기판에 부착되어 형성될 수 있다는 것에 유의해야 한다.
수광 소자는 판독기/기록기로부터 전송된 제 1 신호를 전기 신호(제 1 전기 신호)로 변환하여 제 1 전기 신호를 집적 회로에 전송할 수 있다. 집적 회로는 수광 소자로부터 전송된 제 1 전기 신호에 따라 동작한다. 특히, 집적 회로는 판독기/기록기에 전송될 제 2 전기 신호를 생성하여 이를 발광 소자에 전송할 수 있다. 발광 소자는 집적 회로로부터 전송된 제 2 전기 신호를 제 2 광신호로 변환하여 제 2 광학 신호를 판독기/기록기에 전송할 수 있다.
본 발명의 ID 칩 또는 IC 카드는 안테나 뿐만아니라 집적 회로, 발광 소자 및 수광 소자를 가진 모드를 채택할 수 있다. 안테나가 장착된 본 발명의 칩은 무선 주파수 칩이라 불린다. 집적 회로는 안테나에 의하여 생성된 교류 전압으로부터 전원 공급 전압을 생성할 수 있다. 안테나는 집적 회로와 동일한 기판상에 형성될 수 있거나 또는 집적 회로와 분리되어 형성될 수 있으며 집적 회로에 전기적으로 접속될 수 있다는 것에 유의해야 한다. 만일 본 발명의 ID 칩 또는 IC 카드가 안테나를 가지지 않으면, 집적 회로는 안테나와 전기적으로 접속하는 접속 단자를 가진다.
선택적으로, 본 발명의 ID 칩 또는 IC 카드는 안테나 대신에 배터리를 가질 수 있다.
게다가, 본 발명의 ID 칩, IC 카드 또는 무선 주파수 칩은 반도체 칩이라 불린다.
기판에 집적 회로의 부착은 예컨대 다음과 같이 다양한 종류의 방법들에 따라 수행될 수 있으며, 금속 산화물막은 고내열성 기판 및 집적 회로사이에 형성되며, 금속 산화물막은 집적 회로를 결정화되고 집적 회로를 분리하도록 약화되어 집적 회로를 대상물에 부착하며; 분리층은 고내열성 기판 및 집적 회로사이에 제공되며, 분리층은 레이저 조사에 의하여 또는 집적 회로를 분리하는 에칭에 의하여 제거되어 대상물에 집적 회로를 부착하며; 집적 회로가 형성되는 고내열성 기판은 기계적으로 제거되거나 또는 집적 회로를 분리하는 용액 또는 가스를 사용하여 에칭함으로서 분리되어 대상물에 집적 회로를 부착한다.
분리되어 형성되는 집적 회로들은 회로 또는 메모리 용량의 스케일이 증가될 수 있도록 집적 회로들을 적층하기 위하여 서로 부착될 수 있다. 각각의 집적 회로들이 반도체 기판을 사용하여 제조된 ID 칩과 비교하여 드라마틱하게 두께가 얇아지기 때문에, ID 칩의 기계적 강도는 다수의 집적 회로들이 적층될때 어느 정도까지 유지될 수 있다. 적층된 집적 회로들은 플립 칩 방법, TAB(테이프 자동화 본딩) 방법 또는 와이어 본딩 방법과 같은 공지된 접속 방법을 사용함으로서 서로 접속될 수 있다.
TFT는 집적 회로내에서 사용되며, 비단결정 박막은 발광 소자 및 수광 소자에서 광전 변환을 수행하는 층을 위하여 사용되며, 이에 따라 ID 칩이 드라마틱하게 얇아진다. 집적 회로, 발광 소자 및 수광 소자가 반도체 기판을 필요로하지 않기 때문에, 가요성 기판이 사용될 수 있다. 따라서, 높은 기계적 강도는 반도체 기판을 사용하는 집적 회로와 다르게 영역을 감소시키지 않고 획득될 수 있다. 따라서, 집적 회로의 기계적 강도는 회로 스케일을 억제하지 않고 강화될 수 있으며, ID 칩 또는 IC 카드의 응용 범위가 확대될 수 있다.
게다가, 본 발명에 따르면, 집적 회로가 전기-절연 TFT를 사용하여 형성되기 때문에, 와류 다이오드는 반도체 기판위에 형성된 트랜지스터와 다르게 집적 회로 및 기판사이에 형성되기가 곤란하다. 따라서, 거의 열화 또는 항복을 유발하지 않는, 소스 영역 또는 드레인 영역에 공급된 교류 신호의 전위로 인하여 드레인 영역을 통해 대량의 전류가 흐르지 않는다. 본 발명은 반도체 기판을 사용하여 형성된 집적 회로와 비교하여 무선파들이 거의 차단되지 않고 이에 따라 무선파들의 차단으로 인한 신호의 감쇄가 방지될 수 있는 유리한 효과를 포함한다.
집적 회로, 발광 소자 및 수광 소자가 일체형으로 형성될때, 발광 소자 또는 수광 소자와 집적 회로를 접속하는 와이어링은 집적 회로와 일체형으로 형성될 수 있다. 더욱이, 만일 발광 소자 또는 수광 소자가 집적 회로에 부착되면, 집적 회로, 발광 소자 및 수광 소자는 일체형으로 용이하게 형성될 수 있으며, 왜냐하면 발광 소자 및 수광 소자가 박막들을 사용하여 형성되기 때문이다. 따라서, 양 경우에, 접속 실폐의 발생은 ID 칩 또는 IC 카드를 형성할 때 억제될 수 있다. 게다가, 만일 가요성 기판이 사용되면, 기판상의 응력에 의하여 유발되는 접속 실폐가 억제될 수 있으며, 이는 신뢰성을 강화할 수 있다.
본 발명에 따르면, 신호의 전송/수신은 광통신을 위하여 수행되며, 전원 공급 전압은 무선파들에 의하여 공급된다. 따라서, 높은 전원 공급 전압이 신호의 전송/수신을 수행하는 경우 그리고 광신호만이 사용될 때 전원 공급 전압을 공급하는 경우와 비교하여 집적 회로에 공급될 수 있는 것이 가능하다. 따라서, 통신 범위는 확장될 수 있으며, 전원 공급 전압으로 인하여 집적 회로의 설계시 제약은 감소될 수 있다.
더욱이, 통신 영역은 신호의 전송/수신을 수행하는 경우 그리고 단지 무선파만이 사용될 때 전원 공급 전압을 공급하는 경우와 비교하여 더 용이하게 제한될 수 있다. 따라서, 중첩된 통신영역들 및 간섭된 신호들은 다른 통신장치와 동일한 주파수 대역을 가진 무선파들에 의하여 수행된다. 그리고, 광신호들을 사용함으로서, 고속 통신 속도가 보장될 수 있으며, 대용량 데이터를 포함하는 신호가 전송 및 수신될 수 있다. 더욱이, 신호들의 전송/수신이 광신호들을 사용하는 경우에 전파법을 따르기 때문에, 통신범위는 전원 공급 전압이 확실하게 공급되는한 연장될 될 수 있다.
도 1A 및 도 1B는 본 발명의 일 특징에 따른 ID 칩의 사시도 및 블록도.
도 2A 및 도 2B는 본 발명의 일 특징에 따른 IC 카드의 외형 및 내부 구조를 도시한 도면.
도 3은 본 발명의 일 특징에 따른 IC 카드의 기능을 도시한 블록도.
도 4A 및 도 4B는 태양전지를 사용하여 IC 카드의 외형 및 집적 회로에 전원 공급 전압을 발생하는 부분을 각각 도시한 블록도.
도 5A 내지 도 5D는 본 발명의 일 특징에 따른 ID 칩의 제조 방법을 각각 도시한 도면.
도 6A 내지 도 6C는 본 발명의 일 특징에 따른 ID 칩의 제조방법을 각각 도시한 도면.
도 7A 내지 도 7C는 본 발명의 일 특징에 따른 ID 칩의 제조 방법을 각각 도시한 도면.
도 8A 및 도 8B는 본 발명의 일 특징에 따른 ID 칩의 제조 방법을 각각 도시한 도면.
도 9A 내지 도 9C는 본 발명의 일 특징에 따른 ID 칩의 제조 방법을 각각 도시한 도면.
도 10은 본 발명의 일 특징에 따른 ID 칩의 단면도.
도 11A 및 도 11B는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 단면도.
도 12A 및 도 12B는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 단면도.
도 13A 및 도 13B는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 단면도.
도 14A 내지 도 14C는 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 발광 소자의 단면도.
도 15A 내지 도 15C는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 발광 소자의 단면도.
도 16A 내지 도 16C는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드의 단면도.
도 17A 내지 도 17D는 각각 본 발명의 일 특징에 따른 ID 칩 또는 IC 카드로서 각각 사용될 수 있는, 큰 기판으로부터 다수의 집적 회로를 제조하기 위한 방법을 도시한 도면.
도 18A 내지 도 18D는 각각 하나의 기판상에 형성된 다수의 집적 회로가 분리될때 형성될 홈의 형상을 도시한 도면.
도 19A 내지 도 19C는 각각 본 발명의 일 특징에 따른 ID 칩을 사용하는 방법을 기술한 도면.
도 20A 및 도 20B는 각각 본 발명의 일 특징에 따른 ID 칩을 사용하는 방법을 기술한 도면.
본 발명에 따른 실시예 모드들은 이후에 첨부 도면들을 참조로하여 기술될 것이다. 본 발명은 여러 다른 모드들로 수행될 수 있으며, 여기에 기술된 모드들 및 세부사항들이 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 방식으로 수정될 수 있다는 것을 당업자는 용이하게 이해된다. 본 발명은 이하에 기술된 실시예 모드들의 설명으로 제한되는 것으로 해석되지 않아야 한다는 것에 유의해야 한다.
본 발명에 따른 ID 칩의 구조는 도 1A 및 도 1B를 참조로하여 설명될 것이다. 도 1A는 본 발명에 따른 ID 칩의 한 모드에 대한 사시도이다. 도면부호 100은 집적 회로를 표시하며, 도면부호 101는 수광 소자를 표시하며, 도면부호 102는 발광 소자를 표시하며, 도면부호 103는 안테나를 표시한다. 수광 소자(101), 발광 소자(102) 및 안테나(103)는 모두 집적 회로(100)에 전기적으로 접속된다. 집적 회로(100), 수광 소자(101), 발광 소자(102) 및 안테나(103)는 기판(104)상에 형성된다. 커버 재료(105)는 기판(104)과 중첩되며 이들 사이에 집적 회로(100), 수광 소자(101), 발광 소자(102) 및 안테나(103)가 삽입된다.
도 1A에서, 안테나(103)는 집적 회로(100)외에 기판(104) 및 커버 재료(105)사이에 삽입된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 예컨대, 안테나(103)는 커버 재료(105)와 관련하여 기판(104)과 반대 측면상에 형성될 수 있다. 개방 부분은 커버 재료(105)에 형성될 수 있으며, 집적 회로(100)는 개방 부분을 통해 안테나(103)에 전기적으로 접속될 수 있다.
본 발명의 ID 칩은 반드시 안테나(103)를 가지지 않는다. 만일 안테나(103)가 ID 칩내에 포함되지 않으면, 안테나(103)를 전기적으로 접속하는 접속 단자가 ID 칩을 위하여 제공된다.
도 1A는 커버 재료(105)를 사용함으로서 ID 칩의 기계적 강도를 강화하는 예를 도시한다. 그러나, 본 발명의 ID 칩은 반드시 커버 재료(105)를 가지지 않는다. 예컨대, 집적 회로(100), 수광 소자(101), 발광 소자(102) 및 안테나(103)는 수지 등으로 커버될 수 있으며, 이에 따라 ID 칩의 기계적 강도가 강화된다.
도 1B는 도 1A에 도시된 본 발명의 ID 칩의 기능 구조를 도시한 블록도이다.
집적 회로(100)는 안테나(103)에서 생성된 교류 전압을 정류하는 정류 회로(110), 및 정류된 전압으로부터 직류 전원 공급 전압을 생성하는 전력 공급 회로(111)를 포함한다. 도 1B의 도면부호 118는 안테나(103)의 반대 단자들에 접속된 커패시터에 대응한다. 전력 공급 회로(111)에 생성된 전원 공급 전압은 집적 회로(100)의 다양한 회로들에 공급된다.
게다가, 집적 회로(100)는 수광 소자(101)로부터 전송된 전기 신호를 복조하는 복조 회로(112), 복조 회로(112)에서 복조된 전기 신호를 사용함으로서 다양한 산술 연산들을 수행하는 논리 회로(113), 프로그램을 포함하는 다양한 데이터를 저장하는 메모리(114), 및 데이터를 기록 또는 판독하는 논리 회로(113)로부터의 신 호에 따라 메모리(114)의 어드레스를 특정하는 메모리 제어회로(115)를 포함한다. 더욱이, 논리 회로(113)는 메모리(114)에 저장된 다양한 산술 연산들 또는 데이터를 사용함으로서 판독기/기록기에 전송될 전기 신호를 생성할 수 있다. 선택적으로, 논리 회로(113)에서 생성된 전기 신호는 그것이 발광 소자(102)에 전송되기전에 증폭기(117)에서 증폭될 수 있다.
도 1B는 하나의 논리 회로(113)를 가진 집적 회로(100)의 예를 도시하나, 본 발명은 이러한 구조에 제한되지 않는다. 다수의 논리 회로들(113)은 논리 회로(113)에서 수행되는 산술 연산들의 내용에 따라 제공될 수 있다. 더욱이, 수광 소자(101)에서 광신호로부터 변환된 전기 신호는 복조 회로(112)에서 복조되기 전에 증폭기(116)에서 증폭될 수 있다. 선택적으로, 논리 회로(113)에서 발생된 전기 신호는 수광 소자(102)에 전송되기 전에 증폭기(117)에서 증폭될 수 있다.
하나의 메모리(114)는 반드시 사용되지 않으며, 다수의 메모리들은 사용될 수 있다. DRAM, SRAM, 플래시 메모리, ROM 또는 FRAM(등록상표)와 같은 다양한 반도체 메모리들이 사용될 수 있다. 메모리(114)는 산술 연산시에 동작영역으로서 사용될 수 있다.
도 1B에서, 교류 전압을 생성할 수 있는 발진회로, 및 논리 회로(113)에서 생성된 전기 신호에 따라 발진회로에서 생성된 교류 전압을 변조하는 변조회로가 포함될 수 있다. 이러한 경우에, 발광 소자(102)는 변조된 교류 전압을 광신호로 변환할 수 있으며, 광신호는 판독기/기록기에 전송될 수 있다.
전원 공급 전압을 공급하기 위하여 무선파들을 전송하는 방법은 도 1A 및 도 1B에 도시된 전자기 결합 방법에 제한되지 않는다. 전자기 유도 방법, 마이크로파 방법 및 다른 전송 방법들이 사용될 수 있다.
절연된 TFT는 집적 회로(100)를 위하여 사용된다. 다양한 종류의 반도체 소자들은 집적 회로(100)에서 사용된 반도체 소자로서 TFT에 제한되지 않고 사용될 수 있다. TFT외에, 예컨대 메모리 소자, 다이오드, 광전 변환 소자, 저항기 소자, 코일, 커패시터 소자, 인덕터 등이 전형적으로 사용될 것이다.
본 발명에 따른 IC 카드의 구조는 도 2A, 도 2B 및 도 3을 참조로하여 기술될 것이다. 도 2A는 본 발명에 따른 IC 카드의 외형을 도시한다. 도면부호 201는 카드 몸체를 표시하며, 도면부호 202는 카드 몸체(201)에 설치된 디스플레이 장치(207)의 화소 부분을 표시하며, 도면부호 203는 수광 소자를 표시하며, 도면부호 204는 발광 소자를 표시한다.
도 2B는 도 2A에 도시된 카드 몸체에 포함된 기판(205)의 구성을 도시한다. 얇은 반도체 막을 사용함으로서 형성된 집적 회로(206), 수광 소자(203), 발광 소자(204), 디스플레이 장치(207) 및 안테나(208)는 기판(205)상에 형성된다.
도 2B는 안테나(208)가 집적 회로(206), 수광 소자(203) 및 발광 소자(204)와 함께 형성되는 예를 도시하나, 본 발명의 IC 카드는 이러한 구성에 제한되지 않는다. 집적 회로(206)로부터 개별적으로 준비되는 안테나는 집적 회로(206)에 전기적으로 접속될 수 있다. 이러한 경우에, 예컨대 코일에 구리 와이어 등을 감고 이를 두개의 플라스틱막들사이에 삽입함으로서 형성된 재료는 안테나로서 사용될 수 있으며, 두개의 플라스틱 막의 각각은 약 100μm의 두께를 가진다.
단지 하나의 안테나(208)는 도 2B의 하나의 IC 카드를 위하여 사용되나, 다수의 안테나(208)가 사용될 수 있다.
도 2A 및 도 2B는 각각 디스플레이 장치(207)를 가진 IC 카드의 구조를 도시하나, 본 발명은 이러한 구조에 제한되지 않고 디스플레이 장치는 반드시 제공되지 않는다. 그러나, 디스플레이 장치가 제공되며, 디스플레이 장치에 인간 얼굴의 사진에 대한 데이터를 디스플레이하고 인쇄 방법을 사용하는 경우와 비교하여 인간의 얼굴의 사진의 교체를 더 곤란하게 하는 것이 가능하다. 더욱이, 인간 얼굴의 사진과 다른 정보는 디스플레이될 수 있으며, 고기능 IC 카드가 획득될 수 있다.
도 3은 도 2B에 도시된 본 발명의 IC 카드의 기능 구성을 도시한 블록도이다.
집적 회로(206)는 도 1B에 도시된 ID 칩과 같이 정류 회로(210) 및 전력 공급 회로(211)를 포함한다. 도면부호 221는 안테나(208)의 대향 단자들 사이에 접속된 커패시터에 대응한다. 집적 회로(206)는 복조 회로(212), 논리 회로(213), 메모리(214) 및 메모리 제어회로(215)를 포함한다. 게다가, 집적 회로(206)는 전기 신호가 복조 회로(212)에서 복조되기전에 전기 신호를 증폭하는 증폭기(216), 및 전기 신호가 발광 소자(204)에 전송되기전에 전기 신호를 증폭하는 증폭기(217)를 포함할 수 있다. 집적 회로(206)에 포함된 다양한 회로들의 특정 구조들 및 동작들은 도 1B의 설명을 참조한다.
도 3에서, 도 2B에 도시된 본 발명의 IC 카드와 관련하여, 집적 회로(206)는 디스플레이 장치(207)에 전송될 다양한 신호들을 생성하는 제어회로(218)를 포함한 다. 제어회로(218)에서 생성된 신호는 신호라인 구동기 회로(219) 및 디스플레이 장치(207)의 스캐닝 라인 구동기 회로(220)에 전송된다. 화소 부분(202)의 동작은 신호라인 구동기 회로(219) 및 스캐닝 라인 구동기 회로(220)에 의하여 제어되며, 이미지는 화소 부분(202)상에 디스플레이될 수 있다.
도 3에 도시된 IC 카드는 교류 전압을 생성할 수 있는 발진회로, 및 논리 회로(213)에서 생성된 전기 신호에 따라 발진회로에서 생성된 교류 전압을 변조시키는 변조회로를 포함할 수 있다. 이러한 경우에, 발광 소자(204)는 변조된 교류 전압을 광신호로 변환하며, 전기 신호를 판독기/기록기에 전송할 수 있다.
전원 공급 전압을 공급하기 위하여 무선파들을 전송하는 방법은 도 2B 및 도 3에 도시된 전자기 결합 방법에 제한되지 않는다. 전자기 유도 방법, 마이크로파 방법 및 다른 전송 방법들이 사용될 수 있다.
절연된 TFT는 집적 회로(206)를 위하여 사용된다. 다양한 종류의 반도체 소자들은 집적 회로(206)에서 사용된 반도체 소자로서 TFT에 제한되지 않고 사용될 수 있다. TFT외에, 예컨대, 메모리 소자, 다이오드, 광전 변환 소자, 저항기 소자, 코일, 커패시터 소자, 인덕터 등이 전형적으로 사용될 수 있다.
도 1A, 도 1B, 도 2A, 도 2B 및 도 3에 도시된 ID 칩들 또는 IC 카드들에서, 전원 공급 전압은 무선파에 의하여 공급되나, 본 발명은 이러한 구조에 제한되지 않는다. 전원 공급 전압은 안테나 대신에 배터리를 사용함으로서 집적 회로에 공급될 수 있다. 집적 회로에서 전원 공급 전압을 생성하는 일부분만이 도 4A의 블록도에 도시된다. 도 4A에서, 도면부호 301는 배터리를 표시하며, 도면부호 302는 전력 공급 회로를 표시한다. 전력 공급 회로는 배터리(301)로부터 공급된 전원 공급 전압을 사용하여 다양한 회로들에 필요한 값(높이)을 가진 전원 공급 전압을 생성할 수 있다. 화학전지, 광전지 등이 배터리(301)로서 사용될 수 있다는 것에 유의해야 한다.
도 4B는 광전지들의 종류인 태양전지(303)를 사용하는 IC 카드의 외관을 도시한다. IC 카드는 배터리를 교체하거나 배터리를 충전하는 대신에 태양전지(303)를 사용하여 사용될 수 있다. 전원 공급 전압을 지원하는 배터리는 안테나외에 ID 칩 또는 IC 카드를 위하여 사용될 수 있다.
본 발명의 ID 칩의 특정 제조방법이 기술될 것이다. 이러한 실시예 모드에서, 수광 소자로서 사용되는 절연된 TFT 및 광다이오드는 반도체 소자들의 예로서 도시된다. 그러나, 집적 회로에서 사용되는 반도체 소자는 이들 예들에 제한되지 않으며, 다양한 회로 소자들이 사용될 수 있다.
도 5A에 도시된 바와같이, 분리층(501)은 스퍼터링 방법에 의하여 내열성 기판(제 1기판)(500)상에 형성된다. 예컨대, 바륨 붕소 실리케이트 유리 및 알리미노 붕소 실리케이트 유리와 같은 유리 기판, 석영 기판, 세라믹 기판 등은 제 1기판(500)을 위하여 사용될 수 있다. 더욱이, 절연막이 형성되는 반도체 기판 또는 스테인레스(SUS) 기판을 포함하는 금속 기판이 사용될 수 있다. 플라스틱과 같이 가요성을 가진 합성 수지로 형성된 기판은 허용가능 온도 제한치가 앞서 기술된 기판보다 낮으나 제조단계들에서 처리온도에 저항할 수 있는한 사용될 수 있는 경향을 가진다.
비결정성 실리콘막, 다결정 실리콘막, 단결정 실리콘막, 주로 실리콘을 포함하는 마이크로 결정 실리콘막(반비결정성 실리콘 막을 포함함)이 분리 층(501)을 위하여 사용될 수 있다. 분리층(501)은 스퍼터링 방법, 저압 CVD 방법,플라즈마 CVD 방법 등에 의하여 형성될 수 있다. 이러한 실시예 모드에서, 약 50nm 두께의 비결정성비결정성은 저압 CVD 방법에 의하여 형성되고 분리층(501)으로서 사용될 수 있다. 분리층(501)은 실리콘에 제한되지 않으며, 에칭에 의하여 선택적으로 제거될 수 있는 재료가 사용될 수 있다. 분리층(501)의 두께는 바람직하게 50nm 내지 60nm이다. 반비결정성 실리콘의 두께는 30nm 내지 50nm일 수 있다.
기본막(520)은 분리층(501)위에 형성된다. 기본막(502)은 제 1기판(500)에 포함된 알칼리 토류금속 또는 Na와 같은 알칼리 금속이 반도체막내로 확산되는 것을 방지하거나 또는 TFT와 같은 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위하여 제공된다. 더욱이, 기본라인(502)은 반도체 소자를 분리하는 이후 단계에서 반도체 소자를 보호하는 기능을 가진다. 기본라인(502)은 단일층 또는 다수의 적층 절연막들을 가질 수 있다. 따라서, 기본막(502)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질화물 산화물과 같은 절연막을 사용하여 형성되며, 이 절연막은 알칼리 금속 또는 알칼리 토류금속이 반도체막내로 확산되는 것을 방지할 수 있다.
이러한 실시예 모드에서, 100nm 두께의 SiON 막, 50nm 두께의 SiNO 막, 및 100nm 두께의 SiON 막은 기본막(502)을 형성하기 위하여 순차적으로 형성될 수 있으며, 각 막의 재료, 두께 및 수는 이에 제한되지 않는다. 예컨대, 하부층의 SiON 막 대신에, 0.5μm 내지 3μm 막 두께의 실록산 수지는 스핀 코팅 방법, 슬릿 코팅 방법, 드롭렛 방전 방법, 인쇄 방법 등에 의하여 형성될 수 있다. 중간층의 SiNO 막 대신에, 실리콘 질화물 막(SiNx 또는 Si3N4)이 형성될 수 있다. 상부층의 SiNO 막 대신에, SiO2 막이 사용될 수 있다. 더욱이, 각각의 막의 두께는 바람직하게 0.05μm 내지 3μm이며, 0.05μm 내지 3μm의 범위로부터 자유롭게 선택될 수 있다.
선택적으로, 분리층(501)에 근접한 기본막(502)의 하부층은 SiON 막 또는 SiO2 막으로 형성될 수 있으며, 중간층은 실록산 수지로 형성될 수 있으며, 상부층은 SiO2 막으로 형성될 수 있다.
드롭렛 방전 방법은 잉크 주입방법을 포함하는 분배 홀로부터 미리 결정된 조성물을 포함하는 드롭렛을 방전시킴으로서 미리 결정된 패턴을 형성하는 방법이다. 인쇄방법은 스크린-인쇄 방법, 오프셋 인쇄방법 등을 포함한다.
실리콘 산화물 막은 열적 CVD 방법, 플라즈마 CVD 방법, 분위기 압력 CVD 방법, SiH4/O2, TEOS(테트라에폭시실란)/O2 등의 혼합 가스를 사용하는 바이어스 ECRCVD 방법 등에 의하여 사용될 수 있다. 더욱이, 실리콘 질화물막은 전형적으로 SiH4/NH3의 혼합가스를 사용하는 플라즈마 CVD 방법에 의하여 형성될 수 있다. 더욱이, 실리콘 옥시니트라이드 막(SiOxNy: x>y) 및 실리콘 질화물 산화물막(SiNxOy:x>y)는 전형적으로 SiH4/N2O의 혼합 가스를 사용하는 플라즈마 CVD에 의 하여 형성될 수 있다.
반도체막(503)은 기본막(502)위에 형성된다. 바람직하게, 반도체막(503)은 기본막(502)을 형성한후에 공기에 노출되지 않고 형성된다. 반도체막(503)이 두께는 20 내지 200nm(바람직하게, 40 내지 170nm, 더 바람직하게 50 내지 150nm)로 세팅된다. 반도체막(503)은 비결정성 반도체, 반비결정성 반도체 또는 다결정 반도체일 수 있다. 실리콘 게르마늄 뿐만아니라 실리콘은 반도체막으로서 사용될 수 있다. 실리콘 게르마늄을 사용할때, 게르마늄의 농도는 바람직하게 약 0.01 내지 4.5 원자%로 세팅된다.
반도체막(503)은 공지된 방법으로 결정화될 수 있다. 레이저 광을 사용하는 레이저 결정화 방법 및 촉매성분을 사용하는 결정화 방법은 공지된 결정화 방법으로서 주어진다. 선택적으로, 촉매성분을 사용하는 결정화 방법 및 레이저 결정화 방법을 결합한 방법이 사용될 수 있다. 석영과 같은 우수한 내열성 기판이 제 1기판(500)으로서 사용될때, 전기-가열 노를 사용하는 열적 결정화 방법, 적외선을 사용하는 램프 어닐링 결정화 방법, 및 촉매성분을 사용하는 결정화 방법중 일부는 결정화 방법으로서 약 950℃의 고온 어닐링과 결합될 수 있다.
레이저 결정화의 경우에, 예컨대 반도체막(503)은 레이저 결정화를 수행하기전에 레이저 빔에 관한 저항 특성을 강화하기 위하여 한시간동안 500℃에서 열적 어닐링이 수행된다. 연속파 고체상태 레이저가 사용되며, 기본파의 제 2 내지 제 4 고조파를 가진 레이저빔은 큰 그레인 크기를 가진 결정을 획득하기 위하여 조사 된다. 전형적으로, 예컨대, Nd:YVO4 레이저(1064nm를 가진 기본파)의 제 2고주파(532nm) 또는 제 3고주파(355nm)가 바람직하게 사용된다. 구체적으로, 연속파 YVO4 레이저로부터 방사된 레이저빔은 10W 출력을 가진 레이저빔을 획득하기 위하여 비선형 광소자에 의하여 고조파로 변환된다. 레이저빔은 레이저빔으로 조사되는 반도체막(503)의 표면상에서 직사각형 형상 또는 타원형 형상을 가지도록 바람직하게 형성된다. 이러한 경우에, 약 0.01 내지 100MW/cm2(바람직하게, 0.1 내지 10 MW/cm2)의 전력 밀도가 요구된다. 스캐닝율은 대략 반도체막을 조사하기 위하여 10 내지 2,000 cm/sec로 세팅된다.
펄스형 레이저빔의 발진 주파수가 10MHz 또는 그 이상으로 세팅되는 반면에, 레이저 결정화는 일반적으로 사용되는 수십 Hz 내지 수백 Hz의 주파수 대역보다 훨씬 더 높은 주파수 대역을 사용하여 수행될 수 있다. 반도체막을 경화시키기 위하여 반도체막상에 펄스형 레이저빔을 조사하는 기간은 수십 nsec 내지 수백 nsec인 것으로 고려된다. 앞서 언급된 주파수 대역을 사용함으로서, 다음 펄스형 레이저빔은 반도체막이 레이저빔의 조사로 인하여 용해된후에 고체화될때까지 반도체막에 조사될 수 있다. 따라서, 고체-액체 인터페이스는 반도체막에서 연속적으로 이동될 수 있으며, 이에 따라 스캐닝 방향으로 연속적으로 성장되는 결정 그레인들을 가진 반도체막이 형성된다. 특히, 스캐닝 방향에서 10 내지 30 μm의 폭과 스캐닝 방향과 수직한 방향으로 1 내지 5 μm의 폭을 각각 가지는 총 결정 그레인들이 획 득될 수 있다. 결정 그레인 경계들이 TFT의 채널 방향에서 거의 형성되지 않는 반도체막은 스캐닝 방향에서 성장하는 단결정 그레인들을 형성함으로서 형성될 수 있다.
레이저 결정화에 대하여, 연속파 레이저의 기본파이 레이저 광 및 연속파 레이저의 고조파의 레이저광은 병렬로 조사될 수 있다. 선택적으로, 연속파 레이저의 기본파의 레이저광 및 펄스형 레이저의 고조파의 레이저광이 병렬로 조사될 수 있다.
레이저빔은 희가스 및 질소와 같은 불활성 가스 분위기하에서 조사될 수 있다.
앞서 기술된 레이저 조사에 의하여, 개선된 결정성을 가진 반도체막(503)이 형성된다. 다결정 반도체는 스퍼터링 방법, 플라즈마 CVD 방법, 열적 CVD 방법 등에 의하여 미리 형성될 수 있다는 것에 유의해야 한다.
반도체막(503)은 이러한 실시예 모드에서 결정화되나, 비결정성 실리콘막 또는 마이크로 결정 반도체막은 결정화를 수행하지 않고 다음 프로세스에서 사용될 수 있다. 비결정성 반도체 또는 마이크로 결정성 반도체를 사용하는 TFT는 다결정 반도체를 사용하는 TFT보다 더 적은 제조단계들을 필요로하며 이에 따라 비용을 감소하고 수율을 강화하는 유리한 효과들을 가진다.
비결정성 반도체는 실리사이드 가스의 글로 방전 분해를 수행함으로서 획득될 수 있다. 전형적으로, SiH4 및 Si2H6는 실리사이드 가스에 대한 예들로서 인용 된다. 이들 실리사이드 가스들은 수소 또는 수소 및 헬륨으로 희석될 수 있다.
반비결정성 반도체는 비결정성 구조 및 결정성 구조(단결정 구조 및 다결정 구조를 포함함)간의 중간 구조를 가지고, 자유 에너지에 대하여 안정한 제 3상태를 가진다. 이러한 반비결정성 반도체는 짧은 범위 순서 및 격자 왜곡을 포함하는 결정 구조를 가진다. 0.5 nm 내지 20 nm 크기의 결정 그레인들은 비단결정 반도체에 포함되고 분산될 수 있다. 반비결정성 반도체에 대하여, 라만 스펙트럼은 520 cm-1의 파 번호의 하부측면으로 시프트하며, 실리콘 결정 격자로부터 유도된 (111) 및(220)의 회절 피크는 x-레이 회절에서 관찰된다. 게다가, 반비결정성 반도체는 댕글링 본드(dangling bond)를 종료하는 1 원자 % 이상의 수소 또는 수소를 포함한다. 여기에서, 이러한 반도체는 용이한 이해를 위하여 반비결정성 반도체(SAS)로서 언급된다. 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 성분이 SAS(반비결정성 반도체)에 혼합될때, 격자 왜곡은 추가로 증가되어 안전성이 강화되며, 이에 따라 우수한 반비결정성 반도체(SAS)가 획득된다.
SAS는 실리사이드 가스의 글로 방전 분해에 의하여 형성된다. SiH4는 대표 실리사이드 가스이다. SiH4, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등은 실리사이드 가스로서 사용될 수 있다. 실리사이드 가스는 SAS가 용이하게 형성될 수 있도록 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 하나 이상의 희가스 성분들 및 수소의 혼합물 또는 수소로 희석될 수 있다. 희석 비는 바람직하게 1:2 내지 1:1,000의 범위내에 있는 것으로 세팅된다. 더욱이, CH4 및 C2H6와 같은 카바이드 가스 또 는 GeH4 또는 GeF4 또는 F2와 같은 게르마늄 가스는 에너지 대역의 폭이 1.5 내지 2.4 eV 또는 0.9 내지 1.1 eV의범위내에서 조절될 수 있도록 실리사이드 가스에서 혼합될 수 있다.
SiH4 및 H2의 혼합물을 포함하는 가스 또는 SiH4 및 F2의 혼합물을 포함하는 가스를 사용하는 경우에, 예컨대 TFT가 반비결정성 반도체를 사용하여 제조될때, TFT의 임계치 이하 계수(S 값)는 0.35 V/sec 이하, 전형적으로 0.25 내지 0.09 V/sec 이도록 세팅될 수 있으며, 이의 이동성은 10 cm2/Vsec인 것으로 세팅될 수 있다. 예컨대, 19-스테이지 링 발진기가 앞의 반비결정성 반도체를 사용하여 TFT를 사용함으로서 형성될때, 3 내지 5V의 전원 공급 전압에서 1MH 이상, 바람직하게 100MHz 이상의 발진 주파수의 특성이 획득될 수 있다. 더욱이, 인버터의 각 스테이지에 대한 지연 시간은 3 내지 5V의 전원 공급 전압에서 26ns, 바람직하게 0.26 ns 이사일 수 있다.
도 5B에 도시된 바와같이, 반도체막(503)은 섬형 반도체막들(504 내지 507)을 형성하기 위하여 패터닝된다. 게이트 절연막(508)은 섬-형 반도체막들(504 내지 507)을 커버하도록 형성된다. 단층 또는 적층으로서 실리콘 질화물, 실리콘 산화물, 실리콘 질화물 산화물 또는 실리노 옥시니트라이드를 포함하는 막은 플라즈마 CVD 방법 또는 스퍼터링 방법에 의하여 게이트 절연막(508)으로서 형성될 수 있다. 막들을 적층할때, 예컨대 실리콘 산화물막, 실리콘 질화물막 및 실리콘 산화물막이 이러한 순서로 기판상에 적층되는 3층 구조가 바람직하게 사용된다.
게이트 절연막(508)을 형성한후에, 열처리는 섬형 반도체막들(504 내지 507)을 수소화하기 위하여 3 내지100% 수소를 포함하는 분위기하에서 1 내지 12시간동안 300 내지 450℃에서 수행될 수 있다. 다른 수소화 방법으로서, 플라즈마 수소화(플라즈마에 의하여 여기된 수소를 사용하는)가 수행될 수 있다. 수소화 단계를 통해, 댕글링 본드들은 열적으로 여기된 수소에 의하여 종료될 수 있다. 만일 결함들이 다음 단계에서 가요성 제 2 기판(545)에 반도체 소자들을 부착한후에 제 2기판(545)을 본딩함으로서 반도체막에서 유발되면, 반도체막에 포함된 수소의 농도는 수소화에 의하여 1x1019 내지 1x1022 원자들/cm3, 바람직하게 1x1019 내지 5x1020 원자/cm3인 것으로 세팅되며, 이에 따라 반도체막에 포함된 수소에 의하여 결함들이 제거될 수 있다. 더욱이, 수소는 결함들을 제거하기 위하여 반도체막에 포함될 수 있다.
다음으로, 게이트 전극들(509 내지 512)은 도 5C에 도시된다. 이러한 실시예 모드에서, 스퍼터링 방법에 의하여 Si 및 W를 적층한후에, 게이트 전극들(509 내지 512)은 마스크로서 레지스트(513)을 사용하여 에칭함으로서 형성된다. 물론, 게이트 전극들(509 내지 512)의 재료, 구조 및 제조 방법은 이에 제한되지 않으며 적절하게 선택될 수 있다. 예컨대, n-형 불순물이 첨가된 NiSi(니켈 실리사이드)와 Si의 적층 구조 또는 TaN(탄탈 질화물)과 W(텅스텐)의 적층 구조가 사용될 수 있다. 더욱이, 게이트 전극은 다양한 도전 재료들의 단층으로서 형성될 수 있다.
SiOx 등의 마스크는 레지스트 마스크 대신에 사용될 수 있다. 이러한 경우 에, 패터닝 단계는 SiOx, SiON 등의 마스크(이 마스크는 하드 마스크라 칭한다)를 형성하기 위하여 추가되나, 마스크의 두께는 레지스트 마스크의 두께보다 에칭시 덜 감소된다. 따라서, 적정 폭을 가진 게이트 전극들(509 내지 512)이 형성될 수 있다. 선택적으로, 게이트 전극들(509 내지 512)은 레지스트(513)를 사용하지 않고 드롭렛 방전 방법에 의하여 선택적으로 형성될 수 있다.
다양한 재료들은 도전막의 기능에 따라 도전재료로서 선택될 수 있다. 만일 게이트 전극 및 안테나가 동시에 형성되면, 이의 재료들은 기능을 고려하여 선택될 수 있다.
에칭 방법을 사용하면, 가스들 CF4, Cl2, 및 O2 또는 Cl2 가스의 혼합물은 게이트 전극들을 형성할때 에칭 가스로서 사용되나 에칭 가스는 이들에 제한되지 않는다.
도 5D에 도시된 바와같이, p-채널 TFT가 되는 섬형 반도체막(505)은 레지스트(514)로 커버되며, n-형 불순물 성분(전형적으로, 인 또는 비소)은 마스크들로서 게이트 전극들(509, 511, 512)을 사용하여 저농도 영역을 형성하기 위하여 섬형 반도체막들(504, 506, 507)에 도핑된다(제 1도핑 단계). 제 1도핑 단계의 조건은 1x1013 내지 6x1013/cm2의 도즈량 및 50 내지 70keV의 가속전압이다. 그러나, 조건은 이에 제한되지 않는다. 저농도 불순물 영역들(515 내지 517)의 쌍들은 이러한 제 1도핑 단계에 의하여 게이트 절연막(508)을 도핑함으로서 섬형 반도체막들(504, 506, 507)내에 형성된다. 제 1도핑 단계는 레지스트를 사용하여 p-채널 TFT가 되 는 섬형 반도체(505)를 커버하지 않고 수행될 수 있다.
다음으로, 도 6A에 도시된 바와같이, 레지스트(514)가 아싱 등에 의하여 제거된후에, 새로운 레지스트(518)는 n-채널 TFT가 되는 섬형 반도체막들(504, 506, 507)을 커버하기 위하여 형성된다. p-타입 도전형을 첨가하는 불순물 성분(전형적으로, 붕소)은 마스크로서 게이트 전극(510)을 사용하여 고농도 영역을 형성하기 위하여 섬형 반도체막(505)내에 도핑된다(제 2도핑단계). 제 2도핑단계의 조건은 1x1016 내지 3x1016/cm2의 도즈량 및 20 내지 40keV의 가속전압이다. p-형 고농도 불순물 영역(519)의 쌍은 제 2도핑 단계를 수행함으로서 게이트 절연막(508)을 통해 도핑하여 섬형 반도체막(505)내에 형성된다.
다음으로, 도 6B에 도시된 바와같이, 레지스트(518)가 아싱 등에 의하여 제거된후에, 절연막(520)은 게이트 절연막(508) 및 게이트 전극들(509, 512)을 커버하도록 형성된다. 이러한 실시예 모드에서, 100nm 두께의 SiO2 막은 플라즈마 CVD 방법에 의하여 형성된다. 이 이후에, 절연막(520) 및 게이트 절연막(508)은 에칭백 방법에 의하여 부분적으로 에칭된다. 도 6C에 도시된 바와같이, 측벽들(521 내지 524)은 게이트 전극들(509 내지 512)의 측벽들과 접촉하도록 자체-정렬 방식으로 형성된다. CHF3 및 He의 혼합물 가스는 에칭 가스로서 사용된다. 측벽들을 형성하는 단계가 이에 제한되지 않는다는 것에 유의해야 한다.
절연막(520)을 형성할때, 절연막이 제 1기판(500)의 후면상에 형성되는 위험성이 존재한다. 이러한 경우에, 제 1기판(500)의 후방 측면상에 형성된 절연막은 레지스트를 사용하여 선택적으로 에칭되고 제거될 수 있다. 이러한 경우에, 후면상에 형성된 절연막은 에칭백 방법에 의하여 측벽들(521 내지 524)을 형성하는 프로세스에서 절연막(520) 및 게이트 절연막(508)과 함께 에칭 및 제거될 수 있다.
도 7A에 도시된 바와같이, 새로운 레지스트(525)는 p-채널 TFT가 되는 섬형 반도체(505)를 커버하도록 형성되며, n-형 불순물 성분(전형적으로, P 또는 As)은 게이트 전극들(509, 511, 512) 및 측벽들(521, 523, 524)을 사용하여 마스크들로서 고농도 영역을 형성하기 위하여 도핑된다(제 3 도핑단계). 제 3 도핑단계의 조건은 1x1013 내지 5x1015/cm2의 도즈량 및 60 내지 100keV의 가속전압이다. n-형 고농도 불순물 영역들(526 내지 528)의 쌍들은 제 3도핑단계를 수행함으로서 섬형 반도체막들(504, 506, 507)내에 형성된다.
n-형 불순물들이 고농도 영역을 형성하기 위하여 도핑될때, 측벽들(521, 523, 524)은 측벽들(521, 523, 524)의 하부 부분에서 도핑이 수행되지 않은 오프-셋 영역 또는 저농도 불순물 영역을 형성하기 위하여 마스크들로서 기능을 한다. 따라서, 측벽들(521, 523, 524)의 크기는 오프-셋 영역 또는 저농도 불순물 영역의 폭을 제어하기 위하여 측벽들(521, 523, 524)을 형성할때 에칭백 방법의 조건 및 절연막(520)의 두께를 적절하게 변경함으로서 조절될 수 있다.
레지스트(525)가 아싱 등에 의하여 제거된후에, 열적 활성화는 불순물 영역에서 수행될 수 있다. 예컨대, 50nm의 SiON막은 형성된후에 4시간동안 550℃에서 질소 분위기에서 열 처리에 노출될 수 있다. 질소를 포함하는 SiNx막은 100nm 두 께 인 것으로 형성되며, 다결정 반도체막의 결함들을 보정하기 위하여 한 시간동안 400℃ 에서 질소 분위기에서 열처리에 의하여 노출된다. 이는 예컨대 다결정 반도체막에서 댕글링 본드들을 종료하는 수소 처리 프로세스라 불린다.
앞서 기술된 일련의 단계들을 통해, n-채널 TFT(529, 531, 532) 및 p-채널 TFT(530)이 형성된다. n-채널 TFT(531)는 광다이오드로서 사용될 수 있다는 것에 유의해야 한다. 앞서 기술된 제조단계들에서, 에칭백 방법의 조건들은 적절하게 변경되며, 측벽들의 크기들은 0.2μm 내지 2μm의 채널 길이를 가진 TFT들을 형성하기 위하여 조절된다. 이러한 실시예 모드에서 하부 게이트 구조(반전형 스태거링된 구조)는 비록 상부 게이트 구조가 TFT들(529 내지 532)을 위하여 사용될지라도 사용될 수 있다는 것에 유의해야 한다.
부가적으로, 그 다음에, TFT(529 내지 532)을 보호하는 불활성화 막이 형성될 수 있다. 따라서, 불활성화 막은 바람직하게 알칼리 금속 또는 알칼리 토류 금속이 TFT들(529 내지 532)에 입력되는 것을 방지할 수 있는 실리콘 질화물, 실리콘 질화물 산화물, 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물 등을 사용함으로서 바람직하게 형성된다. 특히, 예컨대 약 600nm 두께의 SiON 막은 불활성화막을 위하여 사용될 수 있다. 이러한 경우에, 수소 처리 프로세스는 SiON 막을 형성한후에 수행될 수 있다. 이와 마찬가지로, 이러한 순서로 적층된 절연막들 SiON/SiNx/SiON의 3층 구조는 TFT(529 내지 532)위에 형성되나, 이의 구조 또는 재료는 이에 제한되지 않는다. 앞서 기술된 구조에 의하여, TFT(529 내지 532)는 기본막(502) 및 불활성화막으로 커버되며, 이에 따라 Na 또는 알칼리 토류 금속과 같 은 알칼리 금속은 반도체 소자에 사용된 반도체막내에 확산되는 것을 방지할 뿐만아니라 반도체 소자의 특성에 악영향을 미치는 것을 방지한다.
다음으로, 제 1층간 절연막(533)은 도 7B에 도시된 바와같이 TFT들(529 내지 532)를 커버하도록 형성된다. 폴리이미드, 아크릴 또는 폴리아미드와 같은 내열성을 가진 유기수지는 제 1층간 절연막(533)을 위하여 사용될 수 있다. 유기수지 외에, 저유전상수 재료(낮은 k 재료) 또는 Si-O-Si 본드 함유 수지(이후에 실록산 수지로서 언급됨) 등이 사용될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 본드를 가진 골격 구조를 가진다. 이의 대용물로서, 적어도 수소를 포함하는 유기 그룹(알킬 그룹 또는 방향족 탄화수소)가 사용된다. 게다가, 플루오르 글부은 대용물로서 사용될 수 있다. 또한, 적어도 수소 및 플루오르 그룹을 포함하는 유기 그룹이 대용물로서 사용될 수 있다. 스핀-코팅 방법, 디핑 방법, 스프레이 코팅 방법, 드롭렛 방전 방법(잉크젯 방법, 스크린 인쇄 방법, 오프-셋 인쇄 방법 등)을 사용하여 제 1층간 절연물(533)을 형성할때, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등이 층간 절연막의 재료에 따라 사용될 수 있다. 게다가, 무기 재료가 사용될 수 있다. 이 시간에, 실리콘 산화물막, 실리콘 질화물막, 실리콘 옥시니트라이드막, PSG(인 붕소 실리케이트 유리) 막, PBSG(인 붕소 실리케이트 유리) 막, BPSG(붕소인실리케이트 유리) 막, 알루미나 막등이 사용될 수 있다. 이들 절연막들이 제 1층간 절연막(533)을 형성하기 위하여 적층될 수 있다는 것에 유의해야 한다.
게다가, 이러한 실시예 모드에서, 제 2층간 절연막(534)은 제 1층간 절연 막(533)위에 형성될 수 있다. 제 2층간 절연막(534)에 대하여, DLC(다이아몬드형 탄소) 또는 탄소 질화물(CN), 실리콘 산화물막, 실리콘 질화물막, 실리콘 질화물 산화물 막 등과 같은 탄소 함유막이 사용될 수 있다. 형성 방법에 대하여, 플라즈마 CVD, 분위기 압력 플라즈마 등이 사용될 수 있다. 선택적으로, 폴리이미드, 아크릴, 폴리아미드, 레지스트 및 벤조사이클로부텐 또는 실록산 수지와 같은 감광 또는 비감광 유기 재료가 사용될 수 있다.
충전재는 이후 단계에서 형성된 와이어링 등의 도전재료 및 제 2층간 절연막(534) 또는 제 1층간 절연막(533)간의 열팽창 계수간의 차이에 의하여 발생되는 응력으로 인한 이들 막들의 분리 또는 균열을 방지하기 위하여 제 1층간 절연막(533) 및 제 2층간 절연막(534)중 적어도 하나에 혼합될 수 있다는 것에 유의해야 한다.
도 7B에 도시된 바와같이, 접촉홀들은 제 1층간 절연막(533) 및 제 2층간 절연막(534)내에 형성된다. TFT들(529 내지 532)에 접속하는 와이어링들(535 내지 541)이 형성된다. 접촉홀을 형성하는 에칭 가스에 대하여, CHF3 및 He의 혼합 가스가 사용되나, 본 발명은 이에 제한되지 않는다. 이러한 실시예 모드에서, 와이어링들(535 내지 541)은 Al로 형성된다. 여기서, 와이어링들(535 내지 541)은 Ti, TiN, Al-Si, Ti 및 TiN이 스퍼터링에 의하여 순차적으로 형성되는 5층 구조를 가지도록 형성될 수 있다.
Si를 Al 층에 혼합함으로서, 힐락들(hillock)의 생성은 와이어링이 패터닝될 때 레지스터 베이킹동안 방지될 수 있다. Si 대신에, 약 0.5%의 Cu가 혼합될 수 있다. 더욱이, Al-Si층에 Ti 또는 TiN을 삽입함으로서, 힐락 저항이 추가로 개선될 수 있다. 패터닝시에, 앞서 기술된 SiON 등의 하드 마스크가 바람직하게 사용된다. 이들 와이어링들의 재료 및 형성 방법은 이에 제한되지 않으며 게이트 전극을 형성하기 위한 전술한 재료가 사용될 수 있다는 것에 유의해야 한다.
와이어링들(535, 536)은 n-채널 TFT(529)의 고농도 불순물 영역(526)에 접속되며, 와이어링들(536, 537)은 p-채널 TFT(530)의 고농도 불순물 영역(519)에 접속되며, 와이어링들(538, 539)은 n-채널 TFT(51)의 고농도 불순물 영역(527)에 접속되며, 와이어링들(540, 541)은 n-채널 TFT(532)의 고농도 불순물 영역(528)에 각각 접속된다.
도 7C에 도시된 바와같이, 보호막(542)은 와이어링들(535 내지 541)을 커버하기 위하여 제 2층간 절연막(534)위에 형성된다. 보호층(542)은 이후 단계에서 에칭함으로서 분리층(501)을 제거할때 TFT들(529 내지 532) 및 와이어링들(535 내지 541)을 보호할 수 있는 재료로 형성된다. 예컨대, 수용성 또는 알콜성 에폭시 수지, 아크릴 수지 또는 실리콘 수지는 보호층(542)에 전체적으로 적용된다.
이러한 실시예 모드에서 보호층(542)을 형성하기 위하여, 수용성 수지(Toagosei Co., Ltd에 의하여 제조된 VL-WSHL10)는 30μm의 두께를 가지도록 스핀 코팅 방법에 의하여 공급되며 일시적으로 경화되도록 2분동안 광에 노출된다. 그 다음에, 수용성 수지는 완전하게 경화되도록 전체적으로 10분동안, 즉 12.5분동안 상부면으로부터 2.5 분동안 후면으로부터 UV 광에 노출되며, 이에 따라 보호 층(542)이 형성된다. 다수의 종류의 유기 수지들이 적층될때, 이들은 코팅 또는 베이킹으로 서로 부분적으로 용해될 수 있거나 또는 접착력은 유기 수지에 포함한 용매들에 따라 증가될 수 있다. 따라서, 제 2층간 절연막(534) 및 보호층(542)이 동일한 용매로 용해될 수 있는 유기 수지들로 형성될때, 무기 절연막(예컨대, SiNX 막, SiNxOY 막, AlNX 막 또는 AlNXOY 막)은 보호층(542)이 이후 단계에서 스무스하게 제거되도록 제 2층간 절연막(534)을 커버하기 위하여 바람직하게 형성된다.
도 8A에 도시된 바와같이, 홈(543)은 ID칩들이 서로 분리되도록 형성된다. 홈(543)은 하부 분리층(501)을 노출시키기에 충분히 깊게 형성될 수 있다. 홈(543)은 다이싱, 스크라이빙 등에 의하여 형성될 수 있다. 제 1기판(500)위에 형성된 ID 칩들이 반드시 분할되지 않을때, 홈(543)은 반드시 형성되지 않을 수 있다.
도 8B에 도시된 바와같이 분리층(501)은 에칭에 의하여 제거된다. 실시예 모드에서, 할로겐 플루오르화물은 에칭 가스로서 사용되며 가스는 홈(543)을 통해 유입된다. 이러한 실시예 모드에서, 예컨대 ClF3(염소 트리플루오르화물)이 사용되며, 에칭은 이하의 조건들하에서 수행되며, 즉 온도는 350℃인 것으로, 흐름율은 300sccm으로, 압력은 799.8Pa(6Torr)로 그리고 시간은 3시간인 것으로 세팅된다. 게다가, 질소화 혼합되는 ClF3 가스가 사용될 수 있다. ClF3와 같은 할로겐 플루오르화물을 사용함으로서, 분리층(501)은 선택적으로 에칭되며, 이에 따라 제 1기판(500)은 TFT들(529 내지 532)로부터 분리될 수 있다. 할로겐 플루오르화물은 가 스상태 또는 액체상태일 수 있다는 것에 유의해야 한다.
도 9A에 도시된 바와같이, 분리된 TFT들(529 내지 532)은 접착제(544)를 사용하여 제 2기판(545)에 부착된다. 제 2기판(545)를 기본막(502)에 부착할 수 있는 재료는 접착제(544)를 위하여 사용된다. 반응성 경화 접착제, 열적 경화 접착제, 초음파 경화 접착제와 같은 광 경화 접착제, 무기 경화 접착제 등을 포함하는 다양한 타입들의 경화 접착제들에 대한 다양한 예들이 접착제(544)로서 사용될 수 있다.
제 2기판(545)으로서, 바륨 붕소 실리케이트 유리 또는 알루미노 붕소 실리케이트 유리와 같은 유리 기판 또는 종이 및 플라스틱과 같은 가요성 유기 재료가 사용될 수 있다. 더욱이, 가요성 무기 재료가 사용될 수 있다. 플라스틱 기판으로서, 극 라디칼을 사용하여 폴리노르보넨으로 형성된 ARTON(JSR 코포레이션에 의하여 제조됨)가 사용될 수 있다. 또한, 이하의 재료들은 플라스틱 기판, 즉 폴리에틸렌 테라프탈레이트(PET)으로 특정된 폴리에스테르, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴라카보네이트(PC), 나일론, 폴리에테르 에트르 케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌, 테레프탈레이트(PBT), 포리이미드, 아크릴로니트릴 부타디엔 스타렌 수지, 폴리비닐 염소, 폴리프로필렌, 폴리비닐 아세테이트, 아크릴 수지 등으로서 인용될 수 있다. 제 2기판(545)는 집적 회로로부터 생성된 역을 확산시키기 위하여 약 2 내지 30 W/mK의 높은 열도전성을 가진다.
다음으로, 뱅크(546)는 도 9B에 도시된 바와같이 와이어링들(535 내지 541) 을 커버하도록 제 2층간 절연막(534)위에 형성된다. 뱅크(546)는 와이어들들(535, 541)의 부분들이 노출되는 개방 부분을 가진다. 더욱이, 뱅크(546)는 유기 수지막, 무기 수지막 또는 실록산 기반 절연막에 의하여 형성될 수 있다. 유기 수지막의 예들은 아크릴, 폴리이미드, 폴리아미드 등을 포함한다. 무기 수지 막의 예들은 실리콘 산화물, 실리콘 질화물 산화물 등을 포함한다. 특히, 감광 유기 수지막은 뱅크(546)를 위하여 사용되며, 뱅크(546)는 와이어링(541)이 노출되는 개방 부분의 측벽이 연속 곡률을 가진 경사진 평면을 가지도록 형성된다. 따라서, 와이어링(541) 및 전극(548)의 접속이 이후에 형성되는 것을 방지할 수 있다. 이 시간에, 마스크는 드롭렛 방전 방법 또는 인쇄 방법에 의하여 형성될 수 있다. 선택적으로, 뱅크(546) 그 자체는 드롭렛 방전 방법 또는 인쇄 방법에 의하여 형성될 수 있다.
다음으로, 발광 소자(549) 또는 안테나(550)가 형성된다. 이러한 실시예 모드는 발광 소자(549)가 우선 형성되나 안테나(550)가 먼저 형성되거나 또는 발광 소자(549)의 전극(548)이 형성되는 시간과 동일한 시간에 안테나(550)가 함께 형성될 수 있는 모드를 기술한다.
광전 변환을 수행하는 층에 대응하는 전자발광층(547)을 형성하기전에, 대기 공기에서의 열처리 또는 진공 대기에서의 열처리(진공 베이킹)는 뱅크(546) 및 와이어링(541)에 의하여 흡수되는 물, 산소 등을 제거하기 위하여 수행될 수 있다. 특히, 열처리는 200℃ 내지 450℃, 바람직하게 0.5 내지 20 시간동안 250℃ 내지 300℃의 기판 온도에서 진공 분위기에서 수행된다. 가능한 경우에 3x10-7 Torr 이하, 바람직하게 3x10-8 Torr 이하로 진공 분위기를 세팅하는 것이 바람직하다. 전자발광층(547)이 진공 분위기에서 열처리를 수행한후에 형성되는 경우에, 신뢰성은 전자발광층(547)을 형성하기전에 진공 분위기에서 기판을 세팅함으로서 개선될 ㅅ 있다. 애노드 또는 캐소드로서 사용될 와이어링(541)의 표면이 평탄화되도록 하기 위하여, 표면은 진공 베이킹을 형성하기전에 폴리비닐 알콜 다공성 몸체 등을 가지도록 CMP 방법에 의하여 세정 및 폴리싱될 수 있다. 더욱이, 애노드 또는 캐소드로서 사용될 와이어링(541)의 표면은 CMP 방법에 의하여 폴리싱된후에 초음파 방사, 산소 플라즈마 처리 등에 노출될 수 있다.
전자발광층(547)은 뱅크(546)의 개방 부분에서 와이어링(541)과 접촉하도록 형성된다. 전자발광층(547)은 단층 또는 적층으로 형성될 수 있다. 이러한 실시예 모드에서, 와이어링(541)이 캐소드로서 사용되기 때문에, 전자주입층, 전자전소응, 발광층, 홀 전달층 및 홀 주입층은 전자발광층(547)이 다수의 층들을 사용하여 형성될때 와이어링(541)위에 순차적으로 형성된다. 홀 주입층, 홀 전달층, 발광층, 전자 전달층 및 전자 주입층은 와이어링(541)이 애노드로서 사용되는 경우에 발광전자층(547)을 형성하기 위하여 순차적으로 형성된다.
적외선광을 방사하는 발광 소자(549)는 전자발광층(547) 및 이 층을 위하여 사용되는 전자발광 재료들의 적층구조를 적절하게 변경시킴으로서 형성될 수 있다는 것에 유의해야 한다.
색 필터는 특정 파장 범위를 가진 광을 전송하도록 제공될 수 있다. 색 필터는 특정 파장 범위의 광을 전송할 수 있는 색층을 포함하거나 또는 색층외에 가시광선을 차폐할 수 있는 차폐층을 포함할 수 있다. 색 필터는 발광 소자를 스케일링하는 커버 재료 또는 기판위에 형성될 수 있다. 각각의 경우에, 색층 또는 차폐막은 인쇄방법 또는 드롭렛 방전방법에 의하여 형성될 수 있다.
전극(548)은 전자발광층(547)을 커버하도록 형성된다. 전극(548)은 와이어링(541)이 캐소드로서 사용될때 애노드로서 사용된다. 대조적으로, 와이어링(541)이 애노드로서 사용될때, 전극(548)은 캐소드로서 사용된다. 전극(548)의 제조 장법은 재료에 따라 진공증착방법, 스퍼터링 방법, 드롭렛 방전 방법 등으로부터 바람직하게 선택된다.
전자발광층(547)은 고분자 중량 유기 화합물, 중간 분자 중량 유기 화합물, 저분자 중량 유기 화합물 및 무기 화합물중 어느 하나를 사용할때조차 드롭렛 방전 방법에 의하여 형성될 수있다. 중간 분자 중량 유기 화합물, 저분자 중량 유기 화합물 및 무기 화합물은 증기 증착 방법에 의하여 형성될 수 있다. 전자발광층(547) 및 전극(548)은 안테나(550)가 이후에 형성되는 영역과 다른 영역내에 형성된다는 것에 유의해야 한다.
인듐 주석 산화물(ITO), 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 및 갈륨-도핑 아연 산화물(GZO)와 같은 다른 광전달 도전 산화물 재료들은 애노드로서 사용될 수 있다. 게다가, 애노드는 ITO, 실리콘 산화물(이후에 ITSO), 및 아연 산화물(ZnO)이 2 내지 20%의 범위내에서 혼합되는 실리콘 산화물을 포함하는 인듐 산화 물을 사용함으로서 형성될 수 있다. 애노드에 대한 다른 광전달 도전 산화물 재료들외에, 예컨대 TiN, ZrN, Ti, W, Ni, Pt, Cr, Ag 및 Al중 하나 이상의 단층, 티타늄 질화물막 및 주로 알루미늄을 포함하는 막의 적층, 티타늄 질화물막, 알루미늄을 주로 포함하는 막 및 티타늄 질화물 막의 3층 적층 등이 사용될 수 있다. 애노드는 광전달 도전 산화물 재료들과 다른 재료를 사용하여 애노드 측면으로부터 광이 추출될때 광을 전달하기에 충분한 막 두께(바람직하게, 약 5nm 내지 30nm)를 가지도록 형성된다는 것에 유의해야 한다.
캐소드는 금속, 합금, 도전 화합물 또는 낮을 일함수를 각각 가진 재료들의 혼합물로 형성될 수 있다. 특히, 캐소드는 Li 또는 Cs와 같은 알칼리 재료, Ca, Sr 또는 Mg와 같은 알칼리 토류 금속, (Mg:Ag, Al:Li 또는 Mg:In)을 포함하는 합금, (CaF2 또는 CaN)의 화합물 또는 Yb 또는 Er과 같은 토류 금속으로 형성될 수 있다. 전자 주입층이 제공될때, Al과 같은 다른 도전층이 사용될 수 있다. 광이 캐소드 측면으로부터 방사될때, 캐소드는 인듐 주석 산화물(ITO), 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 또는 갈륨-도핑된 아연 산화물(GZO)와 같은 다른 광전달 도전 산화물 재료로 형성될 수 있다. 더욱이, 캐소드는 ITO 및 실리콘 산화물(ITSO)을 포함하는 인듐 주석 산화물, 또는 아연 산화물(ZnO)이 2 내지 20%의 범위내에서 혼합되는 실리콘 산화물을 포함하는 인듐 산화물로 형성될 수 있다. 이러한 광전달 도전 산화물 재료를 사용하는 경우에, 전자 주입층은 전자발광층(547)에 바람직하게 제공된다. 광전달 도전 산화물 재료를 사용하지 않고 광을 전달하 기에 충분한 두께(바람직하게 대략 5nm 내지 30nm)를 가지도록 캐소드를 형성함으로서, 광은 캐소드 측면으로부터 추출될 수 있다. 이러한 경우에, 캐소드의 시트 저항은 광전달 도전 산화물 재료를 사용함으로서 캐소드의 하부 부분 또는 상부 부분을 접촉하도록 광전달 도전막을 형성함으로서 억제될 수 있다.
제 2 층간 절연막(534)은 실리콘 질화물 또는 실리콘 질화물 산화물로 형성된다. 제 2층간 절연막(534)과 접촉하게 될 와이어링(541)은 광전달 도전 산화물 재료 및 ITSO와 같은 실리콘 산화물을 포함하는 도전막을 사용함으로서 형성된다. 따라서, 발광 소자(549)의 휘도는 와이어링(541) 및 제 2층간 절연막(534)의 임의의 재료 결합 이상으로 강화될 수 있다. 앞서 기술된 진공 베이킹은 물이 실리콘 산화물에 의하여 용이하게 부착되기 때문에 ITSO가 와이어링(541)으로서 사용되는 경우에 더 효과적이라는 것에 유의해야 한다.
와이어링(541), 전자발광층(547) 및 전극(548)은 발광 소자(549)를 형성하기 위하여 뱅크(546)의 개방 부분에서 중첩된다.
발광 소자(549)로부터의 광은 와이어링(541) 측면, 전극(548) 측면 또는 반대 측면들로부터 추출될 수 있다. 각각의 애노드 및 캐소드의 재료 및 두께는 의도된 구조에 따라 3개의 구조들로부터 선택된다.
안테나(550)를 제조하기 위한 방법이 이하에 기술된다. 안테나(550)는 도전막을 패터닝함으로서 발광 소자(549)의 전극(548)을 형성할때 동시에 형성되거나 또는 다른 제조 방법에 의하여 형성될 수 있다. 이러한 실시예 모드는 전극(548)의 제조 방법과 다른 방법에 위하여 안테나(550)를 형성하는 예를 기술한다.
도 9B에 도시된 바와같이, 안테나(550)는 뱅크(546)상에 형성된다. 안테나(550)는 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al, Fe, Co, Zn, Sn, Ni 및 이들의 금속 화합물들과 같은 하나 이상의 금속들을 포함하는 도전성 재료로 형성될 수 있다. 안테나(550)는 와이어링(535)에 접속된다. 비록 안테나(550)가 도 9B에서 와이어링(535)에 직접 접속될지라도, 본 발명의 ID 칩은 이러한 구조에 제한되지 않는다. 예컨대, 안테나(550) 및 와이어링들(535)은 개별적으로 형성되는 와이어링을 사용함으로서 서로 전기적으로 접속될 수 있다.
안테나(550)는 인쇄 방법, 포토리소그라피, 증기 증착, 드롭렛 방전 방법 등에 의하여 형성될 수 있다. 비록 안테나(550)가 실시예 모드에서 단층 도전막을 사용하여 형성될지라도, 안테나는 다수의 도전막들을 적층함으로서 형성될 수 있다. 예컨대, Ni 등을 사용함으로서 형성된 와이어링은 안테나(550)를 형성하기 위하여 무전극 도금에 의하여 Cu로 코팅된다.
인쇄 방법 또는 드롭렛 방전 방법을 사용함으로서, 안테나(550)는 광노출을 위하여 마스크를 사용하지 않고 형성될 수 있다. 재료들의 손실이 에칭에 의하여 유발되는 포토리소그라피와 다르게, 드롭렛 방전 방법 및 인쇄 방법은 재료들을 효율적으로 이용할 수 있다. 더욱이, ID 칩들의 제조 비용은 광노출을 위한 고가의 마스크를 필요로하지 않기 때문에 감소될 수 있다.
드롭렛 방전 방법 또는 다양한 종류의 인쇄 방법들을 사용할때, 예컨대 Cu와 Ag를 코닝함으로서 획득된 도전성 입자가 사용될 수 있다. 안테나(550)가 드롭렛 방전 방법에 의하여 형성되는 경우에, 뱅크(546)의 표면은 안테나(550)의 접착을 향상시키기 위한 처리에 노출된다.
접착성을 증가시키기 위하여, 예컨대 이하의 방법들이 인용되며, 촉매 작용으로 인하여 도전막 또는 절연막의 접착성을 개선할 수 있는 금속 또는 금속 화합물은 뱅크(546)의 표면에 부착되며, 각각이 형성될 도전막 또는 절연막에 부착되는 유기 절연막, 금속 및 금속 화합물은 뱅크(546)의 표면에 부착되며, 뱅크(546)의 표면은 표면 특성들을 변경시키기 위하여 대기압 또는 감소된 압력하에서 플라즈마 처리가 수행된다. 도전막 또는 절연막에 부착되는 금속으로서, 티타늄, 티타늄 산화물, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn 등과 같은 3d 전환 소자들 등이 사용될 수 있다. 금속 화합물로서, 앞서 언급된 금속들의 산화물, 질화물, 옥시니트라이드 등이 사용될 수 있다. 앞서 언급된 유기 절연막으로서, 폴리이미드, 실록산 수지 등이 예들로서 사용된다.
뱅크(546)에 부착될 금속 또는 금속 화합물이 도전성을 가질때, 시트 저항은 안테나의 정상 동작을 방해하지 않도록 제어된다. 특히, 도전성을 가진 금속 또는 금속 화합물의 평균 두께는 예컨대 1 내지 10nm로 제어될 수 있다. 금속 또는 금속 화합물은 절연되도록 부분적으로 또는 전체적으로 산화될 수 있다. 선택적으로, 접착성이 개선된 영역과 다른 영역에서, 부착된 금속 또는 금속 화합물은 에칭에 의하여 선택적으로 제거될 수 있다. 금속 또는 금속 화합물은 기판의 전체 표면상에 미리 부착하는 것보다 오히려 드롭렛 방전 방법, 인쇄 방법, 솔-겔 방법 등에 의하여 임의의 범위에 선택적으로 부착될 수 있다. 금속 또는 금속 화합물은 뱅크(546)의 표면상의 막과 같은 완전한 연속 형상을 가지도록 하는 것이 필요치 않고, 어느 정도 분산될 수 있다.
보호막은 발광 소자(549) 및 안테나(550)를 형성한후에 발광 안테나(549) 또는 안테나(550)를 커버하도록 형성될 수 있다. 발광 소자를 악화시키는 물 또는 산소와 같은 금속이 다른 절연막들을 관통하는 것을 방지하는 막은 보호 막을 위하여 사용된다. 전형적으로, RF 스퍼터링 또는 CVD 방법 등에 의하여 형성된 DLC 막, 탄소 질화물 막, 실리콘 질화물 막이 바람직하게 사용된다. 탄소 질화물 막 및 실리콘 질화물 막이 적층되는 막, 폴리스틸렌이 적층되는 막 등은 보호 막을 위하여 사용될 수 있다. 더욱이, 물 또는 산소가 관통되는 것을 방지하는 막 및 앞서 기술된 막보다 더 많은 물 또는 산소를 전달하나 보호 막으로서 내부 응력이 낮은 막을 포함하는 적층을 사용하는 것이 가능하다. 실리콘 질화물은 이러한 실시예 모드에서 사용된다. 실리콘 질화물 막이 보호막으로서 사용될때, Ar과 같은 희가스 성분은 반응 가스에 포함될 수 있으며, 저증착 온도로 정밀 보호막을 형성하기 위하여 보호막내에 혼합될 수 있다.
도 9C에 도시된 바와같이, 접착제(551)는 발광 소자(549) 및 안테나(550)를 커버하도록 뱅크(546)위에 제공된후, 커버 재료(552)가 이에 부착된다. 커버 재료(552)는 제 2기판(545)와 동일한 재료를 사용하여 형성될 수 있다. 접작체(551)의 두께는 예컨대 10 내지 200 μm일 수 있다.
커버 재료(552)와 뱅크(546) 및 안테나(550)를 서로 부착할 수 있는 재료는 접착제(551)를 위하여 사용된다. 접착제(551)로서, 예컨대 반응 경화 접착제, 열 경화 접착제, 초음파 경화 접착제와 같은 광 경화 접착제, 무기 경화 접촉제 등을 포함하는 다양한 타입의 경화 접착제가 사용될 수 있다.
앞서 기술된 단계들을 통해, ID 칩이 완료된다. 제조 방법에 의하여, 0.3 μm 내지 3 μm, 전형적으로 2μm 전체 두께를 가진 초박막 집적 회로는 제 2기판(545) 및 커버 재료(552)사이에 형성될 수 있다. 집적 회로의 두께는 반도체 소자 그 자체의 두께 외에 다양한 절연막들, 및 접착제(544) 및 접착제(511)사이에 형성된 층간 절연막들을 포함한다. ID 칩에 포함된 집적 회로의 영역은 5mm x 5mm(25 mm 직사각형) 이하, 바람직하게 약 0.3mm x 0.3mm(0.09mm 직사각형) 내지 4mm X 4mm(16mm 직사각형)일 수 있다.
ID 칩의 기계적 강도는 제 2기판(545) 및 커버 재료(552)간의 중간에 근접한 위치에 집적 회로를 배치시킴으로서 강화될 수 있다. 특히, 제 2기판(545) 및 커버 재료(552)사이의 거리가 d일때, 집적 회로의 두께 방향에서 중심 O와 제 2 기판(545)간의 거리 x가 이하에 기술된 수식 1를 만족할 수 있도록 접착제(544, 551)의 두께를 제어하는 것이 바람직하다.
수식 1
Figure 112006072544417-pct00001
특히, 접착제(544, 551)의 두께는 이하에 기술된 수식 2를 만족하도록 제어된다.
수식 2
Figure 112006072544417-pct00002
도 10에 도시된 바와같이, 기본막(502), 제 1층간 절연막(533< 제 2층간 절연막(534) 또는 뱅크(546)의 두께는 집적 회로에서 TFT의 섬형 반도체막 및 하부 부분의 기본막간의 거리 tunder 및 집적 회로에서 섬형 반도체막 및 뱅크(546)간의 거리 tover가 동일하거나 또는 거의 동일하도록 조절될 수 있다. 집적 회로의 중심에 섬형 반도체막을 배치시킴으로서, 반도체막에 가해진 응력은 해제될 수 있으며, 균열들의 발생이 방지될 수 있다.
도 9C에서, 커버 재료(552)를 사용하는 예가 도시되나, 본 발명은 이 구조에 제한되지 않는다. 예컨대, 도 9B에 도시된 단계는 마지막 단계일 수 있거나 또는 안테나(550) 및 발광 소자(549)를 보호하는 층은 도 9B에 도시된 단계 후에 형성될 수 있으며, 이에 따라 집적 회로가 완성된다.
고내열성을 가진 제 1기판(500) 및 집적 회로간의 분리층을 제공하고 에칭에 의하여 분리층을 제거함으로서 기판으로부터 집적 회로를 분리하는 방법은 실시예 모드에서 기술되나, 본 발명에 따른 ID 칩을 제조하기 위한 방법은 이에 제한되지 않는다. 예컨대, 금속 산화물막은 고내열성 기판 및 집적 회로사이에 제공될 수 있으며, 금속 산화물막은 약화되어 집적 회로가 기판으로부터 분리되도록 결정화될 수 있다. 선택적으로, 수소를 포함하는 비결정성 반도체막으로 형성된 분리층은 고내열성 기판 및 집적 회로사이에 제공될 수 있으며, 분리층은 집적 회로가 기판으로부터 분리될 수 있도록 레이저 조사에 의하여 제거될 수 있다. 선택적으로, 집적 회로가 형성되는 고내열성 기판은 집적 회로가 기판으로부터 분리될 수 있도록 용액 또는 가스를 사용하여 에칭함으로서 기계적으로 제거될 수 있다.
유기 수지가 ID 칩의 융통성을 보장하도록 기본막(502)과 접촉하는 접착제(544)로서 사용될때, Na 또는 알카린 토류 금속과 같은 알카린 금속이 기본막(502)으로서 실리콘 질화물 막 또는 실리콘 질화물 산화물 막을 사용함으로서 유기수지로부터 반도체막내로 확산되는 것을 방지하는 것이 가능하다.
ID 칩이 원뿔형, 실린더형 등 표면상의 버스 바에 의하여 생성되는 곡선형 표면을 가진 대상물에 부착되고 ID 칩의 제 2기판(545)가 구부러질때, 버스 바의 방향이 TFT들(529 내지 532)의 캐리어들의 이동 방향과 동일한 방향인 것이 바람직하다. 이러한 구조에 따르면, 제 2기판(545)의 구부러짐에 의한 TFT들(529 내지 532)의 특성의 악영향이 방지될 수 있다. 섬형 반도체막에 의하여 발생된 집적 회로에서 면적의 백분율은 1 내지 30%로 세팅되며, 이에 따라 제 2기판(545)이 구부러질때조차 TFT들(529 내지 532)의 특성에 대한 악영향이 억제된다.
이러한 실시예 모드는 안테나 및 집적 회로가 동일한 기판상에 형성되는 예를 기술한다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 기판상에 형성된 안테나는 서로 전기적으로 접촉하도록 다른 기판상에 형성된 집적 회로에 부착될 수 있다. 이러한 실시예 모드에서, 뱅크(546)위에 안테나(550) 및 발광 소자(549)를 형성하는 예가 기술된다. 그러나, 본 발명은 이러한 구조에 제한되지 않으며, 안테나(550) 및 발광 소자(549)는 다른 층들위에 형성될 수 있다.
일반적으로, 많은 경우에 있어서 ID 칩들은 13.56MHz 또는 2.45GHz를 가진 무선파들을 사용한다. 따라서, 이들 주파수들의 무선파들이 검출될 수 있도록 ID 칩이 형성되는 ID 칩들의 융통성을 확장하는 것이 매우 중요하다.
이러한 실시예 모드의 ID 칩은 반도체 기판을 사용함으로서 형성된 ID 칩에서와 비교하여 무선파들이 덜 차폐되는 장점을 가지며, 이에 따라 차폐된 무선파들로 인한 감쇠가 방지될 수 있다. 따라서, 반도체 기판이 필요치 않기 때문에, ID 칩의 비용은 드라마틱하게 감소될 수 있다. 예컨대, 12 인치의 직경을 가진 실리콘 기판을 사용하는 경우는 730 x 920 mm2의 크기를 가진 유리 기판을 사용하는 경우와 비교된다. 실리콘 기판은 약 73000 mm2의 면적을 가지는 반면에, 유기 기판은 약 672000mm2의 면적을 가지고, 즉 유리 기판은 실리콘 기판보다 약 9.2배 크다. 약 672000 mm2의 면적을 가진 유리 기판에서, 1 mm 직사각형의 면적을 각각 가진 약 672000 칩들은 기판을 전달하기 위한 마진이 고려되지 않을때 형성되며, 이는 실리콘 기판상에 형성된 ID 칩들보다 약 9.2배이다. 적은 제조 단계들을 필요로하는 730 x 920 mm2의 크기를 가진 유리 기판을 사용하는 경우에, ID 칩들을 대량 생산하는 설비투자비용은 12 인치의 직경을 가진 실리콘 기판이 사용되는 경우의 1/3만큼 감소될 수 있다. 게다가, 본 발명에 따르면, 집적 회로가 유리 기판으로부터 분리된후에, 유리 기판은 재사용될 수 있다. 따라서, 유리 기판을 사용하는 경우에, 비용은 파손된 유리 기판을 보상하거나 또는 유리 기판의 표면을 세정하는 비용이 고려될때조차도 실리콘 기판을 사용하는 경우와 비교하여 현저하게 감소될 수 있다. 비록 유리 기판이 재사용되지 않고 폐기될지라도, 730 x 920mm2를 가진 유리 기판은 12 인치의 직경을 가진 실리콘 기판과 비교하여 비용면에서 약 절반이다. 결과로서, ID 칩의 비용이 드라마틱하게 감소될 수 있다는 것이 명백하다.
따라서, 730 x 920 mm2의 크기를 가진 유리 기판을 사용하는 ID 칩은 12인치의 직경을 가진 실리콘 기판을 사용하는 ID 칩에 비하여 비용면에서 단 1/30이다. ID 칩이 일회용으로 사용될 것으로 예상되기 때문에, 비용이 저렴할 수 있는 본 발명의 ID 칩은 이러한 응용에서 매우 효과적이다.
이러한 실시예 모드에서는 집적 회로가 가요성 기판으로부터 분리되거나 또는 가요성 기판에 부착되는 예가 기술된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 예컨대, 집적 회로는 집적 회로의 제조 단계들동안 열처리에 대하여 저항을 가질 수 있는 유리 기판의 내열성 기판이 사용되는 경우에 반드시 분리되어야 하는 것이 아니다.
더욱이, 본 발명의 IC 카드는 앞의 제조 방법에서 언급된 바와같이 형성될 수 있다. IC 카드가 디스플레이 장치를 가질때 디스플레이 장치는 집적 회로로부터 분리되어 형성될 뿐만아니라 제 2기판에 부착될 수 있거나 또는 디스플레이 장치는 집적 회로와 함께 형성되고 제 2기판에 부착될 수 있다는 것에 유의해야 한다.
실시예 1
실시예 1은 다른 기판들위에 각각 형성된 안테나 및 집적 회로가 서로 전기적으로 접속되는 ID 칩의 구조를 기술하며, 이는 실시예 모드들과 다르다.
도 11A에 도시된 바와같이, 개방 부분을 가진 뱅크(1200)가 형성되며, 각각의 와이어링(1201, 1202)의 부분들은 이러한 실시예의 ID 칩의 개방 부분에서 노출된다.
접착제(1207)는 단자(1203)를 커버하도록 뱅크(1200)위에 형성되며, 커버 재료(1208)는 접착제(1207)에 의하여 뱅크(1200)에 부착된다. 비등방성 도전 수지는 접착제(1207)를 위하여 사용될 수 있다.
안테나(1209)는 커버 재료(1208)상에 사전에 형성된다. 안테나(1209)는 커버 재료(1208)의 뱅크(1200)의 반대 측면상에 형성된다. 안테나(1209)의 부분은 커버 재료(1208)내에 형성된 접촉홀을 통해 단자(1203) 측면상에서 노출된다. 안테나(1209)는 커버 재료(1208)의 뱅크(1200) 측면상에 형성될 수 있다는 것에 유의해야 한다. 안테나(1209) 및 단자(1203)는 접착제(1207)로서 비등방성 도전 수지를 사용함으로서 전기적으로 접속될 수 있다.
비등방성 도전수지는 도전성 재료가 수지에서 분산되는 재료이다. 이하의 예들은 수지로서 사용될 수 있으며, 즉 에폭시 수지, 우레탄 수지 및 아크릴 수지와 같은 열경화 수지, 폴리에틸렌 수지 및 폴리프로필렌 수지와 같은 열가소성 수지, 실록산 수지 등으로서 사용될 수 있다. 도전재료로서, 예컨대 Ni, Au 등에 의하여 도금되는 폴리스티렌 및 에폭시와 같은 플라스틱 입자, Ni, Au, Ag, 땜납과 같은 금속 입자, 미립자 또는 섬유질 탄소, Au에 의하여 도금된 섬유질 Ni 등이 사용될 수 있다. 도전재료의 크기는 안테나(1209) 및 단자(1203)사이의 거리에 따라 적절하게 결정된다.
안테나(1209) 및 단자(1203)는 비등방성 도전 수지에 초음파들을 공급함으로서 서로 압력 본딩되거나 또는 초음파 광을 가진 조사를 사용하여 비등방성 도전수지를 경화시킴으로써 서로 압력 본딩될 수 있다.
비록 이러한 실시예가 비등방성 도전 수지로 형성된 접착제(1207)과 안테나(1209) 및 단자(1203)를 전기적으로 접촉하는 예를 도시할지라도, 본 발명은 이러한 구조에 제한되지 않는다. 안테나(1209) 및 단자(1203)는 접착제(1207)에 대한 대용물로서 방성 도전막을 압력 본딩함으로서 전기적으로 접속될 수 있다.
비록 집적 회로가 분리된 다음에 가요성 기판에 부착되는 예를 실시예가 기술할지라도, 본 발명은 이러한 구조에 제한되지 않는다. 예컨대, 집적 회로를 제조하는 프로세스에서 유리 기판과 같이 열처리에 견딜 수 있는 기판을 사용할때, 집적 회로는 반드시 분리될 필요가 없다. 도 11B는 유리 기판을 사용함으로서 형성되는 ID 칩의 한 모드를 도시한 단면도이다.
도 11B에 도시된 ID 칩에서, 유리 기판은 기판(1210)으로서 사용되다. 접착제는 집적 회로를 위하여 사용되는 반도체 소자들(1211 내지 1210) 및 기판(1210)사이에 삽입되며, 이의 결과로서 기판(1210) 및 기본막(1215)은 서로 접촉하도록 형성된다. 구조에서는 Na, 알칼리 토류 금속, 물 등과 같은 알칼리 금속이 반도체 소자들(1211 내지 1214)에 포함된 반도체 막내로 침투하는 가능성이 존재하지 않는 다.
실시예 2
실시예 2는 본 발명의 ID 칩 또는 IC 카드에 사용된 광다이오드의 예를 기수란다.
도 12A는 이러한 실시예의 ID 칩 또는 IC 카드의 단면도를 도시한다. 도 12A에서, 광다이오드(1500)는 제 2층간 절연막(1501)위에 형성되며, 광다이오드(1500)가 드라이브를 제어하는 TFT(1502)는 제 1층간 절연막(1503) 및 제 2층간 절연막(1501)에 의하여 커버된다. 비록 TFT(1502)가 두개의 층간 절연막들, 즉 제 1층간 절연막(1503) 및 제 2층간 절연막(1501)에 의하여 커버될지라도, 이러한 실시예들은 이러한 구조에 제한되지 않는다. TFT(1502)는 층간 절연막의 단층 또는 층간 절연막들의 3개 이상의 층들에 의하여 커버될 수 있다.
광다이오드(1500)는 제 2층간 절연막(1501)위에 형성된 캐소드(1504), 광전 변환을 수행하는, 캐소드(1504)위에 형성된 광전 변환층(1505), 및 광전 변환층(1505)위에 형성된 애노드(1506)를 포함한다. 특히, 캐소드(1504)는 Li 또는 Cs와 같은 알칼리 금속, Ca, Sr, 또는 Mg와 같은 알칼리 토류 금속, 이들을(Mg:Ag, Al:Li, 또는 Mg:In)을 포함하는 합금, 이들(CaF2 또는 CaN)의 화학적 화합물 또는 Yb 또는 Er과 같은 토류 금속으로 형성될 수 있다. 광전 변환층(1505)은 수소를 포함하는 비결정성 실리콘막을 사용함으로서 형성될 수 있다. 더욱이, 애노드(1506)는 인듐 주석 산화물(ITO), 아연 산화물(ZnO), 인듐 아연 산화물(IZO) 또 는 갈륨-도핑된 아연 산화물(GZO)과 같은 광전달 도전성 산화물 재료로 형성될 수 있다. 더욱이, 애노드는 ITO 및 실리콘 산화물(ITSO)을 포함하는 인듐 주석 산화물 또는 아연 산화물(ZnO)가 2 내지 20%의 범위내에서 혼합되는 실리콘 산화물 함유 인듐 산화물로 형성될 수 있다.
캐소드(1504), 광전 변환층(1505) 및 애노드(1506)는 각각 단층 구조 또는 적층 구조를 가질 수 있다는 것에 유의해야 한다.
도 12B에 도시된 바와같이, 광을 차폐하는 차폐막(1513)은 광다이오드(1511)에 대하여 기판(1510)의 반대측면상에 제공된다. 따라서, 광다이오드(1511)에 입력되는 광의 방향은 제한될 수 있다. 광을 차폐할 수 있는 금속막, 안료로 추가된 수지 등은 차폐막(1513)을 위하여 사용될 수 있다.
도 12B에서, 발광 소자(1512)로부터 방사된 광은 기판의 반대 측면쪽으로 향하며, 차폐막(1513)은 기판(1510)으로부터의 광이 우선적으로 광다이오드(1511)에 입력되도록 형성된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 차폐막(1513)을 형성하는 위치는 도 13B에 도시된 위치에 제한되지 않는다. 더욱이, 발광 소자(1512)로부터 방사된 광의 방향과 관련하여, 광은 도 12B에 도시된 구조에 제한되지 않고 기판(1510)쪽으로 방사될 수 있다.
차폐막(1513)은 실시예 모드들에서 기술된 구조를 가진 광다이오드가 사용될지라도 형성될 수 있다는 것에 유의해야 한다.
본 발명의 ID 칩 또는 IC 카드에서 사용된 광다이오드는 이러한 실시예의 구조에 제한되지 않는다.
이러한 실시예는 실시예 1과 결합될 수 있다.
실시예 3
하나의 도전성 막을 패터닝함으로서 TFT 및 안테나에 함께 접속된 와이어링을 형성하는 경우에 ID 칩 또는 IC 카드의 구조는 도 13A를 참조로하여 설명될 것이다. 도 13A는 이러한 실시예에 따른 ID 칩 또는 IC 카드의 단면도이다.
도 13A에서, 도면부호 1401는 발광 소자(1409)의 동작을 제어하는 TFT를 표시한다. TFT(1401)은 섬형 반도체막(1402), 섬형 반도체막(1402)과 접촉하는 게이트 절연막(1403), 및 이들 사이에 삽입된 게이트 절연막(1403)과 섬형 반도체막(1402)을 중첩하는 게이트 전극(1404)을 포함한다. TFT(1401)는 제 1층간 절연막(1405) 및 제 2층간 절연막(1406)으로 커버된다. 이러한 실시예에서, TFT(1401)는 두개의 층간 절연막들, 즉 제 1층간 절연막(1405) 및 제 2층간 절연막(1406)으로 커버된다. 그러나, 이러한 실시예는 이러한 구조에 제한되지 않는다. TFT(1401)은 단층 또는 층간 절연막들의 3개 이상의 층들로 커버될 수 있다.
제 2층간 절연막(1406)상에 형성된 와이어링(1407)은 제 1층간 절연막(1405) 및 제 2층간 절연막(1406)내에 형성된 접촉홀을 통해 섬형 반도체막(1402)에 접속된다.
안테나(1408)는 제 2층간 절연막(1406)위에 형성된다. 도전막은 제 2층간 절연막(1406)위에 형성되고, 와이어링(1407) 및 안테나(1408)를 형성하기 위하여 패터닝된다. 와이어링(1407)과 함께 안테나(1408)를 형성함으로서, ID 칩 또는 IC 카드를 제조하는 다수의 단계들은 감소될 수 있다.
다음으로, 하나의 도전막을 패터닝함으로서 TFT 및 안테나의 게이트 전극을 형성하는 경우에 ID 칩 또는 IC 카드의 구조는 도 13B를 참조로하여 설명될 것이다. 도 13B는 이러한 실시예에 따른 ID 칩 또는 IC 카드의 단면도이다.
도 13B에서, 도면부호 1411은 발광 소자(1419)의 동작을 제어하는 TFT를 표시한다. TFT(1411)는 섬형 반도체막(1412), 섬형 반도체막(1412)을 중첩하는 게이트 절연막(1413), 및 이 사이에 삽입된 게이트 절연막(1413)과 섬형 반도체막(1412)을 중첩하는 게이트 전극(1414)을 포함한다. 안테나(1418)는 게이트 절연막(1413) 위에 형성된다. 도전성막은 게이트 절연막(1413) 위에 형성되고, 게이트 전극(1414) 및 안테나(1418)를 형성하기 위하여 패터닝된다. 게이트 전극(1414)과 함께 안테나(1418)를 형성함으로서, ID 칩 또는 IC 카드를 제조하는 다수의 단계들은 감소될 수 있다.
이러한 실시예 모드에서는 집적 회로가 개별적으로 준비되는 기판으로로부터 분리되고 이 기판에 부착되는 예가 기술된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 예컨대, 집적 회로는 유리 기판과 같이 집적 회로의 제조단계들에서 열처리에 저항할 수 있는 내열성 기판이 사용되는 경우에 반드시 분리될 필요가 없다.
실시예 4
실시예 4는 발광 소자의 동작을 제어하는 TFT가 도 14A 내지 도 14C를 참조할때 p-형인 경우에 화소의 단면도를 기술한다. 도 14A 내지 도 14C에서, TFT에 직접 또는 전기적으로 접속되는 발광 소자내에 포함된 두개의 전극들중 한 전극(제 1전극)이 애노드이고 다른 전극(제 2전극)이 캐소드이나 제 1전극이 캐소드일 수 있고 제 2 전극이 애노드일 수 있다는 것에 유의해야 한다.
도 14A는 TFT(6001)이 p-형이며 발광 소자(6003)로부터 방사된 광이 제 1 전극(6004) 측면으로부터 추출되는 경우에 화소의 단면도를 도시한다. 도 14A에서, 발광 소자(6003)의 제 1전극(6004)은 와이어링(6009)을 통해 TFT(6001)에 전기적으로 접속된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. TFT(6001)에 집적 접속되는 와이어링(6009)의 부분은 제 1전극(6004)로서 사용될 수 있다.
TFT(6001)는 제 1층간 절연막(6007) 및 제 2층간 절연막(6002)으로 커버된다. 비록 도 14A에서 TFT(6001)가 두개의 절연막들, 즉 제 1층간 절연막(6007) 및 제 2층간 절연막(6002)에 의하여 커버되며, 본 발명은 이러한 구조에 제한되지 않는다. TFT(6001)는 층간 절연막의 단층 또는 층간 절연막들의 3개 이상의 층들에 의하여 커버될 수 있다.
개방 부분을 가진 뱅크(6008)는 제 2층간 절연막(6002)위에 형성된다. 제 1전극(6004)의 부분은 뱅크(6008)의 개방 부분내에서 노출되며, 제 1전극(6004), 전자발광층(6005) 및 제 2전극(6006)은 순차적으로 적층된다.
도 14A에서, 제 1전극(6004)은 애노드이며, 제 2전극(6006)은 캐소드이다. 각각의 애노드 및 캐소드에 적절한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6004)은 광을 전달할 수 있는 두께의 재료를 사용함으로서 형성된다는 것에 유의해야 한다. 제 2전극(6006)은 광을 반사하거나 또는 차폐할 수 있는 두께 또는 재료를 사용함으로서 형성된다.
전자발광층(6005)은 단층 또는 다수의 층들을 가지도록 형성된다. 다수의 층들의 구조의 경우에, 캐리어 전달 특성들과 관련한 이하의 층들은 홀 주입층, 홀 전달층, 발광층, 전자 전달층, 전자 주입층 등으로서 분류될 수 있다. 홀 주입층, 홀 전달층, 발광층, 전자 전달층 및 전자 주입층은 전자발광층(6005)이 발광층외에 홀 주입층, 홀 전달층, 전자 전달층 및 전자 주입층중 일부를 가질때 제 1전극(6004)상에 상기와 같은 순서로 적층된다. 각각의 층들의 경계는 반드시 개별적일 필요가 없으며, 경계는 각각의 층들을 형성하는 재료들이 인접층들내에서 부분적으로 혼합되기 때문에 임의의 경우에 명확하게 구별될 수 없다. 층들의 각각은 유기재료 또는 무기재료로 형성될 수 있다. 유기재료와 관련하여, 고분자 중량 재료, 중간 분자 중량 재료 및 저분자 중량 재료중 어느 하나가 사용될 수 있다. 중간 분자 중량 재료는 반복된 구조 유닛들의 수(중합 정도)가 약 2 내지 20인 저중합체를 의미한다. 홀 주입층 및 홀 전달층간이 명확하게 구별되지 않으며, 이들 층들 둘 다는 홀 전달특성(홀 이동성)을 반드시 가지지 않는다. 홀 주입층은 애노드와 접촉되며, 홀 주입층과 접촉하는 층은 편리함을 위하여 홀 전달층으로서 구별된다. 동일한 사항이 전자 전달층 및 전자 주입층에 적용되다. 캐소드와 접촉하는 층은 전자 주입층이라 불리는 반면에, 전자 주입층과 접촉하는 층은 전자 전달층이라 불린다. 발광층은 임의의 경우에 전자 전달층의 기능을 가질 수 있으며 이에 따라 발광 전자 전달층이라 불린다.
도 14A에 도시된 화소의 경우에, 발광 소자(6003)로부터 방사된 광은 화살표로 도시된 바와같이 제 1전극(6004) 측면으로부터 추출될 수 있다.
도 14B는 TFT(6011)가 p-형이고 발광 소자(6013)로부터 방사된 광이 제 2전극(6016) 측으로부터 추출되는 경우의 화소의 단면도를 기술한다. 도 14B에서, TFT(6011)에 직접 접속되는 와이어링의 부분은 제 1전극(6014)로서 사용된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 발광 소자(6013)의 제 1전극(6014)은 개별적으로 형성된 와이어링을 통해 TFT(6011)에 전기적으로 접속될 수 있다.
전자발광층(6015) 및 제 2전극(6016)은 제 1전극(6014)위에 순차적으로 적층된다. 도 14B에서, 제 1전극(6014)은 애노드이며, 제 2전극(6016)은 캐소드이다. 각각의 애노드 및 캐소드에 적합한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6014)은 광을 반사하거나 또는 차폐할 수 있는 두께 또는 재료를 사용함으로서 형성된다. 제 2전극(6016)은 광을 전송할 수 있는 재료 또는 두께를 사용함으로서 형성된다.
전자발광층(6015)은 도 14A에 도시된 전자발광층(6005)과 동일한 방식으로 형성될 수 있다. 도 14B에 도시된 화소의 경우에, 발광 소자(6013)로부터 방사된 광은 화살표로 도시된 바와같이 제 2전극(6016)으로부터 추출될 수 있다.
도 14C는 TFT(6021)가 p-형이고 발광 소자(6023)로부터 방사된 광이 제 1전극(6024) 및 제 2전극(6026)이 반대 측면들로부터 추출되는 경우의 화소의 단면도를 기술한다. 비록 발광 소자(6023)의 제 1전극(6024)가 와이어링(6029)를 통해 TFT(6021)에 전기적으로 접속되는 구조를 도 14C가 기술할지라도, 본 발명은 이에 제한되지 않는다. TFT(6021)에 직접 접속되는 와이어링(6029)의 부분은 제 1 전 극(6024)으로서 사용될 수 있다.
전자발광층(6025) 및 제 2전극(6026)은 제 1전극(6024)위에 순차적으로 적층된다. 도 14C에서, 제 1전극(6024)는 애노드이며, 캐소드 전극(6026)은 캐소드이다. 각각의 애노드 및 캐소드에 적합한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6024) 및 제 2전극(6026)은 광을 전송할 수 이는 재료 또는 두께를 사용함으로서 각각 형성된다는 것에 유의해야 한다.
전자발광층(6025)은 도 14A에 도시된 전자발광층(6005)과 동일한 방식으로 형성될 수 있다. 도 14C에 도시된 화소의 경우에, 발광 소자(6023)로부터 방사된 광은 화살표에 도시된 바와같이 제 1전극(6024) 및 제 2전극(6026)의 반대 측면들로부터 추출될 수 있다.
이러한 실시예에서, TFT들(6001, 6011, 6021)은 두개의 TFT들이 직렬로 접속되는 두개의 게이트 전극들(이중 게이트 구조)을 가진 구조를 각각 가진다. 그러나, 이러한 실시예는 이러한 구조에 제한되지 않는다. 하나의 게이트 전극을 포함하는 단일 게이트 구조 또는 3개 이상의 TFT들이 직렬로 접속되는 3개 이상의 게이트 전극들을 가진 다중-게이트 전극이 사용될 수 있다.
실시예 5
실시예 5는 도 15A 내지 도 15C를 참조로하여 발광 소자의 동작을 제어하는 TFT가 n-형일때 화소의 단면 구조를 기술한다. 발광 소자의 두개의 전극들과 관련하여 TFT에 직접 또는 간접적으로 접속된 하나의 전극(제 1전극)이 캐소드이고 다른 전극(제 2전극)이 애노드인 경우가 도 15A 내지 도 15C에 도시되나 제 1전극이 애노드일 수 있고 제 2전극이 캐소드일 수 있다는 것에 유의해야 한다.
도 15A는 TFT(6031)가 n-형이고 발광 소자(6033)로부터 방사된 광이 제 1전극(6034) 측으로부터 추출될 때 화소의 단면도를 도시한다. 도 15A에서, 발광 소자(6033)의 제 1 전극(6034)는 와이어링(6039)을 통해 TFT(6031)에 전기적으로 접속된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. TFT(6031)에 직접 접속된 와이어링(6039)의 부분은 제 1전극(6034)로서 사용될 수 있다.
전자발광층(6035) 및 제 2전극(6036)은 제 1전극(6034)위에 순차적으로 적층된다. 도 15A에서, 제 1전극(6034)은 캐소드이고 제 2전극(6036)은 애노드이다. 각각의 애노드 및 캐소드에 적합한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6034)가 광을 전송할 수 있는 재료 또는 두께를 사용함으로서 형성될 수 있다는 것에 유의해야 한다. 제 2전극(6036)은 광을 차례 또는 반사할 수 있는 재료 또는 두께를 사용함으로서 형성된다.
전자발광층(6035)은 도 14A에 도시된 전자발광층(6005)과 동일한 방식으로 형성될 수 있다. 전자 주입층, 전자 전달층, 발광층, 홀 전달층 및 홀 주입층은 전자발광층(6035)이 발광 소자외에 홀 주입층, 홀 전달층, 전자 전달층 및 전자 주입층중 일부를 포함하는 경우에 제 1전극(6034)위에 상기와 같은 순서로 적층된다는 것에 유의해야 한다.
도 15A에 도시된 화소의 경우에, 발광 소자(6033)로부터 방사된 광은 화살표로 도시된 바와같이 제 1전극(6034)로부터 추출될 수 있다.
도 15B는 TFT(6041)이 n-형이고 발광 소자(6043)로부터 방사된 광이 제 2전 극(6046) 측으로부터 추출되는 경우의 화소의 단면도를 기술한다. 도 15B에서, TFT(6041)에 직접 접속되는 와이어링의 부분은 제 1전극(6044)으로서 사용된다. 그러나, 본 발명은 이러한 구조에 제한되지 않는다. 발광 소자(6043)의 제 1전극(6044)은 개별적으로 형성된 와이어링을 통해 TFT(6041)에 전기적으로 접속될 수 있다.
전자발광층(6045) 및 제 2전극(6046)은 제 1전극(6044)위에 순차적으로 적층된다. 도 15B에서, 제 1전극(6044)은 캐소드이고 제 2전극(6046)은 애노드이다. 각각의 애노드 및 캐소드에 적합한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6044)은 광을 차폐하거나 또는 반사할 수 있는 재료 또는 두께를 사용함으로서 형성된다. 제 2전극(6046)은 광을 전송할 수 있는 재료 또는 두께를 사용함으로서 형성된다.
전자발광층(6045)은 도 15A에 도시된 전자발광층(6035)과 동일한 방식으로 형성될 수 있다. 도 15B에 도시된 화소의 경우에, 발광 소자(6043)로부터 방사된 광은 화살표로 도시된 바와같이 제 2전극(6046)으로부터 추출될 수 있다.
도 15C는 TFT(6051)이 n-형이고 발광 소자(6053)로부터 방사된 광이 제 1전극(6054) 및 제 2전극(6056)의 반대 측면들로부터 추출되는 경우의 화소의 단면도를 기술한다. 비록 발광 소자(6053)의 제 1전극(6054)가 와이어링(6059)을 통해 TFT(6051)에 전기적으로 접속되는 구조를 도 15C가 도시할지라도, 본 발명은 이러한 구조에 제한되지 않는다. TFT(6051)에 직접 접속된 와이어링(6059)의 부분은 제 1전극(6054)로서 사용될 수 있다.
전자발광층(6055) 및 제 2전극(6056)은 제 1전극(6054)위에 순차적으로 적층된다. 도 15C에서, 제 1전극(6054)은 캐소드이며 제 2전극(6056)은 애노드이다. 각각의 애노드 및 캐소드에 적합한 재료들은 실시예 모드들에서 언급될 수 있다. 제 1전극(6054) 및 제 2전극(6056)은 광을 전송할 수 있는 재료 또는 두께를 사용함으로서 각각 형성되는 것에 유의해야 한다.
전자발광층(6055)은 도 15A에 도시된 전자발광층(6035)과 동일한 방식으로 형성될 수 있다. 도 15C에 도시된 화소의 경우에, 발광 소자(6053)로부터 방사된 광은 화살표들에 의하여 도시된 바와같이 제 1전극(6054) 및 제 2전극(6056)의 반대측면들로부터 추출될 수 있다.
이러한 실시예에서, TFT들(6031, 6041, 6051)은 두개의 TFT들이 직렬로 접속되는 두개의 게이트 전극들을 가진 구조(이중 게이트 구조)를 각각 가진다. 그러나, 이러한 실시예는 이러한 구조에 제한되지 않는다. 하나의 게이트 전극을 포함하는 단일 게이트 구조 또는 3개 이상의 TFT들이 직렬로 접속되는 3개 이상의 게이트 전극들이 사용될 수 있다.
실시예 6
실시예 6은 본 발명의 ID 칩 또는 IC 카드에서 사용되는 구조를 기술한다.
도 16A는 실시예에 따른 TFT의 단면도를 도시한다. 도면부호 701는 n-채널 TFT를 나타내며, 도면부호 702는 p-채널 TFT를 나타낸다. n-채널 TFT(710)의 구성은 예로서 상세히 설명될 것이다.
n-채널 TFT(701)는 활성층으로서 사용될 섬형 반도체막(705)을 포함한다. 섬형 반도체막(705)은 소스 영역 및 드레인 영역으로서 사용될 두개의 불순물 영역들(703), 두개의 불순물 영역들(703)사이에 삽입된 채널 형성 영역(704), 및 불순물 영역들(703) 및 채널 형성 영역(704)사이에 삽입된 두개의 LDD(약하게 도핑된 드레인) 영역들(710)을 포함한다. n-채널 TFT(701)은 섬형 반도체막(705)을 커버하는 게이트 절연막(706), 게이트 전극(707) 및 절연막들로 형성된 두개의 측벽들(708, 709)을 더 포함한다.
비록 게이트 전극(707)이 본 실시예에서 두 개의 도전막들(707a, 707b)을 포함할지라도, 본 발명은 이러한 구성에 제한되지 않는다. 게이트 전극(707)은 두 개 이상의 층 도전막들 또는 단층 도전막을 포함할 수 있다. 게이트 전극(707)은 섬형 반도체막(705) 및 게이트 절연막(706)의 채널 형성 영역(704)을 중첩한다. 측벽들(708, 709)은 섬형 반도체막(705) 및 게이트 절연막(706)의 두개의 LDD 영역들(710)을 중첩한다.
예컨대, 측벽들(708)은 100nm을 가진 실리콘 산화물 막을 에칭함으로서 형성될 수 있는 반면에, 측벽들(709)은 200nm의 두께를 가진 LTO 막(저온 산화물 막)을 에칭함으로서 형성될 수 있다. 이러한 실시예에서, 측벽들(708)을 위하여 사용된 실리콘 산화물막은 플라즈마 CVD 방법에 의하여 형성되며, 측벽들(709)을 위하여 사용된 LTO 막은 저압 CVD 방법에 의하여 형성된다. 비록 실리콘 산화물막이 질소를 포함할 수 있을지라도 질소 원자들의 수는 산소 원자들의 수보다 적게 세팅된다.
마스크로서 게이트 전극(707)을 사용하여 섬형 반도체막(705)에 n-형 불순물 을 도핑한후에, 측벽들(708, 709)은 형성되며, n-형 불순물 성분은 마스크들로서 측벽들(708, 709)을 이용하는 섬형 반도체막(705)에 도핑되며, 이에 따라 불순물 영역들(703) 및 LDD 영역들(710)은 개별적으로 형성될 수 있다.
p-채널 TFT(702)은 n-채널 TFT(701)과 동일한 구성을 가지나, p-채널 TFT(702)의 섬형 반도체막(711)의 구조만이 다르다. 섬형 반도체막(711)은 LDD 여역을 가지지 않으나, 두개의 불순물 영역들(712) 및 이들 불순물 영역들사이에 삽입된 채널 형성 영역(713)을 포함한다. 불순물 영역들(712)은 p-형 불순물로 도핑된다. 비록 p-채널 TFT(702)이 LDD 영역을 가지지 않는 예를 도 16A가 기술할지라도, 본 발명은 이러한 구성에 제한되지 않는다. p-채널 TFT(702)는 LDD 영역을 포함할 수 있다.
도 16B는 도 16A에 도시된 각각의 TFT가 단층을 가진 측벽들을 가지는 경우를 도시한다. 도 16B에 도시된 n-채널 TFT(721) 및 p-채널 TFT(722)은 각각 단층(728, 729)을 가진 측벽들을 포함한다. 측벽들(728, 729)은 예컨대 100nm의 두께를 가진 실리콘 산화물막을 에칭함으로서 형성될 수 있다. 이러한 실시예에서, 측벽(728, 729)을 위하여 사용된 실리콘 산화물막은 플라즈마 CVD 방법에 의하여 형성된다. 실리콘 산화물막은 질소를 포함할 수 있으나, 질소 원자들의 수는 산호 원자들의 수보다 적게 세팅된다.
도 16C는 하부-게이트 TFT들의 구조를 도시한다. 도면부호 741는 n-채널 TFT를 표시하며 도면부호 742는 p-채널 TFT를 표시한다. n-채널 TFT(741)는 예로서 상세히 설명될 것이다.
도 16C에서, n-채널 TFT(741)은 섬형 반도체막(745)을 포함한다. 섬형 반도체막(745)은 소스 영역 및 드레인 영역으로서 사용되는 두개의 불순물 영역들(743), 불순물 영역들(743)사이에 삽입된 채널 형성 영역(744), 및 두개의 불순물 영역들(743) 및 채널 형성 영역(744)사이에 삽입된 두개의 LDD(약하게 도핑된 드레인) 영역들(750)을 포함한다. n-채널 TFT(741)는 게이트 절연막(746), 게이트 전극(747) 및 절연막으로부터 형성된 보호막(748)을 더 포함한다.
게이트 전극(747)은 섬형 반도체막(745)의 채널 형성 영역(744) 및 이 사이의 게이트 절연막(746)을 중첩한다. 게이트 절연막(746)은 게이트 전극(747)을 형성한후에 형성되며, 섬형 반도체막(745)은 게이트 절연막(746)을 형성한후에 형성된다. 보호막(748)은 게이트 절연막(746) 및 이들 사이의 채널 형성 영역(744)을 중첩한다.
보호막(748)은 예컨대 100nm의 두께를 가진 실리콘 산화물 막을 에칭함으로서 형성될 수 있다. 이러한 실시예에서, 실리콘 산화물 막은 보호막(748)으로서 플라즈마 CVD 방법에 의하여 형성된다. 실리콘 산화물막은 질소를 포함할 수 있으나 질소 원자들의 수는 산소 원자들의 수보다 적게 세팅된다.
레지스트로 형성된 마스크를 이용하여 섬형 반도체막(745)에 n-형 불순물을 도핑한후에, 보호막(748)은 형성되며, n-형 불순물은 마스크로서 보호막(748)을 이용함으로서 섬형 반도체막(745)에 도핑되며, 이에 따라 불순물 영역들(743) 및 LDD 영역들(750)은 개별적으로 형성된다.
비록 p-채널 TFT(742)가 n-채널 TFT(741)와 거의 동일한 구조를 가질지라도, p-채널 TFT(742)의 섬형 반도체막(751)의 구조만이 다르다. 섬형 반도체막(751)은 LDD 영역을 포함하지 않으나 두개의 불순물 영역들(752) 및 이들 불순물 영역들(752)사이에 삽입된 채널 형성 영역들(753)을 포함한다. 불순물 영역들(752)은 p-형 불순물로 도핑된다. 비록 p-채널 TFT(742)가 LDD 영역을 가지는 예를 도 16C가 기술할지라도, 본 발명은 이러한 구조에 제한되지 않는다. p-채널 TFT(742)는 LDD 영역을 포함할 수 있다.
이러한 실시예는 실시예 1 내지 5와 자유롭게 결합될 수 있다.
실시예 7
이러한 실시예에서, 큰 크기의 기판을 사용하여 다수의 ID 칩들 또는 IC 카드들을 제조하는 방법이 기술될 것이다.
집적 회로(401) 및 안테나(402)는 내열성 기판위에 형성된다. 그 다음에, 집적 회로(401) 및 안테나(402)는 내열성 기판으로부터 분리되고 기판(403)에 부착되며, 이는 도 17A에 도시된 접착제(404)와 함께 개별적으로 준비된다. 비록 집적 회로(401) 및 안테나(402)의 세트가 기판(403)에 부착되는 모드를 도 17A가 기술할지라도, 본 발명은 이러한 구성에 제한되지 않는다. 선택적으로, 서로 접속되는 집적 회로(401) 및 안테나(402)의 다수의 세트들은 내열성 기판으로부터 분리되고 동시에 기판(403)상에 부착될 수 있다.
도 17B에 도시된 바와 같이, 커버 재료(405)는 기판(403)에 부착되며, 이에 따라 집적 회로(401) 및 안테나(402)는 그 사이에 삽입된다. 이 시간에, 접착제(406)는 집적 회로(401) 및 안테나(402)를 커버하기 위하여 기판(403)위에 공급 된다. 커버 재료(405)를 기판(403)에 부착함으로서, 도 17C에 도시된 상태가 획득된다. 집적 회로(401) 및 안테나(402)의 위치들을 명확하게 도시하기 위하여 도 17C는 집적 회로(401) 및 안테나(402)를 기술하며 이에 따라 이들은 커버 재료(405)를 통해 명확하게 보여진다는 것에 유의해야 한다.
도 17D에 도시된 바와같이, 집적 회로(401) 및 안테나(402)의 세트는 다이싱 또는 스크라이빙에 의하여 집적 회로(401) 및 안테나(402)의 다른 세트로부터 분리되며 이에 따라 ID 칩 또는 IC 카드(407)가 완성된다.
이러한 실시예는 집적 회로(401)와 함께 안테나(402)를 분리하는 예를 도시하나, 이러한 실시예는 이러한 구성에 제한되지 않는다. 안테나는 기판(403)위에 미리 형성될 수 있으며, 집적 회로(401)는 집적 회로(401) 및 안테나(402)가 서로 전기적으로 접속되도록 기판에 부착될 수 있다. 선택적으로, 기판(403)에 집적 회로(401)를 부착한후에, 안테나는 안테나가 집적 회로(401)에 전기적으로 접속되도록 기판에 부착될 수 있다. 선택적으로, 안테나는 커버 재료(405)위에 미리 형성될 수 있으며, 커버 재료(405)는 집적 회로(401)가 안테나에 전기적으로 접속될 수 있도록 기판(403)상에 부착될 수 있다.
기판(403) 및 커버 재료(405)가 가요성일때, ID 칩 또는 IC 카드(407)는 응력을 받는동안 사용될 수 있다. 본 발명에서, 응력 완화 막을 사용하면, ID 칩 또는 IC 카드(407)에 공급된 압력이 어느 정도 완화된다. 더욱이, 다수의 장벽막들을 제공함으로서, 각각의 장벽막에 대한 응력은 억제될 수 있으며, 이에 따라 알칼리 금속, 알칼리 토류금속 또는 물이 반도체 소자내로 분산되기 때문에 유발되는 반도체 소자의 특성에 대한 악영향들이 방지될 수 있도록 억제될 수 있다.
유리 기판을 사용하는 ID 칩이 IDG 칩(식별 유리 칩)으로서 언급될 수 있는 반면에 가요성 기판을 사용하는 ID 칩이 IDF 칩(식별 가요성 칩)으로서 언급될 수 있다는 것을 유의해야 한다.
이러한 실시예는 실시예 1 내지 6과 자유롭게 결합될 수 있다.
실시예 8
실시예 8은 하나의 기판상에 형성된 다수의 집적 회로를 분리할때 형성될 홈의 형상을 기술한다. 도 18A는 홈(601)이 형성되는 기판(603)의 평면도이다. 도 18B는 도 18A의 A-A'를 취한 단면도이다.
집적 회로(602)는 기판(603)상에 형성된 분리층(604)위에 형성된다. 홈(601)은 집적 회로들(602)사이에 형성되며, 분리층(604)을 노출시키기 위하여 충분히 깊게 형성된다. 이러한 실시예에서 다수의 집적 회로들(602)은 완전하지 않으나 홈들(601)에 의하여 부분적으로 분리된다.
다음에, 도 18C 및 도 18D는 각각 에칭에 의하여 분리층(604)을 제거하기 위하여 도 18A 및 도 18B에 도시된 홈(601)내로 에칭 가스가 흐르는 모드를 도시한다. 도 18C는 홈(610)이 형성되는 기판(603)의 평면도에 대응한다. 도 18D는 도 18C의 A-A'를 취한 단면도에 대응한다. 분리층(604)은 홈(601)으로부터 파선(605)에 의하여 표시된 영역으로 에칭된다는 것이 가정된다. 다수의 집적 회로들(602)은 완전하지 않으나 홈들(601)에 의하여 부분적으로 분리되며 도 18C 및 도 18D에 도시된 바와같이 서로 부분적으로 접속된다. 따라서, 분리층(104)을 에칭한후에 지지체가 손실됨에 따라 각각의 집적 회로(602)가 이동하는 것을 방지하는 것이 가능하다.
도 18C 및 도 18D에 도시된 모드가 형성된후에, 집적 회로들(602)은 개별적으로 준비되는 접착제를 사용하여 기판 등을 테이프를 사용하여 기판(603)으로부터 분리된다. 기판(603)으로부터 분리된 다수의 집적 회로들(602)은 서 절단되기전 또는 후에 지지 매체상에 부착된다.
이러한 실시예는 ID 칩 또는 IC 카드의 제조방법의 예를 기술한다. 본 발명에 따른 ID 칩 또는 IC 카드의 제조방법은 본 실시예에서 기술된 구조에 제한되지 않는다.
이러한 실시예는 실시예들 1 내지 7과 자유롭게 결합될 수 있다.
실시예 9
본 발명의 ID 칩이 가요성 기판을 사용하여 형성될때, ID 칩은 가요성 또는 곡선형 면을 가진 대상물에 부착되기에 적합하다. 재기록될 수 없는 ROM와 같은 메모리가 본 발명의 ID 칩내에 포함된 집적 회로내에 형성될때, ID 칩과 함께 부착된 대상물들의 위조물이 방지될 수 있다. 예컨대, 상품 값들이 주로 제조지역들 및 제조업자들에 따르는 식품들에 본 발명의 ID 칩을 적용하면 제조지역 및 제조업자의 미스라벨링(mislabeling)이 방지되어 유리하다.
특히, 본 발명의 ID 칩은 언어 태그들, 가격 태그들, 및 명칭 태그들과 같이 대상물들의 정보를 가진 태그들에 부착된다. 또한, 본 발명의 ID 칩 그 자체는 이러한 태그들로서 이용될 수 있다. 예컨대, ID 칩은 가족 명부들, 주민번호들, 여 권들, 자격증들, 식별 카드들, 멤버 카드들, 감정 증명서들, 신용카드들, 현금 카드들, 지불 카드들, 상담 카드들 및 출퇴근 카드들과 같이 사실을 증명하는 문서들에 대응하는 증명서들에 부착될 수 있다. 더욱이, 예컨대, ID 칩은 계산서들, 수표들, 수송 노트들, 선적 증명서들, 보관 증명서들, 주권들, 채권들, 상품권 및 저당증서와 같이 사법으로 재산권을 나타내는 증명서들에 대응하는 포트폴리오에 부착될 수 있다.
도 19A는 본 발명의 ID 칩(1302)과 함께 부착된 수표(1301)의 예를 도시한다. 비록 ID 칩(1302)이 도 19A에서 수표(1301)의 내부에 부착될지라도, ID 칩(1302)은 수표의 표면상에 노출되도록 제공될 수 있다.
도 19B는 본 발명의 ID 칩(1303)과 함께 부착된 여권(1304)의 예를 도시한다. 비록 ID 칩(1303)이 도 19B에서 여권(1304)의 제 1면에 부착될지라도, ID 칩(1302)은 여권의 다른 면에 부착될 수 있다.
도 19C는 본 발명의 ID 칩(1305)과 함께 부착된 상품권(1306)의 예를 도시한다. ID 칩(1305)은 상품권들(1306)의 내부 또는 노출될 상품권의 표면상에 부착될 수 있다.
TFT들을 가진 집적 회로를 사용하는 ID 칩은 저가이며, 이에 따라 본 발명의 ID 칩은 소비자들에 의하여 폐기되는 ID 칩들에 적합할 수 있다. 특히, 수 엔에서 수십 엔의 가격차가 판매에 영향을 미치는 제품들에 ID 칩이 적용될때, 본 발명의 저가 및 얇은 ID 칩을 가진 패킹 재료는 매우 유리하다. 패킹 재료는 플라스틱 포장, 플라스틱 병, 쟁반 및 캡슐과 같은 지지 매체와 동일하며, 이러한 지지 매체는 대상물을 포장하기 위한 모양을 가지거나 또는 가질 수 있다.
본 발명의 ID 칩(1307)과 함께 부착되는 패킹 재료(1308)에 의하여 판매용 호텔조식(1309)을 패킹하는 상태가 도 20A에 도시된다. ID 칩(1307)으로 가격 및 제품 유형을 저장함으로서, 호텔조식(1309)의 비용은 판독기/기록기의 기능을 가진 레지스터에 의하여 계산될 수 있다.
예컨대, 본 발명의 ID 칩들은 제품의 유통 프로세스가 관리되도록 제품 라벨에 부착될 수 있다.
도 20B에 도시된 바와 같이, 본 발명의 ID 칩(1311)은 점착성을 가진 후면을 가진 제품 라벨(1310)과 같은 지지 매체에 부착된다. ID 칩(1311)과 함께 부착된 라벨(1310)은 제품(1312)에 풀로 붙여진다. 제품(1312)에 대한 식별 정보는 라벨(1310)에 부착된 ID 칩(1311)으로부터 무선으로 판독될 수 있다. 따라서, 제품의 유통 프로세스의 관리는 ID 칩(1311)에 의하여 용이하게 이루어진다.
정보를 기록할 수 있는 비휘발성 메모리를 사용하는 경우에, ID 칩(1311)에 포함된 집적 회로의 메모리로서, 제품(1312)의 유통 프로세서의 정보는 저장될 수 있다. 제품들의 제조 단계시에 저장된 프로세스 정보는 도매업자, 소매업자 및 소비자가 제조지역들, 제조업자들, 제조일, 처리 방법들을 용이하게 파악하도록 할 수 있다.
이러한 실시예는 실시예 1 내지 8과 자유롭게 결합될 수 있다.

Claims (16)

  1. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자는 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되는, 반도체 장치.
  2. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, 반도체 장치.
  3. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 안테나, 상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, 반도체 장치.
  4. 반도체 장치에 있어서,
    집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 집적 회로는 접속 단자, 안테나에 의하여 상기 접속 단자에 입력되는 교류 신호로부터 전원 공급 전압을 발생시키는 정류 회로, 상기 수광 소자에서 수신된 제 1 신호를 복조하는 복조 회로, 및 제 2 신호를 발생시키기 위하여 복조되는 상기 제 1 신호에 따라 산술 연산을 수행하는 논리 회로를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 발광 소자는 상기 제 2 신호를 광신호로 변환할 수 있고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, 반도체 장치.
  5. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판 위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, 반도체 장치.
  6. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판 위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, 반도체 장치.
  7. 반도체 장치에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 안테나, 상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, 반도체 장치.
  8. 반도체 장치에 있어서,
    집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 집적 회로는 접속 단자, 안테나에 의하여 상기 접속 단자에 입력되는 교류 신호로부터 전원 공급 전압을 발생시키는 정류 회로, 상기 수광 소자에서 수신된 제 1 신호를 복조하는 복조 회로, 및 제 2 신호를 발생시키기 위하여 복조되는 상기 제 1 신호에 따라 산술 연산을 수행하는 논리 회로를 포함하고,
    상기 발광 소자는 상기 제 2 신호를 광신호로 변환할 수 있고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판 위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, 반도체 장치.
  9. 제 5 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 기판은 유리 기판이고, 상기 제 2 기판은 플라스틱 기판인, 반도체 장치.
  10. IC 카드에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, IC 카드.
  11. 제 10 항에 있어서,
    상기 안테나, 상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, IC 카드.
  12. IC 카드에 있어서,
    집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 집적 회로는 접속 단자, 안테나에 의하여 상기 접속 단자에 입력되는 교류 신호로부터 전원 공급 전압을 발생시키는 정류 회로, 상기 수광 소자에서 수신된 제 1 신호를 복조하는 복조 회로, 및 제 2 신호를 발생시키기 위하여 복조되는 상기 제 1 신호에 따라 산술 연산을 수행하는 논리 회로를 포함하고,
    상기 발광 소자는 상기 제 2 신호를 광신호로 변환할 수 있고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 일체형으로 형성되는, IC 카드.
  13. IC 카드에 있어서,
    안테나;
    박막 트랜지스터를 포함하는 집적 회로;
    발광 소자; 및
    수광 소자를 포함하고,
    상기 발광 소자 및 상기 수광 소자 각각은 비단결정 박막을 사용하여 광전 변환을 수행하는 층을 갖고,
    상기 안테나, 상기 발광 소자 및 상기 수광 소자는 상기 집적 회로에 전기적으로 접속되고,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판 위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, IC 카드.
  14. 제 13 항에 있어서,
    상기 안테나, 상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 상기 제 1 기판 위에 형성된 후 이로부터 분리되고, 상기 제 2 기판에 부착되는, IC 카드.
  15. 제 12 항에 있어서,
    상기 집적 회로, 상기 발광 소자 및 상기 수광 소자는 제 1 기판 위에 형성된 후 이로부터 분리되고, 제 2 기판에 부착되는, IC 카드.
  16. 제 13 항 또는 제 15 항에 있어서,
    상기 제 1 기판은 유리 기판이고 상기 제 2 기판은 플라스틱 기판인, IC 카드.
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