KR20070007667A - 엠아이엠 커패시터를 갖는 반도체소자 및 그것을 제조하는방법 - Google Patents

엠아이엠 커패시터를 갖는 반도체소자 및 그것을 제조하는방법 Download PDF

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Abstract

본 발명은 엠아이엠 커패시터를 갖는 반도체소자 및 그것을 제조하는 방법에 대해 개시한다. 개시된 본 발명에 따른 반도체 소자는 반도체 칩영역이 구비된 기판; 반도체 칩영역의 가장자리 부위 상에 배치된 제 1금속전극; 반도체 칩영역의 가장자리 부위 상에 배치되고, 상기 제 1금속전극에 인접한 제 2금속전극;및 제 1금속전극 및 제 2금속전극 사이에 개재된 유전막을 포함한다. 따라서, 상기한 구성에 의하면, 본 발명은 반도체 칩영역의 가장자리 상에 기판 면에 대해 수직방향으로 솟는 라인 형태의 엠아이엠 커패시터를 형성함으로써, 단위 반도체 칩 면적당 높은 커패시턴스를 얻을 수 있다. 또한, 기존의 캐패시터의 제 1금속전극을 오픈시키는 공정이 불필요함에 따라, 공정을 단순화할 수 있다.

Description

엠아이엠 커패시터를 갖는 반도체소자 및 그것을 제조하는 방법{Semiconductor device having a MIM capacitor and method of fabricating the same}
도 1은 종래기술에 따른 엠아이엠 커패시터를 갖는 반도체 소자를 설명하기 위한 것으로서, 기판의 반도체 칩영역을 확대한 평면도.
도 2a 내지 도 2f는 종래기술에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 것으로서, 도 1의 절단선Ⅰ-Ⅰ'에 따라 취해진 공정별 단면도.
도 3은 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체소자를 설명하기 위한 것으로서, 기판의 반도체 칩영역을 확대한 평면도.
도 4a 내지 도 4e는 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 것으로서, 도 3의 절단선Ⅱ-Ⅱ'에 따라 취해진 공정별 단면도.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 엠아이엠 커패시터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
엠아이엠(metal-insulator-metal; MIM) 커패시터는 커패시턴스를 제어하기 쉽고, 폴리-인슐레이터-폴리(poly-insulator-poly; PIP) 커패시터에 비해 전압 및 주파수 변화에 따른 커패시턴스의 변화가 작다. 따라서, 엠아이엠 커패시터는 AD 컨버터(analog to digital converter), RF 소자, 스위칭 커패시터 필터, 시모스 이미지 센서(CMOS image sensor; CIS) 등에 널리 사용된다. 한편, 반도체소자가 고집적화함에 따라, 단위 반도체 칩 면적(unit of chip area)당 높은 커패시턴스를 갖는 엠아이엠 커패시터가 요구된다.
도 1은 종래기술에 따른 엠아이엠 커패시터를 갖는 반도체 소자를 설명하기 위한 것으로서, 기판의 반도체 칩영역을 확대한 평면도이다.
도 1에 도시된 바와 같이, 종래 기술에 따른 반도체소자는 반도체 칩영역(1)이 구비된 기판(11)과, 반도체 칩영역(1)의 기판 상에 각각 배치된 엠아이엠 커패시터(C1) 및 금속배선(M1)을 포함하여 구성된다. 상기 엠아이엠 커패시터(C1)은 상기 기판 면에 대해 수평인 방향으로 적층된 구조를 가진다. 상기 엠아이엠 커패시터들(C1)은 제 1금속전극(13a)과, 상기 제 1금속전극(13a) 상에 배치되어 제 2금속전극을 이루는 제 1금속 플러그(미도시) 및 제 2금속전극 패턴(21a)과, 상기 제 1금속전극(13a)과 상기 제 2금속전극 사이에 개재된 유전막(미도시)을 포함한다. 상기 금속배선(M1)은 제 1금속전극(13a)과 동일 레벨에 위치하는 제 1금속배선(13b)와, 제 2금속전극 패턴(13b)와 동일 레벨에 위치하는 제 2금속배선(21b)를 포함한다. 한편, 도 1에서 미설명된 도면부호 h1는 제 1금속전극(13a)과 제 2금속전극 패 패턴(21a) 간의 연결통로인 제 1비아 홀을 나타낸 것이다. 또한, 도면부호 h2는 제 1금속배선(13b)와 제 2금속배선(21b) 사이의 연결통로인 제 2비아 홀을 나타낸 것이다.
도 2a 내지 도 2f는 종래기술에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 것으로서, 도 1의 절단선Ⅰ-Ⅰ'에 따라 취해진 공정별 단면도이다.
도 2a에 도시된 바와 같이, 반도체 칩영역이 구비된 반도체기판(11)을 제공한다. 상기 반도체기판(11)은 트랜지스터(도시하지 않음)와 같은 개별소자들 또는 배선들(도시하지 않음)이 형성되어 있을 수 있다.
상기 반도체 칩영역(1) 내의 기판(11) 위에 제 1금속전극(13a) 및 제 1금속배선(13b)을 동시에 형성한다. 상기 제 1금속전극(13a) 및 제 1금속배선(13b)은 알루미늄막으로 형성하는 것이 바람직하다. 상기 제 1금속전극(13a) 및 제 1금속배선(13b)은 4500∼5500Å두께로 형성하는 것이 바람직하다. 상기 제 1금속전극(13a)은 커패시터의 하부전극에 해당된다. 상기 제 1금속전극(13a) 및 제 1금속배선(13b)을 갖는 기판 위에 층간절연막(15)을 형성한다.
도 2b에 도시된 바와 같이, 층간절연막(15)을 선택 식각하여 적어도 제 1금속전극(13a)의 일부위를 노출하는 제 1비아 홀(h1)을 형성한다. 상기 제 1비아 홀(h1)을 가진 기판 위에 SiN막(17)을 형성한다. 상기 SiN(17)은 캐패시터의 유전막 형성을 위한 것으로서, 고유전 특성을 가진 다른 막으로 대체될 수도 있다.
도 2c에 도시된 바와 같이, SiN막(17) 및 층간절연막(15)을 선택 식각하여 적어도 상기 제 1금속배선(13b)의 일부위를 노출하는 제 2비아 홀(h2)을 형성한다. 상기 제 2비아 홀(h2)를 갖는 기판 위에 제 1금속막(19)을 형성한다. 상기 제 1금속막(19)은 텅스텐막으로 형성하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 상기 층간절연막(15)의 상부 표면이 노출되는 시점까지 상기 제 1금속막 및 SiN막을 평탄화하여 상기 제 1비아 홀(h1) 및 제 2비아 홀(h2)을 매립시키는 각각의 제 1금속 플러그(19a) 및 제 2금속 플러그(19b)를 형성한다. 이때, 상기 제 1금속막 및 및 SiN막의 평탄화 공정에서, 상기 제 1금속 플러그(19a) 내에 잔류된 SiN막이 커패시터의 유전막(18)이 된다.
도 2e에 도시된 바와 같이, 제 1금속 플러그(19a) 및 제 2금속 플러그(19b)를 가진 기판 위에 제 2금속막(21)을 형성한다. 상기 제 2금속막(21)은 알루미늄막으로 형성하는 것이 바람직하다. 상기 제 2금속막(21)은 4000∼5000Å두께로 형성하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 상기 제 2금속막을 선택 식각하여 상기 제 1금속 플러그(19a)와 접촉하는 제 2금속전극 패턴(21a) 및 상기 제 2금속 플러그(19b)와 접촉하는 제 2금속배선(21b)을 형성한다. 상기 제 1금속 플러그(19a) 및 제 2금속전극 패턴(21a)은 제 2금속전극을 구성한다. 상기 제 2금속전극은 커패시터의 상부전극에 해당된다.
상술한 종래의 기술에서는, 엠아이엠 커패시터의 제 1금속전극을 오픈하기 위한 제 1비아홀 식각 공정과 제1및 제 2금속배선들의 연결을 위한 제 2비아 홀 식각 공정 등 층간절연막에 2회의 식각 공정을 수행한다. 따라서, 층간절연막 식각을 위한 포토 마스크 수가 증가됨에 따라, 반도체 소자의 제조 공정이 복잡해진다. 또한, 반도체 칩영역에서 엠아이엠 커패시터영역이 차지하는 비율이 높아서 고집적화에 불리하며, 단위 반도체 칩 면적(unit of chip area)당 얻을 수 있는 커패시턴스값에 한계가 있다.
상기 문제점을 해결하고자, 본 발명의 기술적 과제는 엠아이엠 커패시터를 갖는 반도체소자를 제공하되, 고집적화에 유리하고 단위 반도체 칩 면적당 높은 커패시턴스를 얻을 수 있는 반도체소자를 제공하는 데 있다.
본 발명의 다른 기술적 과제는 기존의 캐패시터의 제 1금속전극을 오픈시키는 식각 공정을 1회로 제한함으로써, 포토 마스크 수를 줄여 공정을 단순화할 수 있는 반도체소자의 제조방법을 제공하려는 것이다.
상기 기술적 과제를 이루기 위하여, 본 발명은 엠아이엠 커패시터를 갖는 반도체소자를 제공한다. 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체 소자는 반도체 칩영역이 구비된 기판; 반도체 칩영역의 가장자리 부위 상에 배치된 제 1금속전극; 반도체 칩영역의 가장자리 부위 상에 배치되고, 상기 제 1금속전극에 인접한 제 2금속전극;및 제 1금속전극 및 제 2금속전극 사이에 개재된 유전막을 포함한다.
상기 제 1금속전극 및 제 2금속전극은 차례로 적층된 복수의 금속전극 패턴들 및 상기 금속전극 패턴들 사이의 금속 플러그들을 포함하는 것이 바람직하다.
상기 금속전극 패턴들은 알루미늄막이고, 상기 금속 플러그들은 텅스텐막인 것이 바람직하다.
상기 다른 기술적 과제를 이루기 위해, 본 발명에 따른 반도체 소자의 제조방법은 반도체 칩영역이 구비된 기판을 제공하는 제 1공정; 반도체 칩영역의 가장자리 상에 서로 인접한 제 1금속전극 패턴 및 제 2금속전극 패턴을 동시에 형성하는 제 2공정; 제 1금속전극 패턴 및 제 2금속전극 패턴을 갖는 기판 상에 제 1및 제 2금속전극 패턴 사이의 영역을 채우는 층간절연막을 형성하는 제 3공정;및 층간절연막 내에 상기 제 1금속전극 패턴 및 제 2금속전극 패턴과 각각 접촉하는 제 1및 제 2금속 플러그들을 형성하는 제 4공정을 포함한다. 상기 제 2공정, 제 3공정 및 제 4공정은 적어도 1회 순차적으로 그리고 반복적으로 실시한다.
상기 제 2공정에서, 상기 반도체 칩영역 상에 상기 제 1금속전극 패턴 및 제 2금속전극 패턴과 동일 레벨을 가진 금속배선을 형성하는 것을 포함한다.
상기 제 4공정에서, 상기 층간절연막 내에 상기 금속배선과 접촉하며, 상기 제 1및 제 2금속 플러그들과 동일 레벨을 가진 제 3금속 플러그를 형성하는 것을 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 다음에 소개되는 실시 예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 층 및 영역의 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체소자를 설명하기 위한 것으로서, 기판의 반도체 칩영역을 확대한 평면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체소자는 반도체 칩영역(30)이 구비된 기판(41)과, 반도체 칩영역(30)의 기판 상에 각각 배치된 엠아이엠 커패시터(C2) 및 금속배선(M2)을 포함하여 구성된다. 상기 엠아이엠 커패시터(C2)는, 정확히는, 반도체 칩영역(30) 내의 가장자리 상에 배치되며, 상기 기판 면에 대해 수직방향으로 솟은 라인 형태로 패터닝된다. 상기 엠아이엠 커패시터(C2)는 제 1금속전극(A), 제 1금속전극(A)과 인접한 제 2금속전극(C) 및 제 1금속전극(A)와 제 2금속전극(C) 사이에 개재된 유전막(B)을 포함한다. 상기 엠아이엠 커패시터(C2)를 이루는 제 1금속전극(A), 제 2금속전극(C) 및 유전막(B)는 모두 반도체 칩영역(30)의 가장자리 상에 배치된다. 상기 엠아이엠 커패시터(C2)에서, 상기 제 1금속전극(A) 및 제 2금속전극(C) 중 적어도 하나는 평면도로부터 보여질 때 닫혀진 루프 형태를 가지거나, 또는 평행한 직선 형태를 가진다.
상기 엠아이엠 커패시터(C2)에서, 상기 제 1금속전극(A) 및 제 2금속전극(C)은 각각 동일 레벨로 배치된 복수개의 금속전극 패턴들(미도시)로 구성된다. 상기 금속배선(M2)은 상기 제 1금속전극(A) 및 제 2금속전극(C)를 구성하는 다수개의 금속전극 패턴들과 동일 레벨로 배치된다. 상기 금속배선(M2)은 제 1금속배선(43c) 및 제 2금속배선(49c)를 포함한다. 한편, 도 3에서 미설명된 도면부호 h5는 제 1금속배선(43c)과 제 2금속배선(49c) 간의 연결통로인 제 3비아 홀을 나타낸 것이다.
도 4a 내지 도 4e는 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체 소자 의 제조방법을 설명하기 위한 것으로서, 도 3의 절단선Ⅱ-Ⅱ'에 따라 취해진 공정별 단면도이다. 이하, 도 4a 내지 도 4e를 참고로 하여 본 발명에 따른 엠아이엠 커패시터를 갖는 반도체 소자의 제조방법을 설명하기로 한다.
도 4a에 도시된 바와 같이, 반도체 칩영역이 구비된 반도체기판(41)을 제공한다. 상기 기판(41)은 트랜지스터(도시하지 않음)와 같은 개별소자들 또는 배선들(도시하지 않음)이 형성되어 있을 수 있다. 상기 반도체 칩영역의 기판(41) 상에 제 1금속전극 패턴(43a), 제 2금속전극 패턴(43b) 및 제 1금속배선(43c)를 동시에 형성한다. 상기 제 2금속전극 패턴(43b)은 상기 제 1금속전극 패턴(43a)과 일정 간격을 유지하도록 배치된다. 상기 제 1금속전극 패턴(43a) 및 제 2금속전극 패턴(43b)은 상기 반도체 칩 영역의 가장자리 상에 배치된다. 상기 제 1금속전극 패턴(43a), 제 1제 2금속전극 패턴(43b) 및 제 1금속배선(43c)은 알루미늄막으로 형성하는 것이 바람직하다. 상기 제 1금속전극 패턴(43a), 제 2금속전극 패턴(43b) 및 제 1금속배선(43c)은 4000∼5000Å두께로 형성하는 것이 바람직하다. 상기 제 1금속전극 패턴(43a), 제 1제 2금속전극 패턴(43b) 및 제 1금속배선(43c)을 갖는 기판 상에 층간절연막(45)을 형성한다.
도 4b에 도시된 바와 같이, 상기 층간절연막(45)을 선택 식각하여 상기 제 1금속전극 패턴(43a)을 노출하는 제 1비아 홀(h3), 제 2금속전극 패턴(43b)을 노출하는 제 2비아 홀(h4) 및 제 1금속배선(43c)의 적어도 일부위를 노출하는 제 3비아 홀(h5)을 동시에 형성한다. 상기 제 1비아 홀(h3), 제 2비아 홀(h4) 및 제 3비아 홀(h5)을 갖는 기판 상에 제 1금속막(미도시)을 형성한다. 상기 제 1금속막은 텅스 텐막으로 형성하는 것이 바람직하다. 상기 층간절연막(45)의 상부 표면이 노출되는 시점까지 제 1금속막을 평탄화하여 제 1비아 홀(h3)을 채워 제 1금속전극 패턴(43a)과 접촉하는 제 1금속 플러그(47a), 제 2비아 홀(h4)을 채워 제 2금속전극 패턴(43b)과 접촉하는 제 2금속 플러그(47b) 및 제 3비아 홀(h5)을 채워 제 1금속배선(43c)와 접촉하는 제 3금속 플러그(47c)를 동시에 형성한다.
도 4c에 도시된 바와 같이, 상기 제 1금속 플러그(47a), 제 2금속 플러그(47b) 및 제 3금속 플러그(47c)를 가진 기판 위에 제 2금속막(49)을 형성한다. 상기 제 2금속막(49)은 알루미늄막으로 형성하는 것이 바람직하다. 상기 제 2금속막(49)은 2500∼3000Å두께로 형성하는 것이 바람직하다.
도 4d에 도시된 바와 같이, 제 2금속막을 선택 식각하여 상기 제 1금속 플러그(47a)와 접촉하는 또 다른 제 1금속전극 패턴(49a), 상기 제 2금속 플러그(47b)와 접촉하는 또 다른 제 2금속전극 패턴(49b) 및 제 3금속 플러그(47c)와 접촉하는 제 2금속배선(49c)을 동시에 형성한다. 상기 제 1금속전극 패턴(43a), 제 1금속 플러그(47a) 및 또 다른 제 1금속전극 패턴(49a)은 기판 면에 대해 수직인 방향으로 솟은 라인 형태로 제작한 것으로서, 커패시터의 제 1금속전극(A)에 해당된다. 상기 제 2금속전극 패턴(43b), 제 2금속 플러그(47b) 및 또 다른 제 2금속전극 패턴(49b)는, 마찬가지로, 기판 면에 대해 수직인 방향으로 솟은 라인 형태로 제작한 것으로서, 커패시터의 제 2금속전극(C)에 해당된다. 한편, 상기 제 1금속전극 패턴(43a), 제 1금속 플러그(47a) 및 또 다른 제 1금속전극 패턴(49a)과 상기 제 2금속전극 패턴(43b), 제 2금속 플러그(47b) 및 또 다른 제 2금속전극 패턴(49b) 사이에 잔류된 층간절연막은, 제 1금속전극(A) 및 제 2금속전극(C)과 마찬가지로 기판 면에 대해 수직방향으로 솟은 라인 형태로 제작한 것으로서, 커패시터의 유전막(c2)에 해당된다. 커패시터의 하부전극은 제 1금속전극(A) 또는 제 2금속전극(C) 중 어느 것이던지 무관하다. 상기 제 1금속배선(43c), 제 3금속 플러그(47c) 및 제 2금속배선(49c)는 금속배선(M2)을 구성하고 있다.
도 4e에 도시된 바와 같이, 상술한 도 4a 내지 도 4d까지의 공정을 반복 시행하여 기판 면에 대해 수직방향으로 다층 패턴을 가진 엠아이엠 커패시터(C2) 및 금속배선(M2)을 제조할 수 있다.
따라서, 본 발명에 따르면, 반도체 칩영역 가장자리 상에 상기 기판과 각각 접촉하는 제 1금속전극, 유전막 및 제 2금속전극을 형성함으로써, 고집적화 및 커패시턴스 증가 면에서 유리하다.
본 발명에 따르면, 반도체 칩영역의 가장자리 상에 기판 면에 대해 수직방향으로 솟는 라인 형태의 엠아이엠 커패시터를 형성함으로써, 단위 반도체 칩 면적당 높은 커패시턴스를 얻을 수 있다. 또한, 기존의 캐패시터의 제 1금속전극을 오픈시키는 공정이 불필요하여 포토마스크 수가 감소된다. 따라서, 공정을 단순화할 수 있다. 한편, 본 발명은 반도체 칩영역의 가장자리 상에 엠아이엠 커패시터를 제조함으로써, 기존에 비해 칩영역의 공간활용도를 높여 고집적화에 유리한 이점이 있다.

Claims (6)

  1. 반도체 칩영역이 구비된 기판;
    상기 반도체 칩영역의 가장자리 부위 상에 배치된 제 1금속전극;
    상기 반도체 칩영역의 가장자리 부위 상에 배치되고, 상기 제 1금속전극에 인접한 제 2금속전극;및
    상기 제 1금속전극 및 제 2금속전극 사이에 개재된 유전막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 제 1금속전극 및 제 2금속전극은 차례로 적층된 복수의 금속전극 패턴들 및 상기 금속전극 패턴들 사이의 금속 플러그들을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서, 상기 금속전극 패턴들은 알루미늄막이고, 상기 금속 플러그들은 텅스텐막인 것을 특징으로 하는 반도체 소자.
  4. 반도체 칩영역이 구비된 기판을 제공하는 제 1공정;
    상기 반도체 칩영역의 가장자리 상에 서로 인접한 제 1금속전극 패턴 및 제 2금속전극 패턴을 동시에 형성하는 제 2공정;
    상기 제 1금속전극 패턴 및 제 2금속전극 패턴을 갖는 기판 상에 제 1및 제 2금속전극 패턴 사이의 영역을 채우는 층간절연막을 형성하는 제 3공정;
    상기 층간절연막 내에 상기 제 1금속전극 패턴 및 제 2금속전극 패턴과 각각 접촉하는 제 1및 제 2금속 플러그들을 형성하는 제 4공정을 포함하되,
    상기 제 2공정, 제 3공정 및 제 4공정은 적어도 1회 순차적으로 그리고 반복적으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서, 상기 제 2공정에서, 상기 반도체 칩영역의 기판 상에 상기 제 1금속전극 패턴 및 제 2금속전극 패턴과 동일 레벨을 가진 금속배선을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서, 상기 제 4공정에서, 상기 층간절연막 내에 상기 금속배선과 접촉하며, 상기 제 1및 제 2금속 플러그들과 동일 레벨을 가진 제 3금속 플러그를 형성하는 것을 포함하는 반도체 소자의 제조방법.
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