KR20070006578A - 전자 기판과 그 제조 방법, 전기 광학 장치의 제조 방법,및 전자 기기의 제조 방법 - Google Patents

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Abstract

본 발명의 전자 기판의 제조 방법은 기판 위에 배선 패턴을 형성하는 공정과, 상기 배선 패턴이 형성된 상기 기판에 대하여, 개구부를 갖는 마스크를 설치하는 공정과, 상기 마스크의 상기 개구부를 통하여, 상기 배선 패턴의 부분 영역에 소정 처리를 실시하는 공정을 구비한다. 상기 개구부는 상기 기판과 상기 마스크의 위치 맞춤의 정밀도에 의거하는 크기를 가진다.
배선 패턴, 마스크, 반도체 장치, 액정 표시 장치, 패시베이션막

Description

전자 기판과 그 제조 방법, 전기 광학 장치의 제조 방법, 및 전자 기기의 제조 방법{ELECTRONIC SUBSTRATE AND ITS MANUFACTURING METHOD, ELECTRO-OPTICAL DEVICE MANUFACTURING METHOD, AND ELECTRONIC APPARATUS MANUFACTURING METHOD}
도 1은 전기 광학 장치의 일 실시예인 액정 표시 장치를 나타낸 모식도.
도 2는 액정 표시 장치에서의 반도체 장치의 실장 구조의 설명도.
도 3은 반도체 장치의 사시도.
도 4a 및 4b는 반도체 장치의 단자 부분을 확대하여 나타낸 도면.
도 5a 내지 5g는 반도체 장치의 제조 방법을 설명하기 위한 공정도.
도 6은 마스크의 개구부의 크기를 설명하기 위한 도면.
도 7은 전자 기기의 일례를 나타낸 사시도.
도 8a 및 8b는 저항 소자의 변형예를 나타낸 평면도.
도면의 주요 부분에 대한 부호의 설명
111a, 112a : 전극 111d : 입력 배선
111dy : 입력 단자 111T : 장출부(張出部)
12 : 수지 돌기 20 : 도전막
24 : 전극 패드 26 : 패시베이션막
100: 액정 표시 장치 110 : 액정 패널
111, 112 : 기판 121 : 반도체 장치
122 : 밀봉 수지 123 : 배선 기판
124 : 이방성 도전막
본 발명은 전자 기판과 그 제조 방법, 전기 광학 장치의 제조 방법, 및 전자 기기의 제조 방법에 관한 것이다.
최근, 반도체 장치는 전자 기기의 소형화 및 고기능화에 따라, 패키지 자체의 소형화 또는 고밀도화가 요구되고 있다. 일례로서, 반도체 소자 위에 폴리실리콘을 이용하여 저항을 내장시키는 기술이 알려져 있다. 예를 들어, 일본국 공개특허소58-7848호 공보에는 폴리실리콘에 불순물을 도핑한 다결정 입계를 사용하여 저항을 형성하는 기술이 개시되어 있다. 또한, 일본국 공개특허2003-46026호 공보에는, 반도체 소자 위의 재배치 배선부에, 후막 형성법에 의해 저항 페이스트를 도포·경화시켜, 저항부를 형성하는 기술이 개시되어 있다.
기판 위에 설치된 저항 등의 수동 소자를 사용하여 임피던스 제어 등을 행할 시에는 저항값을 고정밀도로 관리할 필요가 있지만, 상기 기술에서는 요구된 정밀도를 확보하는 것이 곤란하고, 신뢰성이 높은 저항부가 얻어지지 않는다.
또한, 상기 기술에서는 저항부를 형성하기 위한 독립된 프로세스가 필요하 여, 생산성이 저하된다는 문제가 생긴다.
그래서, 재배치 배선 등, 기판 위에 설치되는 배선 패턴의 일부를 이용하여 저항 소자를 형성하는 것을 생각할 수 있다. 이 경우, 마스크를 이용하여 배선을 가공하게 되지만, 기판에 대한 마스크의 위치 맞춤 정밀도가 낮으면, 마스크의 개구부와 배선 패턴과의 위치 변위가 커지고, 개구부에 대응하여 형성되는 저항 소자가 소정 면적에서는 얻어지지 않는다는 문제가 생긴다.
본 발명은 고밀도의 저항부를 형성할 수 있는 전자 기판과 그 제조 방법, 전기 광학 장치의 제조 방법, 및 전자 기기의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 전자 기판의 제조 방법은 기판 위에 배선 패턴을 형성하는 공정과, 상기 배선 패턴이 형성된 상기 기판에 대하여, 개구부를 갖는 마스크를 설치하는 공정과, 상기 마스크의 상기 개구부를 통하여, 상기 배선 패턴의 부분 영역에 소정 처리를 실시하는 공정을 갖고, 상기 개구부가, 상기 기판과 상기 마스크의 위치 맞춤의 정밀도에 의거하는 크기를 가진다. 상기 개구부의 크기가, 상기 부분 영역의 크기와 상기 위치 맞춤의 허용 오차를 합한 크기 이상인 것이 바람직하다.
이 방법에 의하면, 기판과 마스크의 위치 맞춤 시에 오차가 생긴 경우에도, 마스크의 개구부가 위치 맞춤 정밀도에 의거하는 위치 변위를 포함하는 크기로 형성되어 있기 때문에, 배선 패턴이 소정의 크기보다도 작게 형성되는 것을 용이하게 방지할 수 있다.
상기 소정 처리를 실시하는 공정은 상기 배선 패턴의 일부를 제거하여, 저항 소자를 형성하는 공정을 갖는 것이 바람직하다. 이 저항 소자는 배선 패턴을 가공함으로써 형성되기 때문에, 별도의 저항 소자를 형성하기 위한 독립된 프로세스를 요구하지 않고, 생산성의 저하를 회피할 수 있다.
상기 배선 패턴의 형성 공정은 상기 기판 위에 제 1 배선 패턴을 형성하는 공정과, 상기 제 1 배선 패턴 위에, 상기 제 1 배선 패턴과는 상이한 재료로 이루어지는 제 2 배선 패턴을 형성하는 공정을 갖는 것이 바람직하다. 이 방법에 의하면, 예를 들어, 개구부를 통하여 가공에 의해 제 2 배선 패턴을 제거함으로써, 배선 패턴의 일부가 국소적으로 제 1 배선 패턴으로 구성되는 저항 소자를 형성할 수 있다. 또한, 에칭 처리 등에 의해 제 2 배선 패턴을 제거할 경우에는, 제 2 배선 패턴에 대응된 에칭재를 선택함으로써, 용이하게 제 2 배선 패턴만을 제거하는 것이 가능해진다.
상기 제 1 배선 패턴의 재료는 상기 제 2 배선 패턴의 재료보다도 저항값이 높은 것이 바람직하다. 이 방법에 의하면, 저항값이 큰 저항 소자를 용이하게 형성하는 것이 가능해진다.
이 방법은 상기 소정 처리가 실시된 상기 배선 패턴을 보호막으로 덮는 공정을 더 갖는 것이 바람직하다. 이 방법에 의하면, 저항 소자를 보호하여, 부식이나 단락을 방지하는 것이 가능해진다.
상기 마스크는 상기 기판 위에 도포된 수지재로 이루어지는 것이 바람직하다. 이 방법에 의하면, 스핀 코트, 액적 토출 방식, 인쇄법 등에 의해, 용이하게 마스크를 형성할 수 있다.
상기 마스크는 상기 기판 위에 부착된 필름재로 이루어지는 것이 바람직하다. 이 방법에 의하면, 미리 개구부를 형성한 필름재를 사용함으로써, 용이하게 마스크를 형성할 수 있다.
상기 기판이 반도체 소자를 가질 수도 있다. 이 방법에 의하면, 반도체 소자로서는 능동 영역에 형성되는 배선 패턴에 의해 트랜지스터 등의 스위칭 소자를 형성하는 구성이나, 반도체 소자를 내장하는 반도체칩을 능동 영역에 실장하는 구성으로 할 수 있다.
또한, 기판에 반도체 소자가 비탑재 상태, 즉 반도체 소자가 설치되어 있지 않는, 예를 들어 실리콘 기판 상태일지라도 적용 가능하다.
또한, 상기 배선 패턴으로서는 기판 위에 형성된 절연막 위에 형성되어 있는 구성에도 적용 가능하다.
본 발명의 전기 광학 장치의 제조 방법은 전자 기판이 실장되는 전기 광학 장치의 제조 방법으로서, 상기 전자 기판을 상기 제조 방법에 의해 제조한다. 본 발명의 전자 기기의 제조 방법은 전기 광학 장치를 구비한 전자 기기의 제조 방법으로서, 상기 전기 광학 장치를 상기 제조 방법에 의해 제조한다. 이들 방법에 의하면, 저항 소자가 정밀도가 좋게 형성된 고품질의 전기 광학 장치 및 전자 기기를 얻을 수 있는 동시에, 생산성이 저하되지 않고 효율적인 전기 광학 장치 제조 및 전자 기기 제조를 실현할 수 있다.
본 발명의 전자 기판은 기판과, 상기 기판 위에 형성되어, 소정 처리가 실시 된 부분 영역을 갖는 배선 패턴과, 상기 부분 영역에 대응하는 개구부를 갖는 마스크를 구비하여, 상기 개구부가, 상기 기판과 상기 마스크의 위치 맞춤의 정밀도에 의거하는 크기를 가진다.
이 전자 기판에 의하면, 기판과 마스크의 위치 맞춤 시에 오차가 생긴 경우에도, 마스크의 개구부가 위치 맞춤 정밀도에 의거하는 위치 변위를 포함하는 크기로 형성되어 있기 때문에, 배선 패턴이 소정의 크기보다도 작게 형성되게 되어, 소정 면적에서 가공할 수 없게 되는 것을 용이하게 방지할 수 있다.
상기 배선 패턴은 상기 부분 영역 부근에 형성된 저항 소자를 갖는 것이 바람직하다. 이 저항 소자는 배선 패턴을 가공함으로써 형성되기 때문에, 별도의 저항 소자를 형성하기 위한 독립된 프로세스를 요구하지 않고, 생산성의 저하를 회피할 수 있다.
상기 기판이 반도체 소자를 갖는 구성을 적절하게 채용할 수 있다. 이 경우, 반도체 소자로서는 능동 영역에 형성되는 배선 패턴에 의해 트랜지스터 등의 스위칭 소자를 형성하는 구성이나, 반도체 소자를 내장하는 반도체칩을 능동 영역에 실장하는 구성으로 할 수 있다.
상기 배선 패턴이 기판 위에 형성된 절연막 위에 형성되어 있는 구성도 적용 가능하다.
이하, 본 발명의 전자 기판과 그 제조 방법 및 전자 기기의 제조 방법의 실시예를 도 1 내지 도 8b를 참조하여 설명한다.
[전기 광학 장치]
도 1은 본 발명의 전기 광학 장치의 일 실시예인 액정 표시 장치를 나타낸 모식도이다.
도시된 액정 표시 장치(100)는 액정 패널(110)과, 반도체 장치(121)를 가진다. 또한, 필요에 따라, 편광판, 반사 시트, 백라이트 등의 부대 부재(도시 생략)가 적절히 설치된다.
액정 패널(110)은 유리나 플라스틱 등으로 구성되는 기판(111 및 112)을 구비하고 있다. 기판(111)과 기판(112)은 대향 배치되어, 밀봉재(도시 생략) 등에 의해 서로 부착되어 있다. 기판(111)과 기판(112) 사이에는 전기 광학 물질인 액정(도시 생략)이 봉입되어 있다. 기판(111)의 내면 위에는 ITO(Indium Tin Oxide) 등의 투명 도전체로 구성된 전극(111a)이 형성되고, 기판(112)의 내면 위에는 상기 전극(111a)에 대향 배치되는 전극(112a)이 형성되어 있다. 전극(111a) 및 전극(112a)은 직교하도록 배치되어 있다. 전극(111a) 및 전극(112a)은 장출부(111T)로 인출되고, 그 단부에는 각각 전극 단자(111bx) 및 전극 단자(111cx)가 형성되어 있다. 장출부(111T)의 에지부 근방에는 입력 배선(111d)이 형성되고, 그 내단부에도 단자(111dx)가 형성되어 있다.
장출부(111T) 위에는 밀봉 수지(122)를 통하여, 반도체 장치(121)가 실장되어 있다. 반도체 장치(121)는 예를 들어, 액정 패널(110)을 구동하는 액정 구동용 IC 칩이다. 반도체 장치(121)의 하면에는 다수의 범프 전극(도시 생략)이 형성되어 있고, 이것들의 범프는 장출부(111T) 위의 단자(111bx, 111cx, 111dx)에 각각 도전 접속된다.
입력 배선(111d)의 외단부에 형성된 입력 단자(111dy)에는 이방성 도전막(124)을 통하여 플렉시블 배선 기판(123)이 실장되어 있다. 입력 단자(111dy)는 플렉시블 배선 기판(123)에 설치된 배선(도시 생략)에 각각 도전 접속되어 있다. 외부로부터 플렉시블 배선 기판(123)을 통하여 제어 신호, 영상 신호, 전원 전위 등이 입력 단자(111dy)에 공급되고, 반도체 장치(121)에서 액정 구동용의 구동 신호가 생성되어, 액정 패널(110)에 공급된다.
이상에서 설명한 바와 같이 구성된 본 실시예의 액정 표시 장치(100)에 의하면, 반도체 장치(121)를 통하여 전극(111a)과 전극(112a) 사이에 적절한 전압이 인가됨으로써, 양(兩) 전극(111a, 112a)이 대향 배치되는 화소 부분의 액정을 재배향시켜 광을 변조할 수 있고, 이것에 의해 액정 패널(110) 내의 화소가 배열된 표시 영역에 원하는 화상을 형성할 수 있다.
도 2는 도 1의 H-H선에서의 측면 단면도이며, 상기 액정 표시 장치(100)에서의 반도체 장치(121)의 실장 구조의 설명도이다. 도 2에 나타낸 바와 같이, 반도체 장치(121)의 능동면(도시 하면)에는 IC측 단자로서 복수의 범프 전극(10)이 설치되고, 그 선단은 상기 기판(111)의 단자(111bx, 111dx)에 직접 도전 접촉하고 있다. 범프 전극(10)과 단자(111bx, 111dx) 사이의 도전 접촉 부분의 주위에는 열경화성 수지 등으로 구성되는 경화된 밀봉 수지(122)가 충전되어 있다.
[반도체 장치]
다음으로, 반도체 장치(121)의 단자 구조에 대해서 설명한다. 도 3은 단자가 형성되는 반도체 장치(121)의 능동면 측의 구조를 나타낸 부분 사시도이다.
반도체 장치(121)는 예를 들어, 액정 표시 장치의 화소를 구동하는 IC 칩이며, 그 능동면 측에는 박막트랜지스터 등의 복수의 전자 소자나 각 전자 소자 사이를 접속하는 배선 등의 전자 회로(집적 회로)가 형성되어 있다(모두 도시 생략).
도 3에 나타낸 반도체 장치(121)에서는 기판(P)의 능동면(121a)의 긴 변을 따라 복수의 전극 패드(24)가 정렬 배치되어 있다. 이 전극 패드(24)는 상술한 전자 소자 등으로부터 인출된 것이며, 전자 회로의 외부 전극으로서 기능하는 것이다. 또한, 능동면(121a)에서의 전극 패드열(24a)의 내측에는 그 전극 패드열(24a)을 따라 직선 형상으로 연속하는 수지 돌기(12)가 형성되어 있다. 또한, 각 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면에 걸쳐, 각 전극 패드(24)와 수지 돌기(12)의 정상부를 연결하는 배선 패턴(금속 배선)으로서의 복수의 도전막(20)이 형성되어 있다. 코어로서의 수지 돌기(12)와, 수지 돌기(12)의 표면에 배열 설치된 각 도전막(20)을 포함하여 범프 전극(10)이 구성되어 있다. 또한, 도 3의 예에서는 전극 패드열(24a)의 내측에 수지 돌기(12)를 배치하고 있지만, 전극 패드열(24a)의 외측에 수지 돌기(12)를 배치할 수도 있다.
도 4a 및 4b는 범프 전극(10)의 요부 구성을 나타내는 도면으로서, 도 4a는 범프 전극의 주변의 평면 확대도이고, 도 4b는 도 4a의 A-A선에서의 측면 단면도이다.
도 4a 및 4b에 나타낸 바와 같이, 반도체 장치(121)의 능동면(121a)의 에지부에는 Al 등의 도전성 재료로 이루어지는 복수의 전극 패드(24)가 배열 형성되어 있다. 반도체 장치(121)의 능동면 전체에 SiN 등의 전기 절연성 재료로 이루어지 는 보호막으로서의 패시베이션막(26)이 형성되어 있다. 상술한 각 전극 패드(24)의 표면에, 패시베이션막(26)의 개구부(26a)가 형성되어 있다. 패시베이션막(26) 위에는 응력 완화성이 높은, 폴리이미드 등의 유기 수지막이 개구부 이외의 전체 표면 또는 일부에 더 형성되어 있을 수도 있다.
그 패시베이션막(26)의 표면으로서, 전극 패드열(24a)의 내측에는 수지 돌기(12)가 형성되어 있다. 수지 돌기(12)는 반도체 장치(121)의 능동면(121a)으로부터 돌출하여 형성되어, 대략 동일한 높이에서 직선 형상으로 연장되어 있고, 전극 패드열(24a)과 평행하게 배열 설치되어 있다. 이 수지 돌기(12)는 폴리이미드 수지나 아크릴 수지, 페놀 수지, 에폭시 수지, 실리콘 수지, 변성 폴리이미드 수지 등의 탄성을 갖는 수지 재료로 이루어져 있고, 예를 들어 잉크젯법을 이용하여 형성되어 있다. 수지 돌기(12)의 단면 형상은 도 4b에 나타낸 바와 같은 반원형상이나 사다리꼴 형상 등의 탄성 변형이 용이한 형상으로 하는 것이 바람직하다. 이렇게 함으로써, 상대 측 기판과 맞닿을 때 범프 전극(10)을 용이하게 탄성 변형시키는 것이 가능해지고, 상대 측 기판과의 도전 접속의 신뢰성을 향상시킬 수 있다.
또한, 각 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면을 넘어, 각 전극 패드(24)와 수지 돌기(12)의 정상부를 연결하는 도전막(20)이 형성되어 있다. 이 도전막(20)은 전극 패드(24)와 반대 측의 단부에서, 도전막(20)과 직교하는 방향으로 연장되는 도전막(배선 패턴)(21)에 의해, 인접하는 도전막(20)과 접속된 대략 U자 형상으로 형성되어 있다. 도전막(20, 21)은 하층에 배치되는 도전막(제 1 배선 패턴)(20a, 21a)과, 도전막(20a, 21a) 위에 적층되는 도전막(제 2 배선 패턴 )(20b, 21b)으로 이루어지는 2층 배선 구조를 갖고 있다.
본 실시예에서는 모두 스퍼터링에 의해, 도전막(20a, 21a)은 TiW에 의해 두께 3000∼7000Å(여기서는 3000Å)로 형성되고, 도전막(20b, 21b)은 도전막(20a, 21a)보다도 저항값이 큰 Au에 의해 두께 1000∼5000Å(여기서는 1000Å)로 형성되어 있다. 도전막(21)에서는 도전막(21b)의 일부를 제거하여 도전막(21a)을 노출시켜 형성한 저항 소자(R)가 설치되어 있다.
사용되는 각각의 도전막의 재질·막 조성 및 저항부의 면적은 얻고자 하는 저항값에 의해 적절히 변경할 수 있다. 이하 본 실시예에서는 2층의 도전막 구성에 대해서 설명하는데, 상세한 것은 후술하지만, 얻고자 하는 저항값이나 온도 특성에 따라 3층 이상의 도전막을 조합시켜도 관계없다. 또한, 도전막의 형성은 스퍼터링 이외에도, 증착, 도금 등 공지의 수법을 이용하여도 관계없다.
앞의 도 1에 나타낸 바와 같이, 상기의 범프 전극(10)은 밀봉 수지(122)를 통하여 기판(111) 위의 단자(111bx)에 열압착되어 있다. 밀봉 수지(122)는 열경화성 수지이며, 실장 전에 있어서는 미경화 상태 또는 반경화 상태로 되어 있다. 밀봉 수지(122)가 미경화 상태이면, 실장 전에 반도체 장치(121)의 능동면(도면 하면) 또는 기판(111)의 표면에 밀봉 수지(122)를 도포하면 된다. 밀봉 수지(122)가 반경화 상태이면, 필름 형상 또는 시트 형상으로서, 반도체 장치(121)와 기판(111) 사이에 밀봉 수지(122)를 배치할 수도 있다. 밀봉 수지(122)로서는 에폭시 수지가 일반적으로 사용되지만, 다른 수지일지라도 동일한 목적을 달성할 수 있는 것이면 된다.
반도체 장치(121)의 실장은 가열 가압 헤드(도시 생략) 등을 사용하여, 가열 및 가압하면서, 반도체 장치(121)를 기판(111) 위에 배치함으로써 행한다. 이 때, 밀봉 수지(122)는 초기에서 가열에 의해 연화되고, 이 연화된 수지를 가압하도록 하여 범프 전극(10)의 정상부가 단자(111bx)에 도전 접촉한다. 상기 가압에 의해 내부 수지인 수지 돌기(12)가 가압되어 접촉 방향(도면상 아래 방향)으로 탄성 변형한다. 이 상태에서 또한 가열을 계속하면 밀봉 수지(122)는 가교하여 열경화하기 때문에, 가압력을 해방하여도 밀봉 수지(122)에 의해 범프 전극(10)이 단자(111bx)에 도전 접촉하면서 탄성 병형된 상태로 유지된다.
[반도체 장치의 제조 방법]
다음으로, 반도체 장치의 제조 방법에 대해서, 특히, 상기 범프 전극(10)을 형성하는 공정에 대해서 설명한다.
도 5a 내지 5g는 반도체 장치(121)의 제조 방법의 일례를 나타낸 공정도이다. 이 제조 공정은 패시베이션막(26)을 형성하는 공정과, 수지 돌기(12)를 형성하는 공정과, 도전막(20, 21)을 형성하는 공정을 갖고 있다. 본 실시예에서는 수지 돌기(12)를 잉크젯법을 이용하여 형성한다.
우선, 도 5a에 나타낸 바와 같이, 반도체 소자(도시 생략)가 형성된 기판(P)의 능동면(121a) 위에 패시베이션막(26)을 형성한다. 즉, 성막법에 의해 SiO2나 SiN 등의 패시베이션막(26)을 기판(P) 위에 형성한 후에, 포토리소그래피법을 이용한 패터닝에 의해 전극 패드(24)가 노출하는 개구부(26a)를 형성한다. 개구부 (26a)의 형성은 패시베이션막(26) 위에 스핀 코팅법, 디핑법, 스프레이 코팅법 등에 의해 레지스트층을 형성하고, 또한, 소정의 패턴이 형성된 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하고, 소정 형상의 레지스트 패턴(도시 생략)을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 하여 상기 막의 에칭을 행하여 전극 패드(24)를 노출시키는 개구부(26a)를 형성하고, 박리액 등을 이용하여 레지스트 패턴을 제거한다. 에칭에는 건식 에칭을 사용하는 것이 바람직하고, 건식 에칭으로서는 반응성 이온 에칭(RIE : Reactive Ion Etching)이 적절하게 사용된다. 에칭으로서 습식 에칭을 사용할 수도 있다.
패시베이션막(26) 위에는 응력 완화성이 높은 폴리이미드 등의 유기 수지막을 개구부 이외 전체 표면 또는 일부에, 더욱 포트리소법 등을 이용하여 형성할 수도 있다. 즉, 이하 수법에서 형성되는 저항 소자(R)는 유기 수지막(절연막) 위에 형성되어 있을 수도 있다.
다음으로, 도 5b에 나타낸 바와 같이, 전극 패드(24) 및 패시베이션막(26)이 형성된 기판(P)의 능동면(121a) 위에, 잉크젯법(액적 토출 방식)을 이용하여 수지 돌기(12)를 형성한다. 이 잉크젯법은, 액적 토출 헤드에 설치된 노즐로부터 1방울당의 액량(液量)이 제어된 액적 형상의 수지재(액체 재료)를 토출(적하)하는 동시에, 노즐을 기판(P)에 대향시켜, 노즐과 기판(P)을 상대적으로 더 이동시킴으로써, 기판(P) 위에 수지재의 원하는 형상의 막 패턴을 형성한다. 이 막 패턴을 열처리함으로써 수지 돌기(12)를 얻는다.
여기서, 액적 토출 헤드로부터 복수의 액적을 적하하여 수지재의 배치를 행 함으로써, 수지재로 이루어지는 막의 형상을 임의로 설정 가능하게 하는 동시에, 수지재의 적층에 의한 수지 돌기(12)의 후막화가 가능해진다. 예를 들어, 수지재를 기판(P) 위에 배치하는 공정과, 수지재를 건조하는 공정을 반복함으로써, 수지재의 건조막이 적층되어 수지 돌기(12)가 확실하게 후막화된다. 또한, 액적 토출 헤드에 설치된 복수의 노즐로부터 수지재를 포함하는 액적을 적하함으로써, 수지재의 배치량이나 배치의 타이밍을 부분마다 제어하는 것이 가능하다. 또한, 포토리소그래피법 등으로 수지 돌기(12)를 형성하고, 경화시에 돌기 주변을 수직 하강시킴으로써, 원하는 수지 돌기(12) 형상을 얻을 수도 있다.
다음으로, 도 5c에 나타낸 바와 같이, 전극 패드(24)의 표면으로부터 수지 돌기(12)의 표면에 걸쳐, 전극 패드(24)와 수지 돌기(12)의 정상부를 덮는 금속 배선으로서의 도전막(20a, 21a)을 형성한다. 이 도전막(20a, 21a)은 여기서는 패터닝된 것이 아니고, 전면적으로 제막(製膜)된다.
이어서, 도 5d에 나타낸 바와 같이, 스퍼터링에 의해 도전막(20a, 21a) 위에 도전막(20b, 21b)을 성막한다. 이 도전막(20b, 21b)도, 패터닝된 것이 아니고, 전면적으로 제막된다. 이 후, 패시베이션막(26)과 동일하게, 포토리소그래피법을 이용한 패터닝에 의해, 도 3, 도 4a 및 4b에 나타낸 형상의 도전막(20b, 21b)을 형성한다.
구체적으로는, 도전막(20b, 21b) 위에 스핀 코팅법, 디핑법, 스프레이 코팅법 등에 의해 레지스트층을 형성한다. 또한, 소정의 패턴이 형성된 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하고, 소정 형상의 레지스트 패 턴(소정의 배선 패턴이외의 영역이 개구하는 패턴)을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 하여 상기 막의 에칭을 행하고, 박리액 등을 이용하여 레지스트 패턴을 제거함으로써, 소정 형상의 도전막(20b, 21b)이 얻어진다.
다음으로, 패터닝된 도전막(20b, 21b)을 마스크로 하여, 에칭 처리를 행함으로써, 도 5e에 나타낸 바와 같이, 도전막(20a, 21a)이 도전막(20b, 21b)과 동일 형상으로 패터닝된다. 그 결과, 2층으로 적층된 도전막(20, 21)이 형성된다.
이어서, 저항 소자(R)를 형성하기 위해서, 도 5f에 나타낸 바와 같이, 도전막(20, 21)(도전막(20, 21)이 형성되어 있지 않는 영역에서는 패시베이션막(26)) 위에, 상기와 동일한 방법에 의해 레지스트층(수지재)(22)을 형성한다.
이어서, 저항 소자(R)의 형상에 대응된 개구를 갖는 마스크를 이용하여 레지스트층에 노광 처리 및 현상 처리를 실시하고, 도 5g에 나타낸 바와 같이, 레지스트층(22)에 개구부(22a)를 형성한다. 이 레지스트층(22)을 마스크로서 도전막(21b)만을 선택적으로 에칭하여 제거하여, 도전막(21a)을 노출시킨다. 이 때의 에칭액으로서는 예를 들어, 염화 제2철이나 과황산암모늄 등이 사용된다.
박리액 등을 사용하여 레지스트층(22)을 제거함으로써, 도 4a 및 4b에 나타낸 바와 같이, 도전막(21) 중에, 저항값이 높은 저항 소자(R)가 형성된다.
여기서, 저항 소자(R)의 재질이나 막 두께, 면적은 요구되는 저항값에 따라 설정된다.
도전막(20a, 21a)을 구성하는 TiW는 두께 1000Å의 경우, 7×10-2Ω/㎛2 정도 이며, 도전막(20b, 21b)을 구성하는 Au는 두께 3000Å의 경우, 2×10-4Ω/㎛2 정도다. 저항 소자(R)에 70Ω의 저항값이 요구되는 경우에는 예를 들어, 폭 10㎛, 길이 100㎛의 크기로 도전막(20b, 21b)을 제거하여 저항 소자(R)를 형성하면 된다. 이 때, 상층에 위치하는 도전막(20b, 21b) 보다도 하층에 위치하는 도전막(20a, 21a)의 저항이 큰 구성은 보다 큰 저항값을 얻는데 유리하다.
상기 도전막의 두께, 또는 저항 소자(R)의 면적을 변경함으로써, 예를 들어 종단 저항값으로서 일반적으로 채용되는 50Ω의 저항 소자(R)는 용이하게 형성할 수 있다.
또한, 상기 레지스트층(22)을 형성했을 때는 레지스트층(22)(더 상세하게는 개구부(22a))과 기판(P)(더 상세하게는 배선된 도전막(21))의 위치 맞춤 오차가 생기기 때문에, 소정의 저항값을 갖는 저항 소자(R)를 형성할 수 없는 가능성이 있다. 예를 들어, 레지스트층(22)을 형성했을 때에 생긴 위치 변위에 의해, 레지스트가 저항 소자 형성 영역을 덮었을 경우에는 저항 소자 형성 영역에 도전막(21b)이 잔류하기 때문에, 형성된 저항 소자(R)의 저항값이 변동하게 된다.
그 때문에, 본 실시예에서는 마스크로서의 레지스트층(22)과 기판(P)의 위치 맞춤 오차에 의거하는 크기로 개구부(22a)를 형성한다.
구체적으로는, 상정되는 최대 위치 변위량을 ΔE로 하면, 도 6에 나타낸 바와 같이, 개구부(22a)의 크기(길이 LX, LY)는 2점쇄선으로 나타낸 설계 상에서 형성해야 할 개구부(22a)의 크기(길이 LDX, LDY)에 대하여 하기식으로 설정된다.
LX=LDX+2×ΔE ...(1)
LY=LDY+2×ΔE ...(2)
이와 같이 설정된 개구부(22a)에 의해 저항 소자(R)를 형성함으로써 소정의 저항값을 얻을 수 있다.
이 후, 도 4b에 2점쇄선으로 나타낸 바와 같이, 저항 소자(R)를 솔더레지스트 등의 수지재로 덮음으로써 보호막(23)을 형성한다. 이것에 의해, 저항 소자(R)의 내습성 등이 향상된다. 이 보호막(23)은 적어도 저항 소자(R)를 덮도록 형성하는 것이 바람직하고, 예를 들어 포토리소그래피법이나 액적 토출 방식, 인쇄법, 디스펜스법 등을 사용함으로써 형성할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에서는 마스크인 레지스트층(22)과 기판(P)의 위치 맞춤 오차에 의거하는 크기로 개구부(22a)를 형성하고 있기 때문에, 기판(P)에 대한 위치 맞춤 정밀도가 낮은 레지스트층(22)을 마스크로서 사용한 경우에도, 소정 면적의 저항 소자(R)를 용이하게 형성하는 것이 가능해지고, 고정밀도로 원하는 저항값을 얻을 수 있다.
또한, 본 실시예에서는 2층 구조의 도전막(21) 중의 도전막(21b)을 제거함으로써 용이하게 저항 소자(R)를 형성할 수 있고, 특히 하층에 위치하는 도전막(21a)이 상층의 도전막(21b)보다도 큰 저항을 갖고 있기 때문에, 보다 큰 저항값을 용이하게 얻는 것이 가능하다. 또한, 3층 이상의 구조도 동일하다.
[전자 기기]
다음으로, 상술한 전기 광학 장치 또는 반도체 장치를 구비한 전자 기기에 대해서 설명한다.
도 7은 본 발명에 따른 전자 기기의 일례를 나타낸 사시도이다. 이 도면에 나타낸 휴대 전화(1300)는 상술한 전기 광학 장치를 작은 사이즈의 표시부(1301)로서 구비하고, 복수의 조작 버튼(1302), 수화구(1303), 및 송화구(1304)를 구비하고 있다.
상술한 전기 광학 장치는 상기 휴대 전화에 한하지 않아, 전자 북, PC, 디지털 스틸 카메라, 액정 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 리코더, 카네비게이션 장치, 소형 무선 호출기, 전자 수첩, 전자 계산기, 워드프로세서, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 기기 등등의 화상 표시 수단으로서 적절히 사용할 수 있고, 어떠한 경우에도 저항값이 고정밀도로 확보되어 품질이 우수한 전자 기기를 제공할 수 있다.
이상, 첨부된 도면을 참조하면서 본 발명에 따른 적합한 실시예에 대해서 설명했지만, 본 발명에 따른 예에 한정되지 않는 것은 말할 필요도 없다. 상술한 예에서 나타낸 각 구성 부재의 모든 형상이나 조합 등은 일례로서, 본 발명의 주지로부터 일탈하지 않는 범위에서 설계 요구 등에 의거하여 다양한 변경이 가능하다.
예를 들어, 상기 실시예에서는 전극막(21)에 저항 소자(R)를 형성하는 구성으로 했지만, 이것에 한정되는 것이 아니라, 전극막(20)에 저항 소자를 형성하는 구성일 수도 있다. 또한, 상기 실시예에서는 인접하는 도전막(20)이 도전막(21)에 의해 접속되는 구성으로 했지만, 이것에 한정되는 것이 아니라, 외부 접속 단자로 되는 재배치 배선의 일부에 저항 소자가 설치되는 구성으로 할 수도 있다.
또한, 상기 실시예에서는 2층 구조의 전극막(21) 중의 1층을 제거함으로써, 저항 소자(R)를 형성하는 구성으로 했지만, 이것에 한정되는 것이 아니라, 1층 구조의 전극막이나 3층 이상의 전극막이어도 적용 가능하다. 예를 들면, 1층 구조의 전극막이면, 예를 들어 에칭 시간을 조정함으로써, 두께를 조정하여 원하는 저항값으로 하면 된다. 또한 3층 구조의 전극막으로서는 예를 들어, 스퍼터링에 의해 TiW-Cu를 형성한 후에, 도금에 의해 Cu를 적층한 구성으로 할 수 있다. Cu 도금에 의한 전극막을 제거하여 스퍼터링에 의한 TiW-Cu로 저항 소자를 형성하거나, Cu(스퍼터링)-Cu(도금)의 전극막을 제거하여, TiW의 전극막만으로 저항 소자를 형성하는 것도 가능하다.
또한, 2층 구조의 전극막이어도, 상층의 도전막(21b)을 두께 방향으로 일부 남기고, 남은 도전막(21b) 및 하층의 도전막(21a)에 의해 저항 소자를 형성할 수도 있다. 도전막(21b)을 더 제거한 후에, 도전막(21a)에 대하여도 에칭 처리를 실시하여, 더 얇은 도전막(21a)에 의해, 더 높은 저항값을 갖는 저항 소자를 형성하는 구성으로 할 수도 있다. 어떠한 경우라도, 원하는 저항값에 따라 도전막을 부분적으로 제거함으로써, 상기 저항값을 갖는 저항 소자를 용이하게 형성하는 것이 가능하다.
또한, 저항 소자를 형성하는 방법으로서는 두께 방향을 제거할 경우에 한정되지 않는다. 도 8a에 나타낸 바와 같이, 구불구불 구부러진 형상을 갖는 전극막에 의해, 길이가 크고 저항이 큰 저항 소자나, 도 8b에 나타낸 바와 같이, 저항이 큰 축직경부를 갖는 저항 소자를 형성할 수도 있다.
또한, 상기 실시예에서 나타낸 도전막(저항 소자)의 재료는 일례이며, 그 외에도 예를 들어, Ag, Ni, Pd, Al, Cr, Ti, W, NiV 등, 또는 납 프리 땜납 등의 도전성 재료 등을 사용할 수 있다. 이 경우에도, 복수의 재료를 이용하여 적층 구조의 도전막을 형성할 때에는 하층에 위치하는 도전막이 상층에 위치하는 도전막보다도 저항값이 커지도록 재료를 선택하는 것이 바람직하다.
재료의 선택과 조합에 의해서는, 단순히 얻고자 하는 저항값을 얻을 수 있는 것뿐만 아니라, 예를 들어 각 재료가 갖는 저항-온도 특성에 착안하여, 그것들을 적절히 조합시킴으로써, 얻고자 하는 저항-온도 특성을 얻을 수도 있다.
또한, 상술한 도전막(20, 21)도 본 실시예에서는 스퍼터링이나 도금법을 이용하여 형성되어 있지만, 잉크젯법을 이용할 수도 있다.
또한, 상기 실시예에서는 레지스트층(22)을 마스크로서 사용하는 구성으로 했지만, 이것에 한정되지 않아, 예를 들어 드라이 필름 등의 필름재를 마스크로서 사용할 수도 있다.
이 경우, 저항 소자의 크기에 대응하는 개구부를 미리 필름재에 형성하고, 이 필름재를 도전막(20, 21)이 성막된 기판(P)에 부착하면 된다. 이 때의 개구부의 크기는 상술한 식(1), (2)에서 설정되는 LX, LY로 하면 된다.
또한, 상기 실시예에서는, 전자 기판이 반도체 소자를 가져 이루어지는 반도체 장치의 예를 사용했지만, 본 발명에 따른 전자 기판으로서는 반드시 반도체 소자가 설치되어 있을 필요는 없어, 예를 들어 반도체칩 등의 외부 디바이스의 탑재 영역(능동 영역)에 외부 디바이스가 탑재되어 있지 않은 비탑재 상태의 실리콘 기 판도 포함된다. 이 경우, 본 발명에 따른 전자 기판이 예를 들어, 반도체 소자를 갖는 회로 기판 등에, 범프 전극(10)을 통하여 접속된 구성일 수도 있다.
본 발명에 따르면, 고밀도의 저항부를 형성할 수 있는 전자 기판과 그 제조 방법, 전기 광학 장치의 제조 방법, 및 전자 기기의 제조 방법을 제공할 수 있다.

Claims (17)

  1. 기판 위에 배선 패턴을 형성하는 공정과,
    상기 배선 패턴이 형성된 상기 기판에 대하여 개구부를 갖는 마스크를 설치하는 공정과,
    상기 마스크의 상기 개구부를 통하여, 상기 배선 패턴의 부분 영역에 소정 처리를 실시하는 공정을 구비하고,
    상기 개구부가 상기 기판과 상기 마스크의 위치 맞춤의 정밀도에 의거하는 크기를 갖는 전자 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 개구부의 크기가 상기 부분 영역의 크기와 상기 위치 맞춤의 허용 오차를 합한 크기 이상인 전자 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소정 처리를 실시하는 공정은 상기 배선 패턴의 일부를 제거하여, 저항 소자를 형성하는 공정을 갖는 전자 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 배선 패턴의 형성 공정은 상기 기판 위에 제 1 배선 패턴을 형성하는 공정과, 상기 제 1 배선 패턴 위에, 상기 제 1 배선 패턴과는 상이한 재료로 이루어지는 제 2 배선 패턴을 형성하는 공정을 갖는 전자 기판의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 1 배선 패턴의 재료는 상기 제 2 배선 패턴의 재료보다도 저항값이 높은 전자 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소정 처리가 실시된 상기 배선 패턴을 보호막으로 덮는 공정을 더 갖는 전자 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 마스크는 상기 기판 위에 도포된 수지재로 이루어지는 전자 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 마스크는 상기 기판 위에 부착된 필름재로 이루어지는 전자 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 기판에 반도체 소자가 탑재되어 있는 전자 기판의 제조 방법.
  10. 제 1 항에 있어서,
    상기 기판에 반도체 소자가 탑재되어 있지 않은 전자 기판의 제조 방법.
  11. 제 1 항에 있어서,
    상기 기판과 상기 배선 패턴의 사이에 배치되는 절연막을 형성하는 공정을 더 갖는 전자 기판의 제조 방법.
  12. 전자 기판이 설치되는 전기 광학 장치의 제조 방법으로서,
    상기 전자 기판을 제 1 항에 기재된 제조 방법에 의해 제조하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
  13. 전기 광학 장치를 구비한 전자 기기의 제조 방법으로서,
    상기 전기 광학 장치를 제 12 항에 기재된 제조 방법에 의해 제조하는 것을 특징으로 하는 전자 기기의 제조 방법.
  14. 기판과,
    상기 기판 위에 형성되어, 소정 처리가 실시된 부분 영역을 갖는 배선 패턴과,
    상기 부분 영역에 대응하는 개구부를 갖는 마스크를 구비하고,
    상기 개구부가, 상기 기판과 상기 마스크의 위치 맞춤의 정밀도에 의거하는 크기를 갖는 전자 기판.
  15. 제 14 항에 있어서,
    상기 배선 패턴은 상기 부분 영역 부근에 형성된 저항 소자를 갖는 전자 기판.
  16. 제 14 항에 있어서,
    상기 기판이 반도체 소자를 갖는 전자 기판.
  17. 제 14 항에 있어서,
    상기 기판과 상기 배선 패턴 사이에 배치된 절연막을 더 구비하는 전자 기판.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI668821B (zh) * 2016-10-25 2019-08-11 日商Ｔｄｋ股份有限公司 電子零件模組及其製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS587848A (ja) 1981-07-07 1983-01-17 Citizen Watch Co Ltd 集積回路
JPH02100341A (ja) * 1988-10-06 1990-04-12 Toshiba Corp 半導体装置のパターン形成方法
JP2858975B2 (ja) * 1991-03-08 1999-02-17 アンリツ株式会社 損失測定装置
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
US5759422A (en) * 1996-02-14 1998-06-02 Fort James Corporation Patterned metal foil laminate and method for making same
JPH10163430A (ja) * 1996-11-29 1998-06-19 Sony Corp 半導体装置およびその製造方法
JPH10173127A (ja) * 1996-12-09 1998-06-26 Sony Corp 抵抗の製造方法
JP3890702B2 (ja) * 1997-10-17 2007-03-07 ソニー株式会社 抵抗の製造方法および抵抗
JP4565678B2 (ja) * 1998-05-28 2010-10-20 株式会社ハイニックスセミコンダクター 半導体素子の多層配線構造の製造方法
JP3702858B2 (ja) * 2001-04-16 2005-10-05 セイコーエプソン株式会社 電気光学装置及び電子機器
JP4122143B2 (ja) 2001-07-26 2008-07-23 太陽誘電株式会社 半導体装置及びその製造方法
JP4610205B2 (ja) * 2004-02-18 2011-01-12 株式会社リコー 半導体装置
JP2005340761A (ja) * 2004-04-27 2005-12-08 Seiko Epson Corp 半導体装置の実装方法、回路基板、電気光学装置並びに電子機器
JP2006024811A (ja) * 2004-07-09 2006-01-26 Sony Corp 半導体装置の製造方法
JP4487875B2 (ja) * 2005-07-20 2010-06-23 セイコーエプソン株式会社 電子基板の製造方法及び電気光学装置の製造方法並びに電子機器の製造方法

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