KR20070005403A - 반도체 소자의 ｍｉｍ 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로서, MIM 캐패시터 형성을 위한 식각 공정에서 발생되는 금속성 폴리머(metallic polymer)를 제거함으로써, MIM 캐패시터의 특성을 향상시킬 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터 형성방법은, 도전 플러그가 구비된 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계; 상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막, 제 2 금속막 및 유전막을 패터닝하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 패터닝된 하드마스크막을 마스크로 이용한 식각 공정으로 상기 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;를 포함한다.
MIM(metal-insulator-metal), 폴리머
Description
도 1은 종래기술에 따라 형성된 MIM 캐패시터에 금속성 폴리머가 잔류된 상태를 나타내는 평면 사진도.
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명의 실시예에 따라 형성된 MIM 캐패시터의 평면 사진도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 5a 내지 도 5c는 본 발명의 제 3 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 201: 제 1 층간절연막
202: 하부 금속배선 203: 확산 방지막
204: 제 2 층간절연막 205: 제 1 감광막 패턴
206: 트렌치 207: 도전 플러그
208: 제 1 금속막 208a: 하부전극
209: 유전막 209a: 패터닝된 유전막
210: 제 2 금속막 210a: 상부전극
211: 하드마스크막 211a: 패터닝된 하드마스크막
212: 제 2 감광막 패턴 213: MIM 캐패시터
본 발명은 반도체 소자의 MIM 캐패시터 형성방법에 관한 것으로서, 특히 MIM 캐패시터 형성을 위한 식각 공정에서 발생되는 금속성 폴리머를 제거함으로써, MIM 캐패시터의 특성을 향상시킬 수 있는 반도체 소자의 MIM 캐패시터 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 반도체 소자 중에 아날로그 소자는 높은 정밀도가 요구되고 있다. 이에 따라, 아날로그 소자에 사용되는 캐패시터는 보다 안정된 정전용량을 갖는 캐패시터가 요구되고 있다. 캐패시터는 일반적으로 상부전극, 유전막 및 하부전극으로 구성되며, 외부 요인들이 변함에 따라 그 정전용량이 변동될 수 있다. 여기서, 외부 요인들의 변화란, 공급되는 전압의 변화 또는 소자에 가해지는 열의 변화 등을 들 수 있다.
상기 캐패시터의 하부 또는 상부전극이 도핑된 폴리실리콘막으로 형성될 경우에는, 외부 요인들의 변화에 따라 정전용량의 변화가 심하여, 고정밀도가 요구되는 아날로그 소자에는 적합하지 않을 수 있다. 따라서, 캐패시터의 전극으로서 공 핍(depletion)이 거의 없고 저항이 낮은 메탈 플레이트(metal plate) 사용이 필수적이다.
이와 같은 추세에 맞춰 캐패시터의 구조를 MIS(metal-insulator-silicon) 내지 MIM(metal-insulator-metal)으로 변경하여 진행중이며, 그 중에서 MIM 캐패시터는 비저항이 작고 내부에 공핍(depletion)에 의한 기생 캐패시턴스가 없기 때문에 고성능 반도체 장치에 주로 이용되고 있다.
상기 MIM 캐패시터의 전극들은 TaN막 또는 TiN막과 같은 금속막을 패터닝하여 형성된다. 즉, 하부전극 형성용 금속막, 유전막 및 상부전극 형성용 금속막을 차례로 형성한 후에, 감광막 패턴을 식각 마스크로 이용하여 상기 상부전극 형성용 금속막, 유전막 및 하부전극 형성용 금속막을 식각하고, 상기 감광막 패턴을 제거하여 MIM 캐패시터를 형성한다. 그러나, 상기 감광막 패턴을 이용한 금속막의 식각 시, 감광막과 금속막을 구성하는 각각의 원소들이 서로 반응하여 MIM 캐패시터의 표면에 금속성 폴리머가 다량으로 발생하게 된다.
도 1은 종래기술에 따라 형성된 MIM 캐패시터에 금속성 폴리머가 잔류된 상태를 나타내는 평면 사진도로서, 왼쪽에 도시한 사진은 MIM 캐패시터 상부의 안쪽에 금속성 폴리머가 두껍게 쌓여있는 것을 나타내는 것이고, 오른쪽에 도시한 사진은 MIM 캐패시터 상부의 가장자리에 금속성 폴리머가 두껍게 쌓여있는 것을 나타낸 것이다.
여기서, 도 1에서는, 두껍게 쌓여있는 금속성 폴리머만을 눈으로 확인할 수 있지만, 실제로 이들 사진을 확대해 보면 MIM 캐패시터의 상부에 전체적으로 금속 성 폴리머가 발생되어 있다. 이러한 금속성 폴리머는 일반적인 세정 방법으로 잘 제거되지 않아, 캐패시터의 누설 전류(leakage current) 성분으로 작용하여 MIM 캐패시터의 특성을 열화시키고, 후속적으로 MIM 캐패시터 위에 증착되는 막의 리프팅(lifting) 현상을 유발하는 문제점이 있다. 이에 따라, 상기 폴리머를 제거하기 위하여 CF4 가스로 감광막 패턴을 제거하는 방법이 시도되었지만, 이 방법은 폴리머 제거에는 효과가 있으나 전극이 식각되는 문제가 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, MIM 캐패시터 형성을 위한 식각 공정에서 발생되는 금속성 폴리머를 제거함으로써, MIM 캐패시터의 특성을 향상시키고, MIM 캐패시터 위에 증착되는 막의 리프팅 현상을 방지할 수 있는 반도체 소자의 MIM 캐패시터 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 의한 반도체 소자의 MIM 캐패시터 형성방법은,
도전 플러그가 구비된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;
상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막, 제 2 금속막 및 유전막을 패터닝하는 단계;
상기 감광막 패턴을 제거하는 단계; 및
상기 패터닝된 하드마스크막을 마스크로 이용한 식각 공정으로 상기 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;를 포함한다.
여기서, 상기 제 1 금속막의 식각 공정은,
상기 Cl2 및 BCl3 가스를 조합하여 상기 제 1 금속막과 상기 하드마스크막의 식각 선택비가 1:1 내지 1:15가 되는 조건에서 수행하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제 2 실시예에 의한 반도체 소자의 MIM 캐패시터 형성방법은,
도전 플러그가 구비된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;
상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막을 패터닝하는 단계;
상기 감광막 패턴을 제거하는 단계; 및
상기 패터닝된 하드마스크막을 마스크로 이용한 식각 공정으로 상기 제 2 금속막, 유전막 및 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 제 3 실시예에 의한 반도체 소자의 MIM 캐패시터 형성방법은,
도전 플러그가 구비된 반도체 기판을 제공하는 단계;
상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;
상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;
상기 감광막 패턴을 제거하는 단계; 및
상기 MIM 캐패시터를 포함한 기판 전면에 건식 식각 공정을 수행하여, 상기 MIM 캐패시터의 형성시에 발생되는 금속성 폴리머를 제거하는 단계;를 포함한다.
여기서, 상기 감광막 패턴을 제거하는 단계의 전 또는 후에,
세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 금속막은 TaN 또는 TiN를 이용하여 50 내지 2,000 Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 유전막은 SiN, SiC 및 Ta2O5 중 어느 하나를 이용하여 50 내지 1,000 Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 제 2 금속막은 TaN 또는 TiN를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 하드마스크막은 SiN 또는 SiC를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하되, 중복되는 부분에 대한 설명은 생략하도록 한다.
실시예 1
도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 제 1 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 먼저 도 2a에 도시한 바와 같이, 트랜지스터 등을 포함한 소정의 하부 구조(도시안됨)가 형성된 반도체 기판(200)을 제공한다. 다음으로, 상기 반도체 기판(200) 상에 제 1 층간절연막(201)을 형성한다. 상기 제 1 층간절연막(201)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질로 형성한다. 다음으로, 상기 제 1 층간절연막(201) 내에 하부 금속배선 형성용 트렌치(도시안됨)를 형성한다. 이어서, 상기 트렌치 내에 금속 물질, 예컨대 구리(Cu)를 매립하여 제 1 금속배선(202)을 형성한다.
그 다음에, 상기 제 1 금속배선(202)을 포함한 상기 제 1 층간절연막(201) 상에 확산 방지막(203) 및 제 2 층간절연막(204)을 연속으로 형성한다. 상기 확산 방지막(203)은 SiC 또는 SiN 등을 이용하여 100 내지 1,000 Å의 두께로 형성한다. 또한, 상기 제 2 층간절연막(204)은 산화물 계통의 절연물질, 특히 저유전율(low k)을 갖는 절연물질을 이용하여 100 내지 5,000 Å의 두께로 형성한다.
그런 다음, 도면에 도시하지는 않았지만 상기 제 2 층간절연막(204) 상에 정렬 키(alignment key) 형성영역을 노출시키는 감광막 패턴(도시안됨)을 형성하고, 이 감광막 패턴을 식각 마스크로 이용하여 상기 제 2 층간절연막(204), 확산 방지막(203) 및 제 1 층간절연막(201)을 소정 두께만큼 식각하여 정렬 키(도시안됨)를 형성하고 나서, 상기 감광막 패턴을 제거한다. 상기 정렬 키 형성을 위한 식각 공정은 CHF3, CF4, O2 및 Ar 가스 등을 이용하여 질화막과 산화막의 선택비가 떨어지는 조건으로 진행함으로써, 상기 확산 방지막(203)에서 식각이 정지되지 않고 그 하부의 제 1 층간절연막(201)의 소정 깊이까지 식각이 진행되도록 한다.
다음으로, 도 2b에 도시한 바와 같이, 상기 제 2 층간절연막(204) 상에 상기 제 1 금속배선(202)의 일부분과 대응되는 부분을 노출시키는 제 1 감광막 패턴(205)을 형성한다. 다음으로, 상기 제 1 감광막 패턴(205)을 식각 마스크로 이용하여 상기 제 2 층간절연막(204)을 식각하여 상기 확산 방지막(203)의 일부분을 노 출시킨다. 상기 제 2 층간절연막(204)의 식각 공정은 CHF3, CF4, O2 및 Ar 가스 등을 이용하여 수행한다.
그런 다음, 도 2c에 도시한 바와 같이, 상기 제 1 감광막 패턴(205)을 제거한다. 이때, 상기 제 1 감광막 패턴(205)은 O2 플라즈마 또는 O3 등을 이용하여 제거한다. 상기 제 1 감광막 패턴(205)이 제거된 상태에서, CHF3, CF4, O2 및 Ar 가스 등을 이용하여 상기 식각후 잔류된 제 2 층간절연막(204)에 의해 노출된 확산 방지막(203) 부분을 식각하여 상기 제 1 금속배선(202)의 일부분을 노출시키는 트렌치(206)를 형성한다. 이때, 제 1 감광막 패턴(205)이 제거된 상태에서 확산 방지막(203)의 식각 공정이 진행되므로, 상기 제 2 층간절연막(204)의 상부가 일부 식각되어 초기 형성 두께보다 작은 두께를 갖게 된다. 이어서, 습식 세정 공정을 수행하여 상기 트렌치(206)에 의해 노출된 제 1 금속배선(202)의 표면에 발생되는 Cu 폴리머 등을 제거한다.
그 다음에, 도면에 도시하지는 않았지만, 상기 트렌치(206)를 포함한 전체 구조 상부에 배리어막(도시안됨) 및 시드층(도시안됨)을 형성한 후, 상기 트렌치(206)를 매립하도록 구리막(도시안됨)을 형성한다. 이때, 상기 배리어막은 Ta 또는 TaN 등을 물리적 기상 증착법(physical vapor deposition: PVD)으로 증착하여 형성한다.
계속해서, 상기 제 2 층간절연막(204)이 노출될 때까지 상기 구리막을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여, 도 2d에 도시한 바와 같이 상기 트렌치(206) 내에 상기 제 1 금속배선(202)의 일부분과 전기적으로 연결되는 도전 플러그(207)를 형성한다.
그런 후에, 도 2e에 도시한 바와 같이, 상기 도전 플러그(207)를 포함한 제 2 층간절연막(204) 상에 MIM 캐패시터의 하부전극 형성용 제 1 금속막(208), 유전막(209), 상부전극용 제 2 금속막(210), 및 하드마스크막(211)을 차례로 형성한다. 여기서, 상기 제 1 금속막(208)은 TaN 또는 TiN를 이용하여 50 내지 2,000 Å의 두께로 형성하고, 상기 유전막(209)은 SiN, SiC 또는 Ta2O5를 이용하여 50 내지 1,000 Å의 두께로 형성하며, 상기 제 2 금속막(210)은 TaN 또는 TiN를 이용하여 100 내지 3,000 Å의 두께로 형성한다. 또한, 상기 하드마스크막(211)은 SiN 또는 SiC를 이용하여 100 내지 3,000 Å의 두께로 형성한다.
그런 다음, 상기 하드마스크막(211) 상에 MIM 캐패시터 형성영역(도시안됨)을 덮는 제 2 감광막 패턴(212)을 형성한다.
다음으로, 도 2f에 도시한 바와 같이, 상기 제 2 감광막 패턴(212)을 마스크로 이용한 식각 공정으로 상기 하드마스크막(211), 제 2 금속막(210) 및 유전막(209)을 패터닝한다. 상기 하드마스크막(211), 제 2 금속막(210) 및 유전막(209)의 식각 공정은 CF4, CHF3, Ar 및 O2 가스를 조합하여 수행한다. 이때, 도 2f에서 미설명한 도면부호 209a는 패터닝된 유전막, 210a는 패터닝된 제 2 금속막(이하, "상부전극"이라 칭함), 211a는 패터닝된 하드마스크막을 각각 나타낸다.
그 다음에, O2 플라즈마 또는 O3 등을 이용하여 상기 제 2 감광막 패턴(212) 을 제거하고 나서, 세정 공정을 수행한다. 이때, 상기 세정 공정은, 상기 제 2 감광막 패턴(212)을 제거하기 전에 수행할 수도 있다.
한편, 도면에 도시하지는 않았지만, 상기 제 2 감광막 패턴(212)을 이용한 제 2 금속막(210)의 식각 시, 감광막과 금속막을 구성하는 각각의 원소들이 서로 반응하여 상기 패터닝된 막들(209a, 210a, 211a)의 표면에 금속성 폴리머가 다량으로 발생하게 되며, 이러한 금속성 폴리머는 상기 세정 공정이 수행된 후에도 완전히 제거되지 않고 남아있게 된다.
다음으로, 도 2g에 도시한 바와 같이, 상기 패터닝된 하드마스크막(211a)을 마스크로 이용한 식각 공정으로 상기 제 1 금속막(208)을 패터닝하여 상기 도전 플러그(207)와 전기적으로 연결되며, 하부전극(208a), 유전막(209a) 및 상부전극(210a)으로 구성된 MIM 캐패시터(213)를 형성한다.
여기서, 상기 제 1 금속막(208)의 식각 공정은, Cl2 및 BCl3의 혼합 가스를 이용하여 제 1 금속막(208)과 하드마스크막(211)의 식각 선택비가 1:1 내지 1:15 정도가 되는 조건에서 수행한다. 이에 따라, 상기 제 1 금속막(208)의 식각 시에 상기 패터닝된 하드마스크막(211a)의 상부가 소정 두께만큼 식각되어 그 최종 두께는 초기 형성 두께보다 작은 두께, 예컨대 500 내지 2,000 Å 정도로 남게 된다.
아울러, 상기 제 1 금속막(208)의 식각 공정이 진행됨에 따라 이전 단계에서 발생된 금속성 폴리머가 제거된다. 즉, 금속성 폴리머 발생을 유발하는 제 2 감광막 패턴(212)을 제거하고 나서, 상기 패터닝된 하드마스크막(211a)을 이용하여 상 기 제 1 금속막(208)의 식각 공정을 진행함으로써, 잔류된 금속성 폴리머를 제거함과 동시에, 추가적으로 금속성 폴리머가 발생되는 것을 막을 수 있다.
도 3은 본 발명의 실시예에 따라 형성된 MIM 캐패시터의 평면 사진도로서, MIM 캐패시터의 표면에 금속성 폴리머가 남아있지 않은 것을 확인할 수가 있다. 따라서, 금속성 폴리머에 의한 MIM 캐패시터(213)의 누설 전류 발생을 방지하여, MIM 캐패시터(213)의 특성을 향상시킬 수 있다. 또한, MIM 캐패시터(213) 위에 후속적으로 증착되는 막(도시안됨)이 상기 금속성 폴리머에 의해 리프팅되는 것을 방지할 수 있다.
실시예 2
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 제 2 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 먼저 도 4a에 도시한 바와 같이, MIM 캐패시터의 하부전극 형성용 제 1 금속막(308), 유전막(309), 상부전극용 제 2 금속막(310), 하드마스크막(311) 및 제 2 감광막 패턴(312)을 차례로 형성하는 공정까지는 상술한 제 1 실시예와 동일하게 적용된다. 그러므로, 제 2 실시예의 구성 중 제 1 실시예와 동일한 부분에 대한 설명은 생략하기로 한다.
다음으로, 도 4b에 도시한 바와 같이, 상기 제 2 감광막 패턴(312)을 마스크로 이용한 식각 공정으로 상기 하드마스크막(311)을 패터닝한 후, 상기 제 2 감광 막 패턴(312)을 제거한다. 여기서, 상기 제 2 감광막 패턴(312)을 제거하기 전 또는 후에 세정 공정을 수행한다. 한편, 도 4b에서 미설명한 도면부호 311a는 패터닝된 하드마스크막을 나타낸다.
그런 다음, 도 4c에 도시한 바와 같이, 상기 패터닝된 하드마스크막(311a)을 마스크로 이용한 식각 공정으로 상기 제 2 금속막(310), 유전막(309) 및 제 1 금속막(308)을 패터닝하여 도전 플러그(307)와 전기적으로 연결되며, 하부전극(308a), 유전막(309a) 및 상부전극(310a)으로 구성된 MIM 캐패시터(313)를 형성한다.
상술한 바와 같이, 금속성 폴리머 발생을 유발하는 제 2 감광막 패턴(312)으로 하드마스크막(210)만을 패터닝하고 상기 제 2 감광막 패턴(312)을 제거한 후에, 상기 패터닝된 하드마스크막(211a)을 마스크로 이용하여 상기 제 2 금속막(310), 유전막(309) 및 제 1 금속막(308)을 식각함으로써, 감광막과 금속막을 구성하는 각각의 원소들이 서로 반응하게 되는 것을 차단할 수 있다. 따라서, MIM 캐패시터(313)의 표면에 금속성 폴리머가 발생되는 것을 방지할 수 있다.
실시예 3
도 5a 내지 도 5c는 본 발명의 제 3 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
본 발명의 제 3 실시예에 따른 반도체 소자의 MIM 캐패시터 형성방법은, 먼저 도 5a에 도시한 바와 같이, MIM 캐패시터의 하부전극 형성용 제 1 금속막(408), 유전막(409), 상부전극용 제 2 금속막(410), 하드마스크막(411) 및 제 2 감광막 패 턴(412)을 차례로 형성하는 공정까지는 상술한 제 1 및 제 2 실시예와 동일하게 적용된다. 그러므로, 제 3 실시예의 구성 중 제 1 및 제 2 실시예와 동일한 부분에 대한 설명은 생략하기로 한다.
그런 다음, 도 5b에 도시한 바와 같이, 상기 제 2 감광막 패턴(412)을 마스크로 이용한 식각 공정으로 상기 하드마스크막(411), 제 2 금속막(410), 유전막(409) 및 제 1 금속막(408)을 패터닝하여 MIM 캐패시터(413)를 형성한다. 상기 MIM 캐패시터(413)는 도전 플러그(407)와 전기적으로 연결되며, 하부전극(408a), 유전막(409a) 및 상부전극(410a)으로 구성된다. 이때, 도 5b에서 미설명한 도면부호 411a는 패터닝된 하드마스크막을 나타낸다. 이어서, 상기 제 2 감광막 패턴(412)을 제거한다. 여기서, 상기 제 2 감광막 패턴(412)을 제거하기 전 또는 후에 세정 공정을 수행한다.
한편, 도면에 도시하지는 않았지만, 상술한 바와 같이, 상기 제 2 감광막 패턴(412)을 이용하여 제 2 및 제 1 금속막(410, 408) 등을 식각할 때에, 감광막과 금속막을 구성하는 각각의 원소들이 서로 반응하여 MIM 캐패시터(413)의 표면에 금속성 폴리머가 다량으로 발생하게 되며, 이러한 금속성 폴리머는 상기 세정 공정이 수행된 후에도 완전히 제거되지 않고 남아있게 된다.
다음으로, 도 5c에 도시한 바와 같이, 상기 잔류된 금속성 폴리머를 제거하기 위하여, 상기 MIM 캐패시터(413)를 포함한 기판 전면에 건식 식각 공정을 수행한다.
상술한 바와 같이, MIM 캐패시터(413)를 형성하고, 제 2 감광막 패턴(412)을 제거한 후에, 건식 식각 공정을 추가적으로 진행함으로써, 상기 MIM 캐패시터(413)의 표면에 잔류된 금속성 폴리머를 제거할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 형성방법에 의하면, 감광막 패턴을 마스크로 이용하여 하드마스크막, 상부전극 형성용 제 2 금속막, 및 유전막까지 식각한 후, 상기 감광막 패턴을 제거하고 나서, 감광막 패턴의 사용없이 하부전극 형성용 제 1 금속막의 식각 공정을 진행함으로써, 상기 감광막 패턴을 이용한 유전막까지의 식각 과정에서 발생하는 금속성 폴리머를 제거하고, 추가적인 금속성 폴리머의 발생을 방지할 수 있다.
또한, 감광막 패턴을 마스크로 이용하여 하드마스크막만을 식각하고, 상기 감광막 패턴을 제거한 후에, 감광막 패턴의 사용없이 제 2 금속막, 유전막 및 제 1 금속막의 식각 공정을 진행함으로써, 감광막과 금속막을 구성하는 각각의 원소들이 서로 반응하게 되는 것을 차단하여 금속성 폴리머의 발생을 방지할 수 있다.
또한, 감광막 패턴을 마스크로 이용하여 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 식각하여 MIM 캐패시터를 형성한 다음, 추가적으로 건식 식각 공정을 수행함으로써, 상기 MIM 캐패시터의 식각 과정에서 발생하는 금속성 폴리머를 제거할 수 있다.
결국, 본 발명은 금속성 폴리머로 인한 MIM 캐패시터의 누설 전류 발생을 방지하여 MIM 캐패시터의 특성을 향상시킬 수 있고, MIM 캐패시터 위에 후속적으로 증착되는 막의 리프팅 현상을 방지할 수 있다.
Claims (9)
- 도전 플러그가 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막, 제 2 금속막 및 유전막을 패터닝하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 패터닝된 하드마스크막을 마스크로 이용한 식각 공정으로 상기 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
- 도전 플러그가 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막을 패터닝하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 패터닝된 하드마스크막을 마스크로 이용한 식각 공정으로 상기 제 2 금속막, 유전막 및 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되 는 MIM 캐패시터를 형성하는 단계;를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
- 도전 플러그가 구비된 반도체 기판을 제공하는 단계;상기 반도체 기판 상에 제 1 금속막, 유전막, 제 2 금속막, 하드마스크막, 및 MIM 캐패시터 형성영역을 덮는 감광막 패턴을 차례로 형성하는 단계;상기 감광막 패턴을 마스크로 이용한 식각 공정으로 상기 하드마스크막, 제 2 금속막, 유전막 및 제 1 금속막을 패터닝하여 상기 도전 플러그와 전기적으로 연결되는 MIM 캐패시터를 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 MIM 캐패시터를 포함한 기판 전면에 건식 식각 공정을 수행하여, 상기 MIM 캐패시터의 형성시에 발생되는 금속성 폴리머를 제거하는 단계;를 포함하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제 1 금속막의 식각 공정은,상기 Cl2 및 BCl3 가스를 조합하여 상기 제 1 금속막과 상기 하드마스크막의 식각 선택비가 1:1 내지 1:15가 되는 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 감광막 패턴을 제거하는 단계의 전 또는 후에,세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 1 금속막은 TaN 또는 TiN를 이용하여 50 내지 2,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 유전막은 SiN, SiC 및 Ta2O5 중 어느 하나를 이용하여 50 내지 1,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 제 2 금속막은 TaN 또는 TiN를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 하드마스크막은 SiN 또는 SiC를 이용하여 100 내지 3,000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 형성방법.
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