KR20070001645A - 낸드 플래쉬 메모리 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 낸드 플래쉬 메모리 소자의 게이트 형성방법에 관한 것으로, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계와, 스파이크 어닐 공정을 실시하여 상기 텅스텐실리사이드막을 결정화 시키는 단계와, 전체 구조 상부에 하드 마스크 패턴을 형성한 후, 이를 마스크로 상기 텅스텐실리사이드막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 순차적으로 식각하여 게이트를 형성하는 단계를 포함한다.
이와 같은 본 발명은 스파이크(spike) 어닐 공정을 실시함으로써 텅스텐실리사이드막의 그레인(Grain) 사이즈가 증가하여 면저항이 감소됨으로 RC 딜레이 문제를 개선할 수 있고, 안정적인 소자를 구현할 수 있다.
텅스텐실리사이드막, RTP, 스파이크 어닐
Description
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1폴리실리콘막 106 : 유전체막
108 : 제2폴리실리콘막 110 : 텅스텐실리사이드막
112 : 하드 마스크 패턴
본 발명은 낸드 플래쉬 메모리 소자의 게이트 형성방법에 관한 것으로, 특히, 스파이크(spike) 어닐 공정을 실시하여 텅스텐실리사이드막을 결정화시켜 RC 딜레이를 해결할 수 있는 낸드 플래쉬 메모리 소자의 게이트 형성방법에 관한 것이다.
플래쉬 메모리 소자의 게이트 형성시 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐실리사이드막을 형성하고, 텅스텐실리사이드막 상부에 하드 마스크 패턴을 증착한 후, 식각 공정을 실시하여 게이트를 형성한다. 그러나 플래쉬 메모리 소자의 게이트 선폭이 감소하면서 텅스텐실리사이드막을 기존 공정 그대로 사용할 경우, 텅스텐실리사이드막의 면저항이 증가하여 저항과 캐패시턴스(capacitance)의 상호작용에 의해 아웃풋(output)이 지체되는 RC 딜레이가 증가됨으로써 소자의 특성이 저하된다. 이러한 문제점을 해결하기 위해 텅스텐실리사이드막을 증착한 후, 퍼니스(furnace) 또는 RTP(Rapid Thermal Process) 장비에서 어닐 공정을 진행하였다.
그러나, 상기와 같이 퍼니스에서 어닐 공정을 진행할 경우, 이는 약 5℃/min의 속도로 천천히 온도를 증가함으로 고온에서 장시간 노출되어 트랜지스터의 도핑 프로파일(doping profile)의 변화를 가져온다. 여기서, 도핑 프로파일의 변화는 반도체 기판에 첨가하는 소량의 화학적 불순물이 확산되는 것으로, 이로 인하여 쇼트 (short)나 Vt(임계전압)의 변화가 발생하게 된다. 또한, 퍼니스에서의 어닐 공정은 텅스텐실리사이드막의 그레인(Grain)을 증가시키기 위한 매우 높은 온도의 공정이 불가능하다.
또한, RTA 장비에서 어닐 공정을 진행할 경우, 온도 상승비가 약 20℃/sec 내지 50℃/sec로 퍼니스 보다는 빠르지만, 고온의 어닐 공정 진행시 트랜지스터의 도핑 프로파일의 변화를 초래할 수 있으므로 1000℃ 이상의 고온에서의 어닐 공정은 소자에 적용할 수 없다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 단시간에 고온의 어닐 공정을 실시하여 텅스텐실리사이드막의 면저항을 감소시키기 위한 낸드 플래쉬 메모리 소자의 게이트 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법은, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계와, 스파이크 어닐 공정을 실시하여 상기 텅스텐실리사이드막을 결정화 시키는 단계와, 전체 구조 상부에 하드 마스크 패턴을 형성한 후, 이를 마스크로 상기 텅스텐실리사이드막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 순차적으로 식각하여 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법을 제공한다.
본 발명의 다른 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법은, 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘 막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계와, 전체 구조 상부에 하드 마스크 패턴을 형성한 후, 이를 마스크로 상기 텅스텐실리사이드막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 순차적으로 식각하여 게이트를 형성하는 단계와, 스파이크 어닐 공정을 실시하여 상기 텅스텐실리사이드막을 결정화 시키는 단계를 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 제1폴리실리콘막(104), 유전체막(106), 제2폴리실리콘막(108) 및 텅스텐실리사이드막(110)을 순차적으로 형성한다. 이때, 텅스텐실리사이드막(110)은 400℃ 내지 500℃의 온도, 0.3Torr 내지 1.5Torr의 압력, SiH4와 WF6를 혼합한 혼합 가스를 이용하여 형성한다. 그리고, 스파이크 어닐 공정을 실시하여 텅스텐실리사이드막(110)의 그레인 사이즈를 증가시켜 면저항을 감소시킨다. 이때, 스파이크 어닐 공정은 RTP(Rapid Thermal Process) 장비에서 N2 가스의 분위기로 실시한다. 또한, 스파이크 어닐 공정은 650℃ 정도의 상태에서 100℃/sec 내지 250℃/sec의 온도 상승비로 1000℃ 내지 1200℃의 온도까지 단시간에 증가 시킨 후, 머무는 시간 없이 온도를 650℃ 정 도의 상태로 감소시켜 고온에 의한 트랜지스터의 도핑 프로파일의 변화 없이 활성화된 도펀트의 농도를 증가시킬 수 있는 동시에, 면저항을 효과적으로 감소 시킬 수 있다.
도 1b를 참조하면, 반도체 기판(100) 상부에 하드 마스크막(112)을 형성한 후, 노광 및 현상 공정으로 식각하여 패터닝한다. 하드 마스크 패턴(112)을 마스크로 텅스텐실리사이드막(110), 제2폴리실리콘막(108), 유전체막(106) 및 제1폴리실리콘막(104)을 순차적으로 식각하여 게이트를 형성한다.
도 2는 본 발명의 다른 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
본 발명의 다른 실시예는 일 실시예에 따른 낸드 플래쉬 메모리 소자의 게이트 형성 과정과 동일한 공정 단계를 가진다. 그러나 다른 실시예는 반도체 기판(100) 상부에 형성된 제1폴리실리콘막(104), 유전체막(106), 제2폴리실리콘막(108) 및 텅스텐실리사이드막(110)을 하드 마스크 패턴(112)을 마스크로 순차적으로 식각하여 게이트를 형성한 후, 반도체 기판(100) 전표면에 스파이크 어닐 공정을 실시한다. 이때, 스파이크 어닐 공정을 실시함으로써 고온에 의한 트랜지스터의 도핑 프로파일의 변화 없이 활성화된 도펀트의 농도를 증가시킬 수 있는 동시에, 면저항을 효과적으로 감소 시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 스파이크 어닐 공정을 실시함으로써 텅스텐실리사이드막의 그레인 사이즈가 증가하여 면저항이 감소됨으로 RC 딜레이 문제를 개선할 수 있고, 안정적인 소자를 구현할 수 있다. 또한, 트랜지스터의 도핑 프로파일의 변화 없이 활성화된 도펀트의 농도를 증가시킬 수 있는 효과가 있다.
Claims (6)
- 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계;스파이크 어닐 공정을 실시하여 상기 텅스텐실리사이드막을 결정화 시키는 단계; 및전체 구조 상부에 하드 마스크 패턴을 형성한 후, 이를 마스크로 상기 텅스텐실리사이드막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 순차적으로 식각하여 게이트를 형성하는 단계를 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
- 반도체 기판 상부에 터널 산화막, 제1폴리실리콘막, 유전체막, 제2폴리실리콘막 및 텅스텐실리사이드막을 순차적으로 형성하는 단계;전체 구조 상부에 하드 마스크 패턴을 형성한 후, 이를 마스크로 상기 텅스텐실리사이드막, 제2폴리실리콘막, 유전체막 및 제1폴리실리콘막을 순차적으로 식각하여 게이트를 형성하는 단계; 및스파이크 어닐 공정을 실시하여 상기 텅스텐실리사이드막을 결정화 시키는 단계를 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
- 제1항 또는 제2항에 있어서, 상기 텅스텐실리사이드막은 400℃ 내지 500℃의 온도, 0.3Torr 내지 1.5Torr의 압력, SiH4와 WF6를 혼합한 혼합 가스를 이용하여 형성하는 것을 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
- 제1항 또는 제2항에 있어서, 상기 스파이크 어닐 공정은 RTP 장비에서 진행하는 것을 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
- 제1항 또는 제2항에 있어서, 상기 스파이크 어닐 공정은 1000℃ 내지 1200℃의 온도로 N2 가스의 분위기에서 실시하는 것을 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
- 제1항 또는 제2항에 있어서, 상기 스파이크 어닐 공정은 650℃ 정도의 상태에서 100℃/sec 내지 250℃/sec의 온도 상승비로 1000℃ 내지 1200℃의 온도까지 증가 시킨 후, 머무는 시간 없이 온도를 650℃ 정도의 상태로 감소시키는 것을 포함하는 낸드 플래쉬 메모리 소자의 게이트 형성방법.
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| KR1020050057249A KR20070001645A (ko) | 2005-06-29 | 2005-06-29 | 낸드 플래쉬 메모리 소자의 게이트 형성방법 |
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Cited By (1)
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|---|---|---|---|---|
| US7924756B2 (en) | 2006-09-25 | 2011-04-12 | Samsung Electronics Co., Ltd | Method for controlling sleep-mode operation in a communication system |
-
2005
- 2005-06-29 KR KR1020050057249A patent/KR20070001645A/ko not_active Application Discontinuation
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|---|---|---|---|---|
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