JP2006253646A - フラッシュメモリ素子のゲート形成方法 - Google Patents

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Abstract

【課題】半導体基板上にゲートを形成した後、窒素熱処理とRTO工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ONO(Oxide-Nitride-Oxide)スマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供する。
【解決手段】トンネル酸化膜112とフローティングゲート用ポリシリコン膜113とONO誘電体膜114とコントロールゲート用ポリシリコン膜115とタングステンシリサイド膜116とハードマスク119を半導体基板111上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を行う工程と、前記窒素熱処理工程の後、RTO工程を行って酸化膜を形成する工程とを含む。
【選択図】図2

Description

本発明は、フラッシュメモリ素子のゲート形成方法に係り、特に、フローティングゲートとONO(Oxide-Nitride-Oxide)誘電体膜とコントロールゲートが積層された構造のゲートを形成するフラッシュメモリ素子のゲート形成方法に関する。
以下、従来のフラッシュメモリ素子のゲート形成方法を図3(a),(b)を参照して説明する。
図3(a),(b)は従来のフラッシュメモリ素子のゲート製造方法を説明するための素子の断面図である。
図3(a)を参照すると、半導体基板11上には、フローティングゲート13とコントロールゲート18が積層された積層ゲートを形成する。フローティングゲート13と半導体基板11との間にはトンネル酸化膜12を形成する。誘電体膜14は、第1酸化膜14a、窒化膜14b、第2酸化膜14cが積層された酸化・窒化・酸化(ONO)構造を広く採用する。コントロールゲート用ポリシリコン膜15上にタングステンシリサイド膜16を形成する。
前記において、フローティングゲート13とONO誘電体膜14とコントロールゲート18が積層されたゲートを形成するためのエッチング工程の際にゲート側壁がプラズマ雰囲気に露出して損傷を被ると共にトンネル酸化膜12のエッジも損傷を被ってトンネル酸化膜のアンダーカット17が生ずる。
図3(b)を参照すると、ゲート側壁の損傷およびトンネル酸化膜12の損傷を補償するための熱酸化膜工程を行い、露出したゲートおよび半導体基板の表面に熱酸化膜100を形成する。熱酸化膜100の形成により、ゲート側壁の損傷およびトンネル酸化膜のアンダーカット17も熱酸化膜100によって補償される(符号170)。ところが、前記第1、第2酸化膜14a、14c内の酸素(O)と前記フローティングゲート13およびコントロールゲート用ポリシリコン膜15のシリコン(Si)とが反応して酸化シリコン(SiO)膜が形成されることにより、ONO誘電体膜14にスマイリング現象が発生する(符号110)。スマイリングはONO誘電体膜14の側面に発生する非正常的な酸化による厚さ増加を意味する。前記スマイリング現象により、コントロールゲート18に印加される電圧がフローティングゲート13に不均一に伝達されてカップリング比が低下するという問題点が発生する。
そこで、本発明の目的は、半導体基板上にゲートを形成した後、窒素熱処理とRTO工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ONOスマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子のゲート形成方法は、トンネル酸化膜とフローティングゲート用ポリシリコン膜とONO誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を含むRTO工程を行う工程とを含んでなる。
上述した本発明によれば、RTP装備で窒素熱処理を行うことにより、コントロールゲート電極として用いられたタングステンシリサイド膜を結晶化させてコントロールゲート電極のシート抵抗を減少させることができる。また、短時間にRTO工程を行うことにより、工程時間の短縮とONOスマイリングを防止してフローティングゲートカップリング比を増加させることができる。これにより、プログラムまたは消去速度を向上させて素子の特性を向上させることができる。
以下に添付図面を参照しながら、本発明を説明する。
図1(a),(b)および図2(a),(b)は本発明に係るフラッシュメモリ素子のゲート形成方法の実施形態を説明するための素子の断面図である。各図を参照して本発明に係るフラッシュメモリ素子のゲート形成方法を説明する。
まず、図1(a)に示すように、半導体基板111上にトンネル酸化膜112とフローティングゲート用第1ポリシリコン膜113とONO構造の誘電体膜114とコントロールゲート用第2ポリシリコン膜115とタングステンシリサイド膜116とゲートハードマスク119を順次蒸着する。ONO構造の誘電体膜114は、第1酸化膜、窒化膜114b、第2酸化膜114cが積層された構造で形成する。
次に、図1(b)に示すように、ゲートハードマスク119をバリアとして用いてタングステンシリサイド膜116と第2ポリシリコン膜115と誘電体膜114と第1ポリシリコン膜113とトンネル酸化膜112を選択的にエッチングし、トンネル酸化膜112、フローティングゲート113、誘電体膜114、コントロールゲート118からなるゲートを形成する。
次に、図2(a)に示すように、RTP(Rapid Thermal Processingl)装備でタングステンシリサイド膜116の結晶化のために窒素熱処理(N2 Anneal)を行う。窒素熱処理工程は、800〜1000℃の温度範囲内で行う。また、窒素の流量は10〜20sccm(標準分当りの立方センチメートル)の下に行い、時間は30秒以内とすることが良い。前記の条件の窒素熱処理によってタングステンシリサイド膜116が結晶化され、これによりコントロールゲート電極のシート抵抗Rsが減少し、後続のRTO工程におけるタングステンシリサイド膜116の過度な酸化が防止される。
次に、図2(b)に示すように、ゲートラインエッチング工程の際に引き起こされた損傷を緩和させるためにRTO工程を行って酸化膜100を形成する。RTO工程はRTP装備で窒素熱処理工程の後にインシチュ(In-situ)で行う。RTO工程は700〜900℃の温度範囲内で行い、酸素の流量は5〜10sccmにすることが良い。RTO工程による酸化膜100は、20〜40Åの膜厚となるようにすることがよい。RTO工程は、ゲートエッチング工程による損傷を緩和させることができ、短時間内に行われることによりONOスマイリング現象を抑えることができる。
同図(a),(b)は本発明に係るフラッシュメモリ素子のゲート形成方法の実施形態を説明するための素子の断面図である。 同図(a),(b)は図1に続く本実施形態に係るフラッシュメモリ素子のゲート形成方法を説明するための素子の断面図である。 同図(a),(b)は従来のフラッシュメモリ素子のゲート形成方法を説明するための素子の断面図である。
符号の説明
111 半導体基板
112 トンネル酸化膜
113 フローティングゲート
113a 第1ポリシリコン膜
114 ONO誘電体膜
114a 第1酸化膜
114b 窒化膜
114c 第2酸化膜
115 第2ポリシリコン膜
116 タングステンシリサイド膜
117 トンネル酸化膜のアンダーカット
118 コントロールゲート
119 ゲートハードマスク
100 熱酸化膜
110 スマイリング発生部
170 トンネル酸化膜補償部

Claims (10)

  1. トンネル酸化膜とフローティングゲート用ポリシリコン膜とONO誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、
    前記ゲートライン形成工程の後、窒素熱処理を行う工程と、
    前記窒素熱処理工程の後、RTO工程を行って酸化膜を形成する工程とを含むことを特徴とするフラッシュメモリ素子のゲート形成方法。
  2. 前記窒素熱処理工程によって前記タングステンシリサイド膜が結晶化されることを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  3. 前記窒素熱処理工程は、RTP装備で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  4. 前記窒素熱処理工程は、800〜1000℃の温度範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  5. 前記窒素熱処理工程は、10〜20sccmの窒素流量範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  6. 前記窒素熱処理工程は、30秒以内の時間範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  7. 前記RTO工程は、窒素熱処理工程の後、RTP装備でインシチュにて行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  8. 前記RTO工程は、700〜900℃の温度範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  9. 前記RTO工程は、5〜10sccmの窒素流量範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
  10. 前記RTO工程で形成された酸化膜は、膜厚が20〜40Åであることを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
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