JP2006253646A - フラッシュメモリ素子のゲート形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 42
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 14
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims description 15
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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Abstract
【課題】半導体基板上にゲートを形成した後、窒素熱処理とRTO工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ONO(Oxide-Nitride-Oxide)スマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供する。
【解決手段】トンネル酸化膜112とフローティングゲート用ポリシリコン膜113とONO誘電体膜114とコントロールゲート用ポリシリコン膜115とタングステンシリサイド膜116とハードマスク119を半導体基板111上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を行う工程と、前記窒素熱処理工程の後、RTO工程を行って酸化膜を形成する工程とを含む。
【選択図】図2
【解決手段】トンネル酸化膜112とフローティングゲート用ポリシリコン膜113とONO誘電体膜114とコントロールゲート用ポリシリコン膜115とタングステンシリサイド膜116とハードマスク119を半導体基板111上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を行う工程と、前記窒素熱処理工程の後、RTO工程を行って酸化膜を形成する工程とを含む。
【選択図】図2
Description
本発明は、フラッシュメモリ素子のゲート形成方法に係り、特に、フローティングゲートとONO(Oxide-Nitride-Oxide)誘電体膜とコントロールゲートが積層された構造のゲートを形成するフラッシュメモリ素子のゲート形成方法に関する。
以下、従来のフラッシュメモリ素子のゲート形成方法を図3(a),(b)を参照して説明する。
図3(a),(b)は従来のフラッシュメモリ素子のゲート製造方法を説明するための素子の断面図である。
図3(a)を参照すると、半導体基板11上には、フローティングゲート13とコントロールゲート18が積層された積層ゲートを形成する。フローティングゲート13と半導体基板11との間にはトンネル酸化膜12を形成する。誘電体膜14は、第1酸化膜14a、窒化膜14b、第2酸化膜14cが積層された酸化・窒化・酸化(ONO)構造を広く採用する。コントロールゲート用ポリシリコン膜15上にタングステンシリサイド膜16を形成する。
前記において、フローティングゲート13とONO誘電体膜14とコントロールゲート18が積層されたゲートを形成するためのエッチング工程の際にゲート側壁がプラズマ雰囲気に露出して損傷を被ると共にトンネル酸化膜12のエッジも損傷を被ってトンネル酸化膜のアンダーカット17が生ずる。
図3(b)を参照すると、ゲート側壁の損傷およびトンネル酸化膜12の損傷を補償するための熱酸化膜工程を行い、露出したゲートおよび半導体基板の表面に熱酸化膜100を形成する。熱酸化膜100の形成により、ゲート側壁の損傷およびトンネル酸化膜のアンダーカット17も熱酸化膜100によって補償される(符号170)。ところが、前記第1、第2酸化膜14a、14c内の酸素(O2)と前記フローティングゲート13およびコントロールゲート用ポリシリコン膜15のシリコン(Si)とが反応して酸化シリコン(SiO2)膜が形成されることにより、ONO誘電体膜14にスマイリング現象が発生する(符号110)。スマイリングはONO誘電体膜14の側面に発生する非正常的な酸化による厚さ増加を意味する。前記スマイリング現象により、コントロールゲート18に印加される電圧がフローティングゲート13に不均一に伝達されてカップリング比が低下するという問題点が発生する。
そこで、本発明の目的は、半導体基板上にゲートを形成した後、窒素熱処理とRTO工程を行ってタングステンシリサイド膜のシート抵抗を減少させ、過度な酸化を防止するうえ、ONOスマイリングを抑えるフラッシュメモリ素子のゲート形成方法を提供することにある。
上記目的を達成するために、本発明に係るフラッシュメモリ素子のゲート形成方法は、トンネル酸化膜とフローティングゲート用ポリシリコン膜とONO誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、前記ゲートライン形成工程の後、窒素熱処理を含むRTO工程を行う工程とを含んでなる。
上述した本発明によれば、RTP装備で窒素熱処理を行うことにより、コントロールゲート電極として用いられたタングステンシリサイド膜を結晶化させてコントロールゲート電極のシート抵抗を減少させることができる。また、短時間にRTO工程を行うことにより、工程時間の短縮とONOスマイリングを防止してフローティングゲートカップリング比を増加させることができる。これにより、プログラムまたは消去速度を向上させて素子の特性を向上させることができる。
以下に添付図面を参照しながら、本発明を説明する。
図1(a),(b)および図2(a),(b)は本発明に係るフラッシュメモリ素子のゲート形成方法の実施形態を説明するための素子の断面図である。各図を参照して本発明に係るフラッシュメモリ素子のゲート形成方法を説明する。
まず、図1(a)に示すように、半導体基板111上にトンネル酸化膜112とフローティングゲート用第1ポリシリコン膜113とONO構造の誘電体膜114とコントロールゲート用第2ポリシリコン膜115とタングステンシリサイド膜116とゲートハードマスク119を順次蒸着する。ONO構造の誘電体膜114は、第1酸化膜、窒化膜114b、第2酸化膜114cが積層された構造で形成する。
次に、図1(b)に示すように、ゲートハードマスク119をバリアとして用いてタングステンシリサイド膜116と第2ポリシリコン膜115と誘電体膜114と第1ポリシリコン膜113とトンネル酸化膜112を選択的にエッチングし、トンネル酸化膜112、フローティングゲート113、誘電体膜114、コントロールゲート118からなるゲートを形成する。
次に、図2(a)に示すように、RTP(Rapid Thermal Processingl)装備でタングステンシリサイド膜116の結晶化のために窒素熱処理(N2 Anneal)を行う。窒素熱処理工程は、800〜1000℃の温度範囲内で行う。また、窒素の流量は10〜20sccm(標準分当りの立方センチメートル)の下に行い、時間は30秒以内とすることが良い。前記の条件の窒素熱処理によってタングステンシリサイド膜116が結晶化され、これによりコントロールゲート電極のシート抵抗Rsが減少し、後続のRTO工程におけるタングステンシリサイド膜116の過度な酸化が防止される。
次に、図2(b)に示すように、ゲートラインエッチング工程の際に引き起こされた損傷を緩和させるためにRTO工程を行って酸化膜100を形成する。RTO工程はRTP装備で窒素熱処理工程の後にインシチュ(In-situ)で行う。RTO工程は700〜900℃の温度範囲内で行い、酸素の流量は5〜10sccmにすることが良い。RTO工程による酸化膜100は、20〜40Åの膜厚となるようにすることがよい。RTO工程は、ゲートエッチング工程による損傷を緩和させることができ、短時間内に行われることによりONOスマイリング現象を抑えることができる。
111 半導体基板
112 トンネル酸化膜
113 フローティングゲート
113a 第1ポリシリコン膜
114 ONO誘電体膜
114a 第1酸化膜
114b 窒化膜
114c 第2酸化膜
115 第2ポリシリコン膜
116 タングステンシリサイド膜
117 トンネル酸化膜のアンダーカット
118 コントロールゲート
119 ゲートハードマスク
100 熱酸化膜
110 スマイリング発生部
170 トンネル酸化膜補償部
112 トンネル酸化膜
113 フローティングゲート
113a 第1ポリシリコン膜
114 ONO誘電体膜
114a 第1酸化膜
114b 窒化膜
114c 第2酸化膜
115 第2ポリシリコン膜
116 タングステンシリサイド膜
117 トンネル酸化膜のアンダーカット
118 コントロールゲート
119 ゲートハードマスク
100 熱酸化膜
110 スマイリング発生部
170 トンネル酸化膜補償部
Claims (10)
- トンネル酸化膜とフローティングゲート用ポリシリコン膜とONO誘電体膜とコントロールゲート用ポリシリコン膜とタングステンシリサイド膜とハードマスクを半導体基板上に形成し、露光工程およびエッチング工程を行ってゲートラインを形成する工程と、
前記ゲートライン形成工程の後、窒素熱処理を行う工程と、
前記窒素熱処理工程の後、RTO工程を行って酸化膜を形成する工程とを含むことを特徴とするフラッシュメモリ素子のゲート形成方法。 - 前記窒素熱処理工程によって前記タングステンシリサイド膜が結晶化されることを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記窒素熱処理工程は、RTP装備で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記窒素熱処理工程は、800〜1000℃の温度範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記窒素熱処理工程は、10〜20sccmの窒素流量範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記窒素熱処理工程は、30秒以内の時間範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記RTO工程は、窒素熱処理工程の後、RTP装備でインシチュにて行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記RTO工程は、700〜900℃の温度範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記RTO工程は、5〜10sccmの窒素流量範囲内で行うことを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
- 前記RTO工程で形成された酸化膜は、膜厚が20〜40Åであることを特徴とする請求項1に記載のフラッシュメモリ素子のゲート形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050020241A KR100645196B1 (ko) | 2005-03-10 | 2005-03-10 | 플래시 메모리 소자의 게이트 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006253646A true JP2006253646A (ja) | 2006-09-21 |
Family
ID=36971554
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005363476A Pending JP2006253646A (ja) | 2005-03-10 | 2005-12-16 | フラッシュメモリ素子のゲート形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20060205159A1 (ja) |
JP (1) | JP2006253646A (ja) |
KR (1) | KR100645196B1 (ja) |
CN (1) | CN100416766C (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100650858B1 (ko) * | 2005-12-23 | 2006-11-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조 방법 |
KR100757333B1 (ko) * | 2006-10-12 | 2007-09-11 | 삼성전자주식회사 | 불휘발성 메모리 장치의 제조 방법 |
CN101355028B (zh) * | 2007-07-25 | 2012-10-03 | 中芯国际集成电路制造(上海)有限公司 | 一种对闸极氧化层进行修复的方法 |
KR20110042614A (ko) | 2009-10-19 | 2011-04-27 | 삼성전자주식회사 | 반도체 소자 및 그 형성방법 |
CN102184887B (zh) * | 2011-05-06 | 2015-11-25 | 上海华虹宏力半导体制造有限公司 | 用于闪速存储器浅沟槽隔离结构的形成方法 |
CN102446759A (zh) * | 2011-09-08 | 2012-05-09 | 上海华力微电子有限公司 | 一种改进逻辑工艺中硅损失的多晶硅退火方法 |
CN104681492B (zh) * | 2013-11-26 | 2018-03-06 | 中芯国际集成电路制造(上海)有限公司 | 闪存单元形成方法 |
US8916432B1 (en) * | 2014-01-21 | 2014-12-23 | Cypress Semiconductor Corporation | Methods to integrate SONOS into CMOS flow |
KR102238257B1 (ko) | 2014-08-26 | 2021-04-13 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
CN108630700A (zh) * | 2017-03-22 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件及其制造方法 |
CN107425007A (zh) * | 2017-08-31 | 2017-12-01 | 长江存储科技有限责任公司 | 一种3d nand存储器件的金属栅极制备方法 |
CN110265406A (zh) * | 2019-06-06 | 2019-09-20 | 深圳市华星光电技术有限公司 | 阵列基板及制作方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3221480B2 (ja) * | 1997-08-22 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
US6380029B1 (en) * | 1998-12-04 | 2002-04-30 | Advanced Micro Devices, Inc. | Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices |
US6329273B1 (en) * | 1999-10-29 | 2001-12-11 | Advanced Micro Devices, Inc. | Solid-source doping for source/drain to eliminate implant damage |
US6689673B1 (en) * | 2000-05-17 | 2004-02-10 | United Microelectronics Corp. | Method for forming a gate with metal silicide |
TW465061B (en) * | 2000-11-16 | 2001-11-21 | Promos Technologies Inc | Method for avoiding protrusion on the gate side wall of metal silicide layer |
US7588989B2 (en) * | 2001-02-02 | 2009-09-15 | Samsung Electronic Co., Ltd. | Dielectric multilayer structures of microelectronic devices and methods for fabricating the same |
US6506670B2 (en) * | 2001-05-25 | 2003-01-14 | Lsi Logic Corporation | Self aligned gate |
US6696331B1 (en) * | 2002-08-12 | 2004-02-24 | Advanced Micro Devices, Inc. | Method of protecting a stacked gate structure during fabrication |
US7169667B2 (en) * | 2003-07-30 | 2007-01-30 | Promos Technologies Inc. | Nonvolatile memory cell with multiple floating gates formed after the select gate |
US6949471B2 (en) * | 2003-07-31 | 2005-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating poly patterns |
US6958511B1 (en) * | 2003-10-06 | 2005-10-25 | Fasl, Llc | Flash memory device and method of fabrication thereof including a bottom oxide layer with two regions with different concentrations of nitrogen |
KR100583609B1 (ko) * | 2004-07-05 | 2006-05-26 | 삼성전자주식회사 | 반도체 장치의 게이트 구조물 제조방법 및 이를 이용한불휘발성 메모리 장치의 셀 게이트 구조물 제조방법 |
-
2005
- 2005-03-10 KR KR1020050020241A patent/KR100645196B1/ko not_active IP Right Cessation
- 2005-12-05 US US11/295,386 patent/US20060205159A1/en not_active Abandoned
- 2005-12-16 JP JP2005363476A patent/JP2006253646A/ja active Pending
- 2005-12-23 CN CNB2005101362439A patent/CN100416766C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR20060099181A (ko) | 2006-09-19 |
US20060205159A1 (en) | 2006-09-14 |
KR100645196B1 (ko) | 2006-11-10 |
CN1832115A (zh) | 2006-09-13 |
CN100416766C (zh) | 2008-09-03 |
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