KR20060134291A - 표시 기판 및 이를 구비한 표시 패널 - Google Patents

표시 기판 및 이를 구비한 표시 패널 Download PDF

Info

Publication number
KR20060134291A
KR20060134291A KR1020050053867A KR20050053867A KR20060134291A KR 20060134291 A KR20060134291 A KR 20060134291A KR 1020050053867 A KR1020050053867 A KR 1020050053867A KR 20050053867 A KR20050053867 A KR 20050053867A KR 20060134291 A KR20060134291 A KR 20060134291A
Authority
KR
South Korea
Prior art keywords
dummy
thin film
dummy switching
film transistors
static electricity
Prior art date
Application number
KR1020050053867A
Other languages
English (en)
Inventor
양병덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050053867A priority Critical patent/KR20060134291A/ko
Publication of KR20060134291A publication Critical patent/KR20060134291A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F2202/00—Materials and properties
    • G02F2202/22—Antistatic materials or arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

정전기 불량을 방지하기 위한 표시 기판 및 이를 구비한 표시 패널이 개시된다. 표시 기판은 복수의 게이트 배선들과, 복수의 소스 배선들과, 게이트 배선들과 소스 배선들에 의해 정의된 복수의 화소부들 및 복수의 화소부들이 형성된 영역의 외부에 형성되어, 정전기로부터 화소부를 보호하는 더미 스위칭부를 포함한다. 더미 스위칭부는 임의의 소스 배선에 연결된 복수의 더미 스위칭 소자들을 포함하며, 더미 스위칭 소자들은 복수개의 그룹으로 분리되고, 각 그룹의 더미 스위칭 소자의 개수는 랜덤하다. 이에 따라, 랜덤하게 더미 스위칭 소자를 그룹핑함으로써 다양한 크기의 정전기로부터 불량을 방지할 수 있다.
정전기, 더미 박막트랜지스터

Description

표시 기판 및 이를 구비한 표시 패널{DISPLAY SUBSTRATE AND DISPLAY PANEL WITH THE SAME}
도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1에 도시된 제1 표시 기판의 부분 평면도이다.
도 3은 도 2에 도시된 I-I'라인을 따라 절단한 표시 패널의 단면도이다.
도 4a 내지 도 4d는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 5는 본 발명의 실시예에 따른 더미 박막트랜지스터의 구조에 의한 정전기 방지 효과를 설명하기 위한 표이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 제1 표시기판 300 : 제2 표시기판
220 : 게이트 패드부 230 : 제1 정전기분산 다이오드부
240 : 스토리지 전압배선 250 : 소스 패드부
260 : 제2 정전기분산 다이오드부 270 : 더미 TFT 부
DTFT1 내지 DTFT10 : 제1 내지 제10 더미 박막트랜지스터
PTFT : 화소 박막트랜지스터
본 발명은 표시 기판과 이를 구비한 표시 패널에 관한 것으로, 보다 상세하게는 정전기 불량을 방지하기 위한 표시 기판 및 이를 구비한 표시 패널에 관한 것이다.
일반적으로 액정표시패널은 박막트랜지스터가 어레이된 어레이 기판과, 상기 어레이 기판과 대향하는 대향 기판과, 상기 기판들 사이에 개재된 액정층을 포함한다.
최근 어레이 기판을 ASG(Amorphous Silicon Gate)나 COG(Chip On Glass) 등 집적도가 높은 새로운 기술 적용으로 인해 금속 밀도가 높은 패턴을 사용함에 따라 정전기 불량이 증가하고 있다. 상기 어레이 기판의 화소부에 형성된 박막트랜지스터에 적용되는 정전기 방지 대책으로 대표적인 것은 정전기 방지용 다이오드와, 더미 박막트랜지스터들이다.
상기 정전기 방지용 다이오드는 배선들의 일단부로부터 유입되는 정전기를 다른 배선들로 분산시키는 기능을 수행하며, 상기 더미 박막트랜지스터는 정전기에 의한 데미지를 상기 화소부의 박막트랜지스터 대신 받음으로써 상기 박막트랜지스터를 보호하는 기능을 수행한다.
일반적으로 상기 정전기 방지용 다이오드는 상기 어레이 기판의 제조 공정 중 화소 전극 형성 단계 이후에 다이오드로 동작하므로, 상기 화소 전극 형성 전 단계인, 액티브층 형성공정 및 패시베이션층 식각공정 등에서 발생되는 정전기에 대한 불량을 막을 수 없다. 반면, 상기 정전기 방지용 더미 박막트랜지스터는 소스 금속층 형성 공정 이후부터 발생되는 정전기에 대한 불량을 막을 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 더미 박막트랜지스터들의 구조를 개선하여 정전기 불량 방지율을 향상시키기 위한 표시 기판을 제공하는 것이다.
상기 본 발명의 다른 목적은 상기 표시 기판을 구비한 표시 패널을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 복수의 게이트 배선들과, 복수의 소스 배선들과, 상기 게이트 배선들과 소스 배선들에 의해 정의된 복수의 화소부들 및 상기 복수의 화소부들이 형성된 영역의 외부에 형성되어, 정전기로부터 상기 화소부를 보호하는 더미 스위칭부를 포함한다. 상기 더미 스위칭부는 임의의 소스 배선에 연결된 복수의 더미 스위칭 소자들을 포함하며, 상기 더미 스위칭 소자들은 복수개의 그룹으로 분리되고, 각 그룹의 더미 스위칭 소자의 개수는 랜덤하다.
상기 더미 스위칭 소자는 상기 임의의 소스 배선에 연결된 제1 전류 전극과, 플로팅 상태의 제어 전극과, 그룹핑된 더미 스위칭 소자의 전류 전극과 일체로 형성된 제2 전류 전극을 포함한다. 상기 그룹은 상기 하나 이상의 더미 스위칭 소자의 제어 전극과 일체로 형성된 제2 전류 전극에 의해 캐패시턴스가 정의된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 패널은 제1 기판 및 상기 제1 기판과 결합되어 액정층을 수용하고, 복수의 화소부들이 형성된 영역의 외부에 형성되어 정전기로부터 상기 화소부들을 보호하는 더미 스위칭부가 형성된 제2 기판을 포함한다. 상기 더미 스위칭부는 임의의 소스 배선에 연결된 복수의 더미 스위칭 소자들을 포함하며, 상기 더미 스위칭 소자들은 복수개의 그룹으로 분리되고, 각 그룹의 더미 스위칭 소자의 개수는 랜덤하게 구성된다.
이러한 표시 기판 및 이를 구비한 표시 패널에 의하면, 개선된 더미 박막트랜지스터 구조에 의해 큰 전압의 정전기는 물론, 작은 전압의 정전기에 의한 불량을 막을 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 패널의 평면도이다.
도 1을 참조하면, 상기 표시 패널(100)은 제1 표시 기판(200)과, 상기 제1 표시 기판(200)에 대향하는 상기 제2 표시 기판(300) 및 상기 제1 및 제2 표시 기판(200, 300)사이에 개재된 액정층(미도시)을 포함한다.
상기 제1 표시 기판(200)은 표시 영역(DA)과 상기 표시 영역(DA)을 둘러싸는 주변 영역으로 이루어진다.
상기 표시 영역(DA)에는 제1 방향으로 연장된 소스 배선(DL)들과, 제1 방향과 교차하는 제2 방향으로 연장된 게이트 배선(GL)들 및 상기 소스 배선(DL)들과 상기 게이트 배선(GL)들에 의해 정의된 복수의 화소부(P)들을 포함한다. 각각의 화소부(P)에는 스위칭 소자(TFT)와, 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST) 를 포함한다.
상기 주변 영역 중 제1 주변 영역(PA1)에는 게이트 패드부(220), 제1 정전기분산 다이오드부(230) 및 스토리지 전압배선(240)이 형성된다.
상기 게이트 패드부(220)는 상기 표시 영역(DA)내의 게이트 배선(GL)들에 게이트 신호들을 인가하는 복수의 패드들을 포함한다.
상기 제1 정전기분산 다이오드부(230)는 상기 표시 패널(100) 제조 공정시 상기 게이트 패드부(220)로부터 유입되는 정전기를 분산시키는 복수의 다이오드들을 포함하며, 상기 복수의 제1 다이오드들에 의해 상기 표시 영역(DA)이 상기 정전기에 의해 손실되는 것을 막는다. 상기 제1 정전기분산 다이오드부(230)는 상기 스토리지 전압배선(240)에 연결되어 상기 정전기를 상쇄시킨다.
상기 스토리지 전압배선(240)은 공통전압(Vst)이 인가되어, 상기 공통전압(Vst)은 각각의 화소부(P)에 형성된 스토리지 캐패시터(CST)에 전달된다.
상기 주변 영역 중 제2 주변 영역(PA2)에는 소스 패드부(250), 제2 정전기분산 다이오드부(260), 더미 박막트랜지스터부(이하, 더미 TFT부)(270)가 형성된다.
상기 소스 패드부(250)는 상기 표시 영역(DA)내의 소스 배선(DL)들에 데이터 신호들을 인가하는 복수의 패드들을 포함한다.
상기 제2 정전기분산 다이오드부(260)는 상기 표시 패널(100) 제조 공정시 상기 소스 패드부(250)로부터 유입된 정전기를 분산시키는 복수의 다이오드들을 포함하며, 상기 복수의 제2 다이오드들에 의해 상기 표시 영역(DA)이 상기 정전기에 의해 손실되는 것을 막는다. 상기 제2 정전기분산 다이오드부(260)는 상기 스토리 지 전압배선(240)에 연결되어 상기 정전기를 상쇄시킨다.
상기 더미 TFT부(270)는 상기 제2 정전기분산 다이오드부(250)와 상기 표시 영역(DA) 사이에 형성된다.
상기 더미 TFT부(270)는 정전기에 의한 먼저 손상됨에 따라서 상기 정전기에 의해 상기 표시 영역(DA)의 스위칭 소자(TFT)가 손상되는 것을 방지한다. 상기 소스 배선(DL)들에 전기적으로 연결된 복수의 더미 박막트랜지스터들을 포함한다. 상기 더미 박막트랜지스터들은 복수의 그룹으로 분리되고, 각 그룹의 더미 박막트랜지스터의 개수는 랜덤한 구조를 갖는다. 예컨대, 임의의 소스 배선에 10개의 더미 박막트랜지스터들이 연결될 경우, 5/3/2 구조, 5/2/2/1 구조 등 다양한 구조를 갖는다. 상기 더미 TFT부(270)의 구조에 대해서는 상세하게 후술된다.
도 2는 도 1에 도시된 제1 표시 기판의 부분 평면도이다.
도 1 및 도 2를 참조하면, 상기 제1 표시 기판의 표시 영역(DA)에는 화소부(P)들이 형성되고, 주변 영역(PA2)에는 더미 TFT부(270)가 형성된다.
상기 화소부(P)에는 소스 배선(DL)과 게이트 배선(GL)에 연결된 화소 박막트랜지스터(PTFT)와, 상기 화소 박막트랜지스터(PTFT)와 콘택홀(285)을 통해 전기적으로 연결된 화소 전극(286)이 형성된다. 상기 화소 박막트랜지스터(PTFT)는 게이트 배선(GL)에 연결된 게이트 전극(281)과, 소스 배선(DL)에 연결된 소스 전극(283)과, 상기 화소 전극(286)에 연결된 드레인 배선(284)을 포함하며, 상기 게이트 전극(281)과 소스/드레인 전극(283, 284) 사이에 개재된 액티브층(282)을 포함한다.
상기 더미 TFT부(270)는 소스 배선(DL)들과, 게이트 배선(GL)과 동일한 방향으로 연장된 복수의 게이트 전극배선(GEL)들로 형성된 복수의 더미 박막트랜지스터들을 포함한다.
구체적으로 도시된 바와 같이, 임의의 소스 배선(DL)에는 10개의 게이트 전극배선(GEL)들이 교차되어 10개의 더미 박막트랜지스터들(DTFT1 ~ DTFT10)이 형성된다. 각각의 더미 박막트랜지스터(DTFT1)는 게이트 전극배선(GEL)에 연결된 게이트 전극(271)과, 액티브층(272)과, 소스 배선(DL)에 연결된 소스 전극(273) 및 상기 소스 전극(273)과 마주하여 채널 영역을 정의하는 드레인 전극(274)을 포함한다. 상기 더미 박막트랜지스터(DTFT1)는 게이트 전극(273)과 드레인 전극(274)에 의해 소정의 캐패시턴스가 정의된다.
상기 10개의 더미 박막트랜지스터들(DTFT1 ~ DTFT10)은 드레인 전극들에 의해 복수의 그룹으로 분리되고, 각각의 그룹의 더미 박막트랜지스터는 상기 드레인 전극에 의해 랜덤한 캐패시턴스를 갖는다.
즉, 제1 내지 제5 더미 박막트랜지스터들(DTFT1 ~ DTFT5)의 각각의 드레인 전극들은 제1 소스금속패턴(274a)에 의해 일체로 형성되어 제1 그룹으로 그룹핑된다. 상기 제1 그룹의 캐패시턴스는 제1 내지 제2 더미 박막트랜지스터들(DTFT1 ~ DTFT5)의 게이트 전극들과 제1 소스금속패턴(274a)에 의해 정의된다.
제6 및 제7 더미 박막트랜지스터들(DTFT6, DTFT7)의 각각의 드레인 전극들은 제2 소스금속패턴(274b)에 의해 일체로 형성되어 제2 그룹으로 그룹핑된다. 상기 제2 그룹의 캐패시턴스는 제6 및 제7 더미 박막트랜지스터들(DTFT6, DTFT7)의 게이트 전극들과 제2 소스금속패턴(274b)에 의해 정의된다.
제8 및 제9 더미 박막트랜지스터들(DTFT8, DTFT9)의 각각의 드레인 전극들은 제3 소스금속패턴(274c)에 의해 일체로 형성되어 제3 그룹으로 그룹핑된다. 상기 제3 그룹의 캐패시턴스는 제8 및 제9 더미 박막트랜지스터들(DTFT8, DTFT9)의 게이트 전극들과 제3 소스금속패턴(274c)에 의해 정의된다.
제10 더미 박막트랜지스터(DTFT10)의 드레인 전극은 제4 소스금속패턴(274d)에 의해 제4 그룹으로 형성된다. 상기 제4 그룹의 캐패시턴스는 제10 더미 박막트랜지스터들(DTFT10)의 게이트 전극들과 제4 소스금속패턴(274d)에 의해 정의된다.
상기 제1 내지 제4 그룹의 캐패시턴스는 상기 제1 내지 제4 소스금속패턴(247a, 247b, 247c, 247d)의 크기에 대응한다.
상기와 같이, 더미 박막트랜지스터들의 드레인 전극들을 하나의 소스금속패턴으로 일체로 형성하지 않고, 다양한 크기의 소스금속패턴들로 분리하여 형성함으로써 다양한 크기의 정전기로부터 화소 박막트랜지스터(PTFT)의 손상을 막을 수 있다.
상기 제1 소스금속패턴(274a)에 의해 드레인 전극들이 일체로 형성된 제1 내지 제5 더미 박막트랜지스터들(DTFT1 ~ DTFT5)은 상대적으로 큰 전압의 제1 정전기에 의해 손상되며, 상기 제2 소스금속패턴(274b)에 의해 드레인 전극들이 일체로 형성된 제6 및 제7 더미 박막트랜지스터들(DTFT6, DTFT7)은 상기 제1 정전기 보다 작은 제2 정전기에 의해 손상된다. 또한, 상기 제4 소스금속패턴(274d)에 의해 드레인 전극이 형성된 제10 더미 박막트랜지스터(DTFT10)는 상기 제2 정전기 보다 작 은 제3 정전기에 의해 손상된다.
따라서, 다양한 크기의 정전기로부터 화소 박막트랜지스터(PTFT)를 보호할 수 있다.
도 3은 도 2에 도시된 I-I'라인을 따라 절단한 표시 패널의 단면도이다.
도 1 내지 도 3을 참조하면, 상기 표시 패널(100)은 제1 표시기판(200)과, 상기 제1 표시기판(200)에 대향하는 제2 표시기판(300)과, 상기 제1 및 제2 표시기판(200, 300) 사이에 개재된 액정층(400)을 포함한다.
상기 제1 표시 기판(200)은 제1 베이스 기판(201)을 포함하며, 상기 제1 베이스 기판(201)에는 더미 TFT부(270)와 화소부(P)들이 형성된다.
상기 더미 TFT부(270)는 복수의 더미 박막트랜지스터들을 포함한다. 도시된 바와 같이, 제8 및 제9 더미 박막트랜지스터들(DTFT8, DTFT9)은 상기 제1 베이스 기판(201) 위에 게이트 전극(271), 상기 게이트 전극(271) 위에 게이트 절연층(202)이 각각 형성된다. 상기 게이트 절연층(202) 위에 액티브층(272), 상기 액티브층(272) 위에 소스 및 드레인 전극(273, 274)을 각각 형성한다. 상기 소스 및 드레인 전극(273, 274) 위에는 패시베이션층(203)이 형성된다.
상기 제8 및 제9 더미 박막트랜지스터들(DTFT8, DTFT9)의 드레인 전극들은 제3 소스금속패턴(274c)에 의해 일체로 형성된다.
한편, 제10 더미 박막트랜지스터(DTFT10)의 드레인 전극은 상기 제3 소스금속패턴(274c)과 분리된 제4 소스금속패턴(274d)에 의해 형성된다.
상기 화소 박막트랜지스터(PTFT)는 상기 제1 베이스 기판(201) 위에 게이트 전극(281), 상기 게이트 전극(281) 위에 상기 게이트 절연층(202)이 각각 형성된다. 상기 게이트 절연층(202) 위에 액티브층(282), 상기 액티브층(282) 위에 소스 및 드레인 전극(283, 284)을 각각 형성한다. 상기 소스 및 드레인 전극(283, 284) 위에는 상기 패시베이션층(203)이 형성된다. 상기 패시베이션층(203)의 일부 영역이 제거된 콘택홀(285)을 통해 상기 드레인 전극(284)과 전기적으로 연결된 화소 전극(286)이 형성된다.
상기 제2 표시 기판(300)은 제2 베이스 기판(301) 위에 차광 패턴(310), 칼라 필터 패턴(320) 및 공통전극층(330)을 포함한다.
상기 차광 패턴(310)은 상기 제1 표시 기판(200)의 주변 영역(PA1, PA2, PA3)에 대응하여 형성되어 누설 광을 차단하고, 상기 표시 영역(DA)의 화소부(P)들에 대응하여 내부 공간들을 정의한다.
상기 칼라필터패턴(320)은 상기 차광 패턴(310)에 의해 정의된 내부 공간들에 형성되어, 투과되는 광을 고유의 칼라로 발현시킨다.
상기 공통전극층(330)은 상기 제1 표시 기판(200)의 화소 전극(286)에 대응하는 대향전극으로서, 상기 화소부(P)에 정의되는 액정 캐패시터(CLC)의 공통전극이다.
상기 액정층(400)은 상기 제1 및 제2 표시 기판(200, 300) 사이에 개재된다. 상기 액정층(400)은 상기 화소 전극(286)과 공통전극층(330) 간의 전위차에 의해 배열각이 변화되며, 이를 이용하여 영상이 표시된다.
도 4a 내지 도 4d는 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 2 내지 도 4a를 참조하면, 제1 베이스 기판(201) 위에 게이트 금속층을 형성하고, 포토 공정을 통해 게이트 금속패턴들을 형성한다. 상기 게이트 금속패턴들은 게이트 배선(GL)들, 게이트 전극배선(GEL)들과, 상기 게이트 배선(GL)에 연결된 화소 박막트랜지스터(PTFT)들의 게이트 전극(281)들 및 상기 게이트 전극배선(GEL)에 연결된 더미 박막트랜지스터(DTFT)들의 게이트 전극(271)들을 포함한다.
상기 게이트 금속패턴들 위에 게이트 절연층(202)을 형성한다. 상기 게이트 절연층(102)은 질화 실리콘 및 산화 실리콘과 같은 절연 물질로 형성한다.
도 2 내지 도 4b를 참조하면, 상기 게이트 절연층(202) 위에 액티브층(272, 282)을 형성한다. 구체적으로, 상기 게이트 절연층(202) 위에 아몰퍼스 실리콘막 및 인 시튜(in-situ)도핑된 n+ 아몰퍼스 실리콘막을 플라즈마 화학 기상 증착 방법으로 차례로 적층한다. 적층된 아몰퍼스 실리콘막 및 n+ 아몰퍼스 실리콘막을 패터닝하여 화소 박막트랜지스터(PTFT)들의 액티브층(282)과 더미 박막트랜지스터(DTFT)들의 액티브층(272)을 형성한다.
도 2 내지 도 4c를 참조하면, 상기 액티브층(272, 282) 위에 소스 금속층을 형성하고, 포토 공정을 통해 소스금속패턴들을 형성한다.
상기 소스금속패턴들은 소스 배선(DL)들과, 더미 박막트랜지스터들의 소스 전극(273) 및 드레인 전극(274)들과, 화소 박막트랜지스터들의 소스 전극(283)들 및 드레인 전극(284)들을 포함한다.
상기 더미 박막트랜지스터들의 드레인 전극들은 다른 크기의 소스금속패턴들로 분리되어 형성된다.
구체적으로 제1 내지 제5 더미 박막트랜지스터들(DTFT1 ~ DTFT5)의 각각의 드레인 전극들은 제1 크기의 제1 소스금속패턴(274a)에 의해 일체로 형성된다.
제6 및 제7 더미 박막트랜지스터들(DTFT6, DTFT7)의 각각의 드레인 전극들은 상기 제1 크기보다 작은 제2 크기의 제2 소스금속패턴(274b)에 의해 일체로 형성된다.
제8 및 제9 더미 박막트랜지스터들(DTFT8, DTFT9)의 각각의 드레인 전극들은 상기 제2 크기의 제3 소스금속패턴(274c)에 의해 일체로 형성된다.
제10 더미 박막트랜지스터(DTFT10)의 드레인 전극은 상기 제2 크기보다 작은 제3 크기의 제4 소스금속패턴(274d)에 의해 형성된다.
상기와 같이, 더미 박막트랜지스터들의 드레인 전극들을 하나의 소스금속패턴으로 일체로 형성하지 않고, 서로 다른 크기의 소스금속패턴들로 분리되어 형성됨에 따라서 다양한 용량의 정전기로부터 화소 박막트랜지스터(PTFT)의 손상을 막을 수 있다.
도 2 내지 도 4d를 참조하면, 상기 소스금속패턴들 위에 패시베이션층(203)을 형성한다. 상기 패시베이션층(203)의 일부 영역을 제거하여 콘택홀(285)를 형성한다.
상기 콘택홀(285)이 형성된 패시베이션층(203) 위에 화소전극층(286)을 형성한다. 상기 화소전극층(286)은 상기 투명한 전도성 물질로서, 인듐-틴-옥사이드 (Indium-Tin-Oxide : ITO), 인듐-아연-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-아연 옥사이드(Indium-Tin-Zinc-Oxide)를 포함한다.
상기 화소전극층(286)을 포토 공정을 통해 패터닝하여 상기 화소부(P)에 화소 전극(286)을 형성한다.
도 5는 본 발명의 실시예에 따른 더미 박막트랜지스터의 구조에 의한 정전기 방지 효과를 설명하기 위한 표이다.
도 5를 참조하면, 임의의 소스 배선에 10개의 더미 박막트랜지스터들이 연결된 경우를 예로 한다.
첫째, 기존 구조인 5 / 5 TFT 구조, 즉, 5개의 더미 박막트랜지스터들의 드레인 전극들을 일체로 형성하고 나머지 5개의 더미 박막트랜지스터들의 드레인 전극들을 일체로 형성한 경우에는 7kV의 정전기에 대해 더미 박막트랜지스터들의 액티브층이 찢어지는 손상(Ticks)이 발생하였다.
즉, 5kV, 6kV 의 작은 정전기가 더미 박막트랜지스터들에 유입되는 경우, 작은 정전기는 더미 박막트랜지스터들에 손상을 입히지 않고 화소 박막트랜지스터로 유입되어 화소 박막트랜지스터의 액티브층을 손상시킬 수 있는 결과를 예측할 수 있다.
둘째, 5 / 3 / 2 TFT 구조, 즉, 5개의 더미 박막트랜지스터들의 드레인 전극들을 일체로 형성하고, 다음 3개의 더미 박막트랜지스터들의 드레인 전극을 일체로 형성하고 나머지 2개의 더미 박막트랜지스터들의 드레인 전극을 일체로 형성한 경우에는 5kV, 6kV, 7kV 의 정전기에 대해 더미 박막트랜지스터들에 손상이 각각 발 생하였다.
셋째, 5 / 2 / 2 / 1 TFT 구조, 즉, 5개의 더미 박막트랜지스터들의 드레인 전극들을 일체로 형성하고, 다음 2개의 더미 박막트랜지스터들의 드레인 전극을 일체로 형성하고 다음 2개의 더미 박막트랜지스터들의 드레인 전극을 일체로 형성하고 나머지 1개의 더미 박막트랜지스터의 드레인 전극을 형성한 경우에는 4kV, 5kV 의 정전기에 대해 더미 박막트랜지스터들에 손상이 발생하였다.
즉, 둘째 및 셋째의 실험 결과에 따르면, 더미 박막트랜지스터들을 다양하게 그룹핑함에 따라서 작은 정전기에 의한 화소 박막트랜지스터들을 보호할 수 있음을 예측 할 수 있다.
이상의 실험결과에서 알 수 있듯이, 더미 박막트랜지스터들을 복수의 그룹으로 분리하고 각 그룹의 더미 박막트랜지스터의 개수는 랜덤하게 구성함으로써 큰 정전기는 물론, 상대적으로 작은 정전기로부터 화소 박막트랜지스터의 손상을 막는다.
이상에서 설명한 바와 같이, 본 발명에 따르면 더미 박막트랜지스터들을 복수의 그룹으로 분리하고 각 그룹의 더미 박막트랜지스터의 개수는 랜덤하게 구성함으로써 다양한 크기의 정전기에 의한 불량을 방지할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 복수의 게이트 배선들;
    복수의 소스 배선들;
    상기 게이트 배선들과 소스 배선들에 의해 정의된 복수의 화소부들; 및
    상기 복수의 화소부들이 형성된 영역의 외부에 형성되어, 정전기로부터 상기 화소부를 보호하는 더미 스위칭부를 포함하며,
    상기 더미 스위칭부는 임의의 소스 배선에 연결된 복수의 더미 스위칭 소자들을 포함하며, 상기 더미 스위칭 소자들은 복수개의 그룹으로 분리되고, 각 그룹의 더미 스위칭 소자의 개수는 랜덤한 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 더미 스위칭 소자는
    상기 임의의 소스 배선에 연결된 제1 전류 전극과, 플로팅 상태의 제어 전극과, 그룹핑된 더미 스위칭 소자의 전류 전극과 일체로 형성된 제2 전류 전극을 포함하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 그룹은 하나 이상의 더미 스위칭 소자를 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 그룹은 상기 하나 이상의 더미 스위칭 소자의 제어 전 극과 일체로 형성된 제2 전류 전극에 의해 캐패시턴스가 정의되는 것을 특징으로 하는 표시 기판.
  5. 제1 기판; 및
    상기 제1 기판과 결합되어 액정층을 수용하고, 복수의 화소부들이 형성된 영역의 외부에 형성되어 정전기로부터 상기 화소부들을 보호하는 더미 스위칭부가 형성된 제2 기판을 포함하며,
    상기 더미 스위칭부는 임의의 소스 배선에 연결된 복수의 더미 스위칭 소자들을 포함하며, 상기 더미 스위칭 소자들은 복수개의 그룹으로 분리되고, 각 그룹의 더미 스위칭 소자의 개수는 랜덤한 것을 특징으로 하는 표시 패널.
KR1020050053867A 2005-06-22 2005-06-22 표시 기판 및 이를 구비한 표시 패널 KR20060134291A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050053867A KR20060134291A (ko) 2005-06-22 2005-06-22 표시 기판 및 이를 구비한 표시 패널

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053867A KR20060134291A (ko) 2005-06-22 2005-06-22 표시 기판 및 이를 구비한 표시 패널

Publications (1)

Publication Number Publication Date
KR20060134291A true KR20060134291A (ko) 2006-12-28

Family

ID=37812690

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053867A KR20060134291A (ko) 2005-06-22 2005-06-22 표시 기판 및 이를 구비한 표시 패널

Country Status (1)

Country Link
KR (1) KR20060134291A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105404063A (zh) * 2014-09-05 2016-03-16 乐金显示有限公司 用于显示装置的驱动印刷电路板以及具有其的显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105404063A (zh) * 2014-09-05 2016-03-16 乐金显示有限公司 用于显示装置的驱动印刷电路板以及具有其的显示装置
US9961763B2 (en) 2014-09-05 2018-05-01 Lg Display Co., Ltd. Driving printed circuit board for display device and display device having the same
CN105404063B (zh) * 2014-09-05 2018-09-04 乐金显示有限公司 用于显示装置的驱动印刷电路板以及具有其的显示装置

Similar Documents

Publication Publication Date Title
US10838532B2 (en) Display device with sensor
KR101839334B1 (ko) 액정 표시장치 및 그 제조방법
KR101229881B1 (ko) 어레이 기판 및 이를 구비한 표시 장치
KR100628254B1 (ko) 액정 표시 장치
KR102145390B1 (ko) 정전기 방전 회로를 포함하는 표시 장치
US20180067357A1 (en) Display device
JP2016057344A (ja) 表示装置
JP4889388B2 (ja) 液晶表示装置
JP2021504730A (ja) アレイ基板及び表示装置
JP6621284B2 (ja) 表示装置
CN104813386B (zh) Tft基板
US8023088B2 (en) Liquid crystal display device and manufacturing method of the liquid crystal display device
CN100362414C (zh) 共平面开关模式液晶显示器件及其制造方法
KR20030063131A (ko) 액정 표시 장치 및 화상 표시 장치
KR20080102045A (ko) 수평 전계 인가형 액정 표시 패널 및 그 제조방법
KR20080020168A (ko) 어레이 기판 및 이를 갖는 표시패널
KR20080018773A (ko) 액정표시장치
KR20100055709A (ko) 표시 기판 및 이를 구비한 표시 장치
KR20150137236A (ko) 표시장치
CN104392990A (zh) 一种阵列基板及显示装置
CN101266736B (zh) 显示装置及其制造方法
KR20080025872A (ko) 액정표시장치
JP2008116770A (ja) 表示装置
KR20070047861A (ko) 표시 기판과, 이를 구비한 액정표시패널 및 표시 장치
KR20060134291A (ko) 표시 기판 및 이를 구비한 표시 패널

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination