KR20060131244A

KR20060131244A - 액정표시장치

Info

Publication number: KR20060131244A
Application number: KR1020050051527A
Authority: KR
Inventors: 강현호; 서동욱
Original assignee: 삼성전자주식회사
Priority date: 2005-06-15
Filing date: 2005-06-15
Publication date: 2006-12-20

Abstract

제품의 수율을 향상시킬 수 있는 액정표시장치를 개시한다. 액정표시장치는 메인 라인, 서브라인 및 서로 다른 화소영역에 구비된 두 개의 서브라인들을 연결하는 연결라인을 구비한다. 화소전극은 연결라인과 인접한 영역에서 부분적으로 제거되어 연결라인과 서브라인이 연결된 부분을 노출하므로, 서로 다른 화소영역에 구비된 서브라인들을 절연하기 위한 컷팅 라인과 데이터 라인간의 마진을 확보할 수 있다. 따라서, 액정표시장치는 화소 리페어를 진행하는 과정에서 서브라인과 데이터 라인간이 쇼트되는 것을 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

리페어, 쇼트, 공통전극 라인

Description

액정표시장치{LIQUID CRYSTAL DISPLAY APPARATUS}

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이다.

도 2는 도 1의 절단선 I-I'에 따른 단면도이다.

도 3은 도 1의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.

도 4는 도 1의 'A'부분을 확대하여 나타낸 평면도이다.

도 5는 도 1의 'B'부분을 확대하여 나타낸 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 리페어를 용이하게 진행할 수 있는 액정표시장치에 관한 것이다.

일반적으로, 액정표시장치는 영상을 표시하는 액정표시패널 및 액정표시패널로 균일한 광을 제공하는 백라이트 어셈블리를 포함한다.

액정표시패널은 하부기판, 하부기판과 마주하는 상부기판, 및 하부기판과 상부기판과의 사이에 개재된 액정층으로 이루어진다.

상기 하부기판은 영상을 표시하는 최소 단위인 다수의 화소로 이루어진다. 각 화소는 게이트 신호가 제공되는 게이트 라인, 데이터 신호가 제공되는 데이터 라인, 게이트 라인 및 데이터 라인과 연결된 박막 트랜지스터, 데이터 신호를 수신하여 액정층에 신호 전압을 인가하는 화소전극 및 액정층에 제공된 신호 전압을 소정의 시간동안 유지하는 공통전극 라인을 포함한다.

액정표시패널을 이루는 하부기판 및 상부기판은 각각 대형 모기판에 형성되어 대량 생산된다. 즉, 모기판 상에 단위 셀 별로 하부기판을 형성한 후, 각 단위 셀 별로 컷팅하여 다수의 하부기판을 완성한다.

하부기판은 게이트 라인 또는 데이터 라인과 같은 배선들 및 화소전극을 형성하기 위해서 금속 박막들을 증착하고 패터닝하는 공정들이 반복되어 완성된다. 금속 박막들이 패터닝 될 때, 금속 박막들이 제대로 제거되지 못하고, 금속막 잔류가 발생할 수 있는데, 이러한 잔류 금속막은 인접하는 배선들 간의 쇼트(Short) 또는 기생 커패시턴스를 형성시키기 때문에, 정상적인 영상을 표시할 수 없다.

모기판은 이와 같은 화소 불량을 검출하기 위해서 각 단위 셀 별로 컷팅되기 전에 배선들에 대한 전기적인 동작 상태를 검사하는 어레이 검사 공정을 거친다. 어레이 검사 공정을 통해 불량으로 인지된 화소는 인접한 화소와 절연되도록 레이저 커팅(laser cutting) 공정을 통해 플로팅(floating) 상태가 된다.

그러나, 공통전극 라인과 데이터 라인간의 간격이 너무 좁아서 공통전극 라인을 컷팅하는 과정에서 공통전극 라인과 데이터 라인이 쇼트되어 2차 불량이 발생하고, 이로 인해, 액정표시패널의 수율이 저하된다.

본 발명의 목적은 제품의 수율을 향상시킬 수 있는 액정표시장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 액정표시장치는, 게이트 라인, 데이터 라인, 공통전극 라인 및 화소전극으로 이루어진다.

게이트 라인은 제1 방향으로 연장되어 형성된다. 데이터 라인은 제1 방향과 직교하는 제2 방향으로 연장되어 형성된다. 공통전극 라인은 제1 방향으로 연장되어 형성되고, 게이트 라인과 인접하여 위치하는 메인라인, 메인라인으로부터 제2 방향으로 연장되어 형성되고 데이터 라인을 중심으로 양측에 각각 구비된 제1 및 제2 서브라인, 및 제1 및 제2 서브라인과 연결된 연결라인으로 이루어진다. 화소전극은 게이트 라인 및 데이터 라인에 의해 정의되는 화소영역에 구비되고, 제1 서브라인과 연결라인이 연결된 부분에서 제거되어 제1 서브라인과 연결라인이 연결된 부분을 노출한다.

이러한 액정표시장치에 의하면, 화소전극은 연결라인과 인접한 영역에서 부분적으로 제거되기 때문에, 화소 리페어를 진행하는 과정에서 서브라인과 데이터 라인간의 쇼트를 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

이하, 첨부한 도면을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 액정표시장치를 나타낸 평면도이고, 도 2는 도 1의 절단선 I-I'에 따른 단면도이며, 도 3은 도 1의 절단선 Ⅱ-Ⅱ'에 따른 단면도이다.

도 1 및 도 2를 참조하면, 본 발명에 따른 액정표시장치(600)는 게이트 신호를 전송하는 다수의 게이트 라인(GLn-1, GLn, ...) 및 데이터 신호를 전송하는 다수의 데이터 라인(DLm-1, DLm, ...)을 포함한다.

상기 게이트 라인들(GLn-1, GLn, ...)은 투명 기판(510) 상에 제1 방향(D1)으로 연장되어 형성되고, 상기 제1 방향(D1)과 직교하는 제2 방향(D2)으로 배치된다. 상기 게이트 라인들(GLn-1, GLn, ...)은 알루미늄(Al) 또는 알루미늄-네오디뮴(AlNd)과 같은 알루미늄 합금, 크롬(Cr), 몰리브덴(Mo) 등과 같은 도전성 금속재질로 이루어진다.

상기 데이터 라인들(DLm-1, DLm, ...)은 상기 제2 방향(D2)으로 연장되어 형성되고, 상기 제1 방향(D1)으로 배치된다. 상기 데이터 라인들(DLm-1, DLm, ...)은 상기 게이트 라인들(GLn-1, GLn, ...)과 절연되어 교차한다. 상기 데이터 라인들(DLm-1, DLm, ...)은 알루미늄(Al) 또는 알루미늄-네오디뮴(AlNd)과 같은 알루미늄 합금, 크롬(Cr), 몰리브덴(Mo) 등과 같은 도전성 금속재질로 이루어진다.

상기 액정표시장치(600)는 상기 게이트 라인들(GLn-1, GLn, ...) 및 상기 데이터 라인들(DLm-1, DLm, ...)에 의해 정의되는 다수의 화소 영역으로 이루어지며, 화소 영역(PA)은 영상을 표시하는 기본 단위이다.

상기 액정표시장치(600)는 상기 화소 영역(PA)에 형성되어 신호 전압을 상기 화소 영역(PA)으로 인가하고 차단하는 박막 트랜지스터(Thin Film Transistor : 이하, TFT)(100), 상기 화소 영역(PA)으로 공통 전압을 제공하는 공통전극 라인 및 상기 신호 전압을 액정층(미도시)으로 제공하는 화소전극(300)을 더 구비한다.

상기 TFT(100)는 스위칭 소자로서 동작한다. 상기 TFT(100)는 게이트 라인(GLn)으로 분기된 게이트 전극(110), 상기 게이트 전극(110) 상에 구비된 반도체층(120), 데이터 라인(DLn)으로부터 분기된 소오스 전극(130) 및 상기 소오스 전극(130)과 이격되어 구비된 드레인 전극(140)을 구비한다.

상기 게이트 전극(110)은 상기 게이트 신호를 수신하고, 상기 게이트 라인(GLn)이 형성되는 과정에서 상기 게이트 라인(GLn)과 함께 형성된다. 상기 반도체층(120)은 상기 게이트 전극(110)의 상부에 구비되고, 비정질 실리콘으로 이루어진다.

상기 소오스 전극(130) 및 상기 드레인 전극(140)은 상기 반도체층(120)의 상부에 구비된다. 상기 소오스 전극(130) 및 상기 드레인 전극(140)은 상기 데이터 라인(DLn)이 형성되는 과정에서 상기 데이터 라인(DLn)과 함께 형성된다. 상기 소오스 전극(130)은 상기 데이터 신호를 수신하고, 'U'자 형상으로 형성된다. 상기 드레인 전극(140)은 상기 반도체층(120)을 부분적으로 노출하도록 상기 소오스 전극(130)으로부터 소정의 거리로 이격되어 구비된다. 상기 반도체층(120)이 노출된 영역은 채널 영역으로 제공된다.

상기 공통전극 라인은 상기 액정층에 제공된 신호 전압을 소정의 시간동안 유지한다. 상기 공통전극 라인은 상기 제1 방향(D1)으로 연장되어 형성된 메인 라인(210), 상기 메인라인(210)으로부터 상기 제2 방향(D2)으로 분기된 제1 및 제2 서브라인(220, 230) 및 서로 다른 영역에 위치하는 제1 및 제2 서브라인들을 연결하는 제1 및 제2 연결라인(260, 270)으로 이루어진다.

상기 메인라인(210)은 상기 게이트 라인(GLn)과 소정의 간격으로 이격되어 위치하며, 상기 게이트 라인(GLn)과 인접하여 위치한다. 상기 메인라인(210)은 상기 투명 기판(510) 상에 구비되며, 상기 게이트 라인들(GLn-1, GLn, ...)과 동일층에 구비된다. 상기 메인라인(210)은 상기 게이트 라인들(GLn-1, GLn, ...)과 동일한 재질로 이루어지고, 상기 게이트 라인들(GLn-1, GLn, ...)이 형성되는 과정에서 상기 게이트 라인들(GLn-1, GLn, ...)과 함께 형성된다. 상기 TFT(100)의 상기 드레인 전극(140)은 일단부가 상기 메인라인(210)의 상부에 위치한다.

하나의 메인라인(210)은 다수의 제1 서브라인 및 다수의 제2 서브라인과 연결되고, 하나의 화소 영역에는 제1 및 제2 서브라인이 각각 하나씩 구비된다.

도 1 및 도 3을 참조하면, 상기 제1 및 제2 서브라인(220, 230)은 상기 제2 방향(D2)으로 연장되어 형성되고, 서로 대향하여 구비되며, 상기 화소 영역(PA)에 위치한다.

상기 제1 및 제2 서브라인(220, 230)은 상기 투명 기판(510) 상에 형성되며, 상기 게이트 라인들(GLn-1, GLn, ...)이 형성되는 과정에서 상기 게이트 라인들(GLn-1, GLn, ...)과 함께 형성된다.

상기 제1 및 제2 서브라인(220, 230)이 구비된 층은 상기 데이터 라인들(DLm-1, DLm, ...)이 구비된 층보다 아래에 위치한다. 평면상에서 봤을 때, 상기 제1 및 제2 서브라인(220, 230)은 상기 화소 영역(PA)과 인접한 두 개의 데이터 라인들(DLm-1, DLm)과 각각 인접하여 위치한다. 예컨대, 상기 화소 영역(PA)은 제1 및 제2 데이터 라인(DLm-1, DLm)과 인접할 경우, 상기 제1 서브라인(220)은 제1 데 이터 라인(DLm-1)과 인접하여 위치하고, 상기 제2 서브라인(230)은 상기 제1 데이터 라인(DLm-1)과 인접하여 위치하는 제2 데이터 라인(DLm)과 인접하여 위치한다.

상기 제1 연결라인(260)은 상기 제1 서브라인(220)의 단부 및 상기 화소영역(PA)과 좌측 방향으로 인접한 화소영역에 위치하는 제2 서브라인(240)의 단부와 연결된다. 상기 제2 연결라인(270)은 상기 제2 서브라인(230)의 단부 및 상기 화소영역(PA)과 우측 방향으로 인접한 화소영역에 위치하는 제1 서브라인(250)의 단부와 연결된다.

상기 화소전극(300)은 상기 화소 영역(PA)에 구비되고, 상기 드레인 전극(140)과 전기적으로 연결되어 상기 TFT(100)로부터 상기 신호 전압을 수신한다. 상기 화소전극(300)은 인듐 틴 옥사이드(Indium Tin Oxide; 이하, ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide; 이하, IZO)와 같은 투명성 도전 물질로 이루어진다.

도 2 및 도 3을 참조하면, 상기 화소전극(300)은 상기 메인라인(210)의 상부에 위치하고, 상기 제1 및 제2 서브라인(220, 230)의 상부에서 부분적으로 위치한다. 상기 화소전극(300)은 상기 제1 서브라인(220)과 인접한 제1 단부가 상기 제1 서브라인(220)과 일부분 오버랩되고, 상기 제2 서브라인(230)과 인접한 제2 단부가 상기 제2 서브라인(230)과 일부분 오버랩된다.

상기 액정표시장치(600)는 게이트 절연막(520) 및 보호막(530)을 더 구비한다. 상기 게이트 절연막(520)은 상기 게이트 라인들(GLn-1, GLn, ...), 상기 공통전극 라인(210, 220, 230)이 형성된 상기 투명 기판(510) 상에 형성된다. 상기 보 호막(530)은 상기 데이터 라인들(DLm-1, DLm, ...) 및 상기 소오스 및 드레인 전극(130, 140)이 형성된 상기 게이트 절연막(520) 상에 구비된다. 상기 보호막(530)의 상부에는 상기 화소전극(300)이 구비된다.

다시, 도 1을 참조하면, 상기 액정표시장치(600)는 상기 제1 방향(D1)으로 서로 인접한 공통전극 라인들을 전기적으로 연결하는 투명 전극(400)을 더 구비한다. 상기 투명 전극(400)은 상기 제1 방향(D1)으로 서로 인접한 두 개의 화소영역들에 걸쳐 위치하고, 상기 두 개의 화소영역들에 위치하는 공통전극 라인들과 각각 전기적으로 연결된다.

예컨대, 제1 및 제2 화소영역이 상기 제1 방향(D1)으로 인접하여 위치하면, 상기 투명 전극(400)의 제1 단부는 상기 제1 화소영역에 구비된 메인 라인과 전기적으로 연결되고, 상기 제1 단부와 대향하는 제2 단부는 상기 제2 화소영역에 구비된 제1 서브라인의 단부와 전기적으로 연결된다. 이로써, 상기 제1 화소영역에 구비된 공통전극 라인과 상기 제2 화소영역에 구비된 공통전극 라인이 전기적으로 연결된다.

도 4는 도 1의 'A'부분을 확대하여 나타낸 평면도이고, 도 5는 도 1의 'B'부분을 확대하여 나타낸 평면도이다.

도 1 및 도 4를 참조하면, 상기 액정표시장치(600)가 완성되면, 상기 액정표시장치(600)는 각 화소영역들의 전기적인 동작 상태를 검사하는 어레이 검사 공정을 거친다. 상기 어레이 검사 공정에서 배선들간의 쇼트나 기생 커패시던스 등과 같은 전기적인 불량이 발생한 화소 영역은 인접한 화소 영역들과 절연시켜 플로팅 상태로 만들기 위하여 해당 화소 영역에 구비된 공통전극 라인 및 드레인 전극 등을 레이저(laser) 컷팅한다.

상기 화소영역(PA)을 플로팅 상태로 만들기 위한 컷팅 라인들은 제1 내지 제7 컷팅 라인들(I1, I2, I3, I4, I5, I6, I7)로 이루어진다.

상기 제1 컷팅 라인(I1)은 상기 드레인 전극(140)은 상기 화소전극(300)과 연결된 단부와 상기 게이트 전극(110) 상에 위치하는 단부와의 사이에 형성된다. 이로써, 상기 화소전극(300)은 상기 TFT(100)와 절연되어 상기 신호 전압을 수신할 수 없게 된다.

상기 제2 및 제4 컷팅 라인들(I2, I3, I4)은 상기 메인라인(210)에 형성된다. 상기 제2 컷팅 라인(I2)은 상기 메인라인(210)의 상기 투명 전극(400)과 연결된 부분에 형성되어 상기 메인라인(210)을 상기 제2 방향(D2)으로 인접한 화소영역의 제1 서브라인과 절연시킨다. 상기 제3 및 제4 컷팅 라인들(I3, I4)은 상기 메인라인(210)은 양측, 즉, 상기 제1 방향(D1)으로 인접한 두 개의 화소영역과 각각 연결되는 부분에 형성된다. 이로써, 상기 화소영역(PA)에 구비된 상기 메인라인(210)은 상기 공통전압을 수신할 수 없으므로, 상기 화소영역(PA)으로 상기 공통 전압을 제공할 수 없다.

상기 제5 및 제6 컷팅 라인들(I5, I6)은 상기 제1 서브라인(220)에 형성된다. 상기 제5 컷팅 라인(I5)은 상기 제1 연결라인(260)과 인접한 상기 제1 서브라인(220)의 단부에 형성되어 상기 제1 서브라인(220)과 상기 인접한 화소영역의 제2 서브라인(240)과 절연한다. 이때, 상기 화소전극(300)은 상기 제5 컷팅 라인(I5)이 형성되는 영역을 충분히 확보할 수 있도록 상기 제5 컷팅 라인(I5)과 인접한 단부가 부분적으로 제거된다.

이에 따라, 상기 화소전극(300)은 상기 제1 연결라인(260)이 구비된 영역에서 상기 제1 서브라인(220)과 인접한 데이터 라인(DLm-1)과의 간격이 다른 영역에서의 간격과 서로 다르게 형성된다. 즉, 상기 화소전극(300)의 제1 단부는 상기 제1 연결라인(260)과 인접하지 않은 영역에서 상기 데이터 라인(DLm-1)으로부터 제1 간격(D1)으로 이격되어 위치하고, 상기 제1 연결라인(260)과 인접한 영역에서는 상기 데이터 라인(DLm-1)으로부터 상기 제1 간격(D1)보다 큰 제2 간격(D2)으로 이격되어 위치한다.

종래에는, 상기 제5 컷팅 라인(I5)이 상기 제1 연결라인(260)에서 상기 데이터 라인(DLm-1)을 따라 형성되기 때문에, 상기 데이터 라인(DLm-1)과 상기 제1 서브라인(220)이 쇼트될 수 있다. 그러나, 본 발명은 상기 제1 서브라인(220)의 단부에 위치하는 상기 화소전극(300)을 일부분 제거하고, 상기 제5 컷팅 라인(I5)을 상기 데이터 라인(DLm-1)이 연장된 방향이 아닌 상기 제1 방향(D1)으로 형성한다. 이에 따라, 상기 액정표시장치(600)는 상기 제1 서브라인(220)이 상기 제5 컷팅 라인(I5)을 따라 컷팅되더라도 상기 제1 서브라인(220)과 상기 데이터 라인(DLm-1)과의 쇼트를 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

상기 화소전극(300)은 상기 제1 서브라인(220)의 단부에서 일부분 제거되기 때문에, 상기 화소전극(300)과 상기 공통전극 라인과의 사이에 형성되는 커패시터스가 종래보다 줄어든다. 이와 같이, 손실된 커패시터스를 보완하도록 상기 화소전 극(300)은 상기 제1 서브라인(220)이 상기 제1 메인라인(210)과 연결되는 부분에서 데이터 라인(DLm-1)과 상기 제1 간격(D1)으로 이격되어 위치한다.

즉, 상기 제1 서브라인(220)은 상기 제3 컷팅 라인(I3)을 형성할 수 있는 영역을 확보하기 위해서 상기 메인라인(210)과 연결되는 부분과 상기 데이터 라인(DLm-1)과의 간격이 다른 영역에 보다 넓게 형성된다. 그러나, 상기 화소전극(300)은 상기 손실된 커패시터스 만큼 커패시터스를 보충하도록 상기 제1 서브라인(220)이 상기 메인라인(210)과 연결되는 부분에서도 상기 제1 간격(D1)으로 위치한다.

한편, 상기 제6 컷팅 라인(I6)은 상기 제1 서브라인(220)이 상기 투명 전극(400)과 연결되는 부분에 형성되어 상기 제1 서브라인(210)과 상기 투명 전극(400)과 절연시킨다. 이로써, 상기 제1 서브라인(210)은 상기 화소영역(PA)의 상측에 구비된 화소영역의 공통전극 라인과 전기적으로 절연된다.

도 1 및 도 5를 참조하면, 상기 제7 컷팅 라인(I7)은 상기 제2 서브라인(230)에 형성된다. 상기 제7 컷팅 라인(I7)은 상기 제2 연결라인(270)과 인접한 상기 제2 서브라인(230)의 단부에 형성된다. 상기 제7 컷팅 라인(I7)은 상기 제1 방향(D1)을 따라 형성되며, 상기 제2 서브라인(230)과 상기 인접한 화소영역의 공통전극 라인(250)간을 절연한다.

상기 화소전극(300)은 상기 제7 컷팅 라인(I7)의 형성 영역을 확보하도록 상기 제2 연결라인(270)과 인접한 영역이 부분적으로 제거된다. 이에 따라, 상기 데이터 라인(DLm)과 인접한 상기 화소전극(300)의 제2 단부와 상기 데이터 라인(DLm)간의 간격(D1, D3)이 부분적으로 다르게 형성된다. 즉, 상기 화소전극(300)의 제2 단부는 상기 제2 연결라인(270)과 인접한 영역에서 상기 데이터 라인(DLm)으로부터 제3 간격(D3)으로 이격되어 위치하고, 상기 제2 연결라인(270)과 인접하지 않은 영역에서는 상기 제1 간격(D1)으로 위치한다.

종래에는, 상기 제7 컷팅 라인(I7)이 상기 제2 연결라인(270)에서 상기 데이터 라인(DLm-1)을 따라 형성되기 때문에, 상기 데이터 라인(DLm)과 상기 제2 서브라인(230)이 쇼트될 수 있다. 본 발명은 상기 화소전극(300)을 일부분 제거하여 상기 제7 컷팅 라인(I7)의 형성 영역을 확보하고, 상기 데이터 라인(DLm)이 연장된 방향이 아닌 상기 제1 방향(D1)으로 상기 제7 컷팅 라인(I7)을 형성한다. 이에 따라, 상기 액정표시장치(600)는 레이저 컷팅 진행시, 상기 제2 서브라인(230)과 상기 데이터 라인(DLm)과의 쇼트를 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

이때, 상기 화소전극(300)은 상기 제2 서브라인(230)의 단부에서 일부분 제거되기 때문에, 상기 화소전극(300)과 상기 공통전극 라인과의 사이에 형성되는 커패시터스가 종래보다 줄어들 수 있다. 상기 화소전극(300)은 손실된 커패시터스를 보충하도록 상기 제2 서브라인(230)이 상기 제1 메인라인(210)과 연결되는 부분에서 데이터 라인(DLm)과 상기 제1 간격(D1)으로 이격되어 위치한다.

즉, 상기 제2 서브라인(230)은 상기 제4 컷팅 라인(I4)의 형성 영역을 확보하기 위해서 상기 제1 서브라인(220)과 마찬가지로 상기 메인라인(210)과 연결되는 영역에서 상기 데이터 라인(DLm-1)과의 간격이 다른 영역 보다 넓게 형성된다. 그러나, 상기 화소전극(300)은 상기 손실된 커패시터스 만큼 커패시터스를 보충하도 록 상기 제2 서브라인(230)이 상기 메인라인(210)과 연결되는 부분에서도 상기 데이터 라인(DLm)으로부터 상기 제1 간격(D1)으로 이격되어 위치한다.

상술한 본 발명에 따르면, 액정표시장치는 메인 라인, 제1 서브라인 및 제2 서브라인으로 이루어진 공통전극 라인 및 화소전극을 구비한다. 화소전극은 제1 서브라인 및 제2 서브라인이 인접한 화소영역에 구비된 공통전극 라인과 연결되는 단부에서 부분적으로 제거된다.

이에 따라, 액정표시장치는 전기적으로 불량이 발생한 화소 영역의 공통전극 라인을 컷팅할 경우, 제1 및 제2 서브라인이 인접한 데이터 라인들과 쇼트되는 것을 방지할 수 있다. 따라서, 액정표시장치는 불량 화소를 플로팅 상태로 만드는 리페어 공정을 진행하는 과정에서 배선들이 쇼트되는 2차 불량을 방지할 수 있으므로, 제품의 수율을 향상시킬 수 있다.

이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 방향으로 연장되어 형성된 게이트 라인;

상기 제1 방향과 직교하는 방향으로 연장되어 형성된 데이터 라인;

상기 제1 방향으로 연장되어 형성된 메인라인, 상기 메인라인으로부터 상기 제2 방향으로 연장되어 형성되고 상기 데이터 라인을 중심으로 양측에 각각 구비된 제1 및 제2 서브라인, 및 상기 제1 및 제2 서브라인과 연결된 연결라인으로 이루어진 공통전극 라인; 및

상기 게이트 라인 및 상기 데이터 라인에 의해 정의되는 화소영역에 구비되고, 상기 제1 서브라인과 상기 연결라인이 연결된 부분에서 제거되어 상기 제1 서브라인과 상기 연결라인이 연결된 부분을 노출하는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 화소전극은 상기 제2 서브라인과 상기 연결라인이 연결된 부분에서 제거되어 상기 제2 서브라인과 상기 연결라인이 연결된 부분을 노출하는 것을 특징으로 하는 액정표시장치.
제1항에 있어서, 상기 화소전극은 상기 연결라인과 인접한 영역에서 상기 데이터 라인으로부터 제1 간격으로 이격되어 위치하며, 상기 연결라인과 인접한 영역을 제외한 나머지 영역에서는 상기 제1 간격보다 작은 제2 간격으로 이격되어 위치 하는 것을 특징으로 하는 액정표시장치.