KR20060121673A - 액정표시장치 및 그 제조 방법 - Google Patents

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KR20060121673A
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Abstract

플리커나 액정의 번인이 발생하지 않는 액정표시장치를, 반사율을 저하시키지 않고 공정수를 증가시키지 않으면서 저코스트로, 또한 전지 부식의 발생을 억제해서 높은 수율로 제조하는 것이 가능한 액정표시장치를 제공한다. 반사 화소 전극(11)(제 3 금속막)과 그것의 상층의 제 2 투명 도전성막(12)을 같은 마스크 패턴으로 패터닝하고, 같은 에칭액을 이용하여 일괄 웨트 에칭 처리했다. 제 2 투명 도전성막(12)의 막두께를 5nm 이상 15nm 이하로 함으로써, 반사 화소 전극에의 현상액의 침입을 방지하고, 하지의 화소 전극의 전지반응에 의한 부식을 방지하여, 높은 수율로 제조하는 것이 가능하다. 또한, 대향 전극 기판의 투명 공통 전극과의 일함수 차이를 작게 하여, 플리커나 액정의 번인이 발생하지 않는 액정표시장치를, 공정수를 증가시키지 않고 저코스트로 제조하는 것이 가능하다.
액정표시장치, 플리커, 전지부식, 일함수 차이, 투명 도전성막

Description

액정표시장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY APPARATUS AND MANUFACTURING METHOD THEREOF}
도1은 본 발명의 실시예1에 있어서의 반투과형 액정표시장치의 1개의 화소 부분을 나타낸 평면도이다.
도2는 본 발명의 실시예1에 있어서의 반투과형 액정표시장치의 일부의 단면을 나타낸 단면도이다.
도3은 본 발명의 실시예1에 있어서의 반투과형 액정표시장치의 일부의 단면을, 그것의 제조 프로세스에 있어서의 제1공정∼제6공정의 6개의 공정에 따라 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1: 글래스 기판 2a: 게이트 배선
2b: 보조용량 전극 및 보조용량 배선
3: 게이트 절연막 4: 반도체층
5: 오믹콘택층 6: 소스 배선
7: 드레인 전극 8: 패시베이션막
9: 유기막 9a: 오목부
10: 제 1 투명 도전성막 10a: 투과 화소 전극
11: 반사 화소 전극 12: 제 2 투명 도전성막
13: 콘택홀 14: 화소 개구
20: TFT 어레이 기판
본 발명은, 박막 트랜지스터(TFT)를 스위칭소자로 사용한 액티브 매트릭스형 액정표시장치(TFT-LCD) 및 그것의 제조 방법에 관한 것으로, 특히 반사 화소 전극 상에 투명 도전성막을 구비한 TFT 어레이 기판을 저코스트로 제조하는 방법을 제공하는 것이다.
액티브 매트릭스형 액정표시장치는, 글래스 기판 상에 박막 트랜지스터를 매트릭스 형태로 배치한 TFT 어레이 기판과, 대향 전극을 구비한 칼라필터 기판과의 사이에 액정을 배치하고, 각각의 기판에 형성된 전극에 의해 액정의 배향을 제어 함으로써 표시를 행하는 것으로, 노트북형 퍼스널컴퓨터나 OA 모니터용의 표시장치로서 널리 개발이 진행되고 있다.
종래의 일반적인 액정표시장치로서, 광원을 그것의 배면 또는 측면에 설치하여 화상표시를 행하는 투과형 액정표시장치와, 반사층을 설치해 주위광을 반사층 표면에서 반사시킴으로써 화상표시를 행하는 반사형 액정표시장치가 있다. 투과형 액정표시장치에는, 주위광이 매우 밝은 경우에, 주위광에 비해 표시광이 어둡기 때문에 표시를 관찰할 수 없다고 하는 과제가 있다. 또한, 반사형 액정표시장치에서는, 주위광이 어두울 경우에는 시인성이 극단적으로 저하한다고 하는 과제가 있다. 따라서, 1개의 화소 부분에 빛을 투과하는 투과 화소 전극과, 빛을 반사하는 반사 화소 전극을 갖는 액정표시장치(이하, 반투과형 액정표시장치로 칭한다)가 주목받고 있다.
종래의 반투과형 액정표시장치에 있어서의 TFT 어레이 기판의 구조에 대하여 간단하게 설명한다. 투명 절연성 기판 상에 형성되는 박막 트랜지스터는, 게이트 전극을 구비한 게이트 배선, 소스 전극을 구비한 소스 배선, 소스 배선과 동일 레이어로 형성되는 드레인 전극, 소스 전극과 드레인 전극의 사이에 있어서 반도체막으로 이루어진 채널을 구비하고 있고, 상기 박막 트랜지스터 위를 덮도록 패시베이션막과, 표면에 요철 형상을 갖는 유기막이 더 형성되어 있다. 상기 유기막 위에는, ITO 등의 투명 도전성막으로 이루어진 투과 화소 전극과, 높은 광반사율을 갖는 재료(고반사율 재료)의 막으로 이루어진 반사 화소 전극이 배치되고, 이들 전극은, 패시베이션막과 유기막에 설치된 테이퍼 형상의 콘택홀을 개재하여 상기 드레인 전극에 접속되어 있다. 또한, 이러한 TFT 어레이 기판을 제조하기 위해서는, 6회의 사진제판공정으로 가능하다(예를 들면, 특허문헌 1 참조).
종래의 반투과형 액정표시장치에 있어서의 TFT에서는, 전지반응에 의해 ITO 등의 투명 도전성막으로 이루어진 투과 화소 전극의 부식이 발생하기 때문에, 그 대책으로서 반사 화소 전극의 바로 아래에 Mo 등의 고융점 금속을 형성한다고 하는 방법이 알려져 있다(예를 들면, 특허문헌 2 참조).
또한, 반투과형 액정표시장치에 있어서는, 반사 화소 전극으로서 전술한 것과 같이 Al 합금을 사용하면, 대향 기판인 칼라필터 기판 상의 대향 전극에 사용되는 ITO 등의 투명 도전성막과의 일함수가 다른 것에 기인하여 플리커(flicker) 등의 표시 불량이 발생하기 때문에, 반사 화소 전극 상에 투명 도전성막을 형성하는 방법이 알려져 있다(예를 들면, 특허문헌 3 참조).
또한, 반사 화소 전극과 투과 화소 전극과의 적층의 상하 관계를 역전시킴으로써, 상기 플리커의 대책과 전지부식의 불량을 해결하는 방법도 알려져 있다(예를 들면, 특허문헌 4 참조).
[특허문헌 1] 일본국 특개 2003-248232호 공보(제9-10쪽, 도3)
[특허문헌 2] 일본국 특개평11-281993호 공보(도4)
[특허문헌 3] 일본국 특개 2003-255378호 공보(제4쪽-제7쪽, 도2)
[특허문헌 4] 일본국 특개 2004-46223호 공보(도10, 도31)
반사 화소 전극으로서 사용되는 고반사율 재료로서는 반사율과 에칭 형상이 뛰어난 Al을 주체로 하는 재료를 사용하는 것이 적당하다. 그러나, 상기한 반투과형 액정표시장치에 있어서는 이하의 문제가 생긴다. 즉, 반사 화소 전극의 패터닝을 행하기 위한 사진제판공정에는 보통, 현상액에 침지하는 공정이 있지만, 이때에 알칼리성의 현상액과 하지가 되는 ITO 등의 투명 도전성막인 투과 화소 전극의 전 지반응에 의해, 화소 전극이 부식되어 버린다.
이러한 전지반응에 의한 부식에의 대책으로서, 특허문헌 2와 같이 반사 화소 전극의 Al의 아래에 Mo 등의 고융점 금속을 형성하는 것 등의 대책을 취하고 있는 예도 있다. 이것은 Mo 합금을 보호 금속막으로서 사용함으로써, 현상액 등의 전기분해액이 반사 화소 전극의 Al 재료와 ITO 등에 동시에 접촉하는 일이 없어, Al-ITO 사이의 전식을 방지할 수 있기 때문이다. 그러나, 화소 전극의 패턴 엣지 상에서의 Mo 합금의 커버리지가 나빠 균열 등이 있을 경우에, Mo 합금의 균열로 ITO와 Al 재료의 양쪽에 현상액이 동시에 접촉하는 일이 발생하는 경우도 있기 때문에, 내부식성은 반드시 충분하지는 않다. 또한, 하지에 Mo 합금을 형성하기 위해 막형성 공정수를 늘릴 필요가 있어, 그 때문에 제조 코스트가 상승한다고 하는 문제가 있었다.
또한, 반투과형 액정표시장치에 있어서는, 반사 화소 전극으로서 전술한 것과 같이 Al 합금을 사용하면, 대향 기판인 칼라필터 기판 상의 대향 전극에 사용되는 ITO 등의 투명 도전성막과의 일함수가 다르기 때문에 플리커 등의 표시 불량이 발생하므로, 특허문헌 3과 같이 반사 화소 전극 상에 투명 도전성막을 형성하는 방법이 알려져 있다. 그러나, 이 구조에 있어서도, 반사 화소 전극과 소스 전극은 같은 재료(Al 등)로 구성되기 때문에, 반사 화소 전극의 에칭시에는 소스 전극이 반사 화소 전극의 에칭액에 침식되어서 단선 등이 발생해 버리기 때문에, 유기막에 설치된 콘택홀부에 있어서, 접속용 금속층을 별도 설치할 필요가 있었다. 이 때문에, 새로운 마스크 패턴이 필요하게 되어, 공정수가 증가하고, 제조 코스트가 상승 한다고 문제가 있었다.
더구나, 특허문헌 4와 같이, 반사 화소 전극과 투과 화소 전극과의 적층 상하 관계를 역전시킴으로써, 상기 플리커의 대책과 전지부식의 불량을 해결하는 방법도 알려져 있다. 그러나, 보통 이러한 구조에 있어서는, 콘택홀부에 있어서의 피복성을 확보하기 위해서, ITO 등의 투명 도전성막의 막두께로서 50nm 정도 이상 필요하다고 생각되어, 반사 화소 전극에 있어서의 반사율을 저하시켜 버린다고 하는 문제가 염려된다.
본 발명은, 전술한 것과 같은 과제를 해소하기 위해서 행해진 것으로, 반사율이 우수하고, 또한 플리커나 전지부식이 발생하지 않는 액정표시장치를, 공정수를 증가시키지 않고 저코스트로 제조하는 것이 가능한 액정표시장치의 제조 방법을 제공하여, 고품질로 저렴한 액정표시장치를 얻는 것을 목적으로 한다.
본 발명에 관한 액정표시장치는, 1개의 화소 부분에 빛을 투과하는 투과 화소 전극과 빛을 반사하는 반사 화소 전극을 갖는 TFT 어레이 기판, 투명 공통 전극을 갖는 대향 전극 기판, 및 TFT 어레이 기판과 대향 전극 기판 사이에 끼워진 액정을 구비한 액정표시장치로서, TFT 어레이 기판은, 절연성 기판 상에 게이트 전극을 갖는 복수개의 게이트 배선, 소스 전극을 갖고 게이트 배선과 교차하는 복수개의 소스 배선, 게이트 전극과, 게이트 전극 상에 게이트 절연막을 개재하여 설치된 반도체층과, 소스 전극 및 드레인 전극으로 구성되는 박막 트랜지스터, 박막 트랜 지스터와, 게이트 배선과, 소스 배선의 상부에 설치된 층간 절연막, 드레인 전극 상부의 층간 절연막에 설치된 콘택홀을 개재하여 드레인 전극과 전기적으로 접속된 제 1 투명 도전성막으로 이루어진 투과 화소 전극, 콘택홀에서 제 1 투명 도전성막을 개재하여 드레인 전극에 전기적으로 접속된 고반사율의 금속재료로 이루어진 반사 화소 전극, 및 반사 화소 전극 상에 형성된 제 2 투명 도전성막을 구비하고 있고, 반사 화소 전극과 제 2 투명 도전성막이, 동일한 마스크 패턴으로 형성된 동일 패턴 형상을 갖는 것이다.
또한, 제 2 투명 도전성막의 막두께는, 5nm 이상 15nm 이하인 것을 특징으로 하는 것이다. 또한, 반사 화소 전극은 Al 합금으로 이루어지고, 그것의 막두께가 50nm 이상 200nm 이하인 것을 특징으로 하는 것이다.
[실시예]
실시예1
이하에서, 본 발명의 실시예인 실시예1에 대해서 서술한다. 도1은, 본 발명의 실시예1에 있어서의 반투과형 액정표시장치의 1개의 화소 부분을 나타낸 평면도이며, 도2는, 도1에 나타낸 반투과형 액정표시장치에 있어서 A-A선으로 나타낸 개소의 단면 구조를 나타낸 단면도이다. 도면 중에서, 동일, 상당 부분에는 동일한 부호를 붙이고 있다. 본 실시예1에 있어서의 반투과형 액정표시장치는, 도1 및 도2에 도시된 것과 같이, TFT 어레이 기판(20) 상의 각 화소 내부에, 빛을 투과하는 투과 화소 전극(10a)과, 빛을 반사하는 반사 화소 전극(11)을 갖는 것으로, 이 TFT 어레이 기판(20)에, 투명 공통 전극을 갖는 대향 전극 기판(미도시)을 대향하여 배치하고, 그들 사이에 액정을 배치한 것이다. 이하에서, 도1과 도2를 참조하여, TFT 어레이 기판(20)의 구성을 설명한다.
절연성 기판인 글래스 기판(1) 상에는, 제 1 금속막으로 이루어진 게이트 전극 G를 갖는 복수개의 게이트 배선(2a), 보조용량 전극 및 보조용량 배선(2b)이 형성되고 있고, 그것들을 덮도록 하여, 화소 개구(14) 이외의 영역에, 제 1 절연막인 게이트 절연막(3)이 형성되고 있고, 게이트 전극 G 위에 게이트 절연막(3)을 개재하여 형성되는 반도체 능동막으로 이루어진 반도체층(4)과, 오믹콘택층(5)이 형성되어 있다.
또한, 제 2 금속막으로 이루어진 소스 전극 S를 갖는 복수개의 소스 배선(6)과 드레인 전극(7)이 형성되고 있고, 여기에서, 소스 배선(6)은 게이트 절연막(3), 반도체층(4), 오믹콘택층(5)을 개재하여, 게이트 배선(2a)과 교차하도록 형성되어 있으며, 드레인 전극(7)은 게이트 전극 G 상의 반도체층(4) 상에 있어서 소스 전극 S와 간격을 두어 대향하도록 형성되고, 이들 게이트 전극 G, 반도체층(4), 소스 전극 S 및 드레인 전극(7)에 의해, 스위칭소자인 박막 트랜지스터 T가 각 화소 부분에 대응하여 형성된다.
또한, 박막 트랜지스터 T, 게이트 배선(2a) 및 소스 배선(6)의 상부에는, 제 2 절연막인 패시베이션막(8)과, 표면에 오목부(9a)에 의한 요철면을 갖는 유기막(9)으로 이루어진 층간 절연막 IL이 형성되어 있고, 층간 절연막 IL은 드레인 전극(7) 위를 개구하도록 하는 콘택홀(13)과, 가장자리에 테이퍼 형상을 이루는 화소 개구(14)를 구비하고 있다.
더구나, 그것의 상부에는 제 1 투명 도전성막(10)과 제 3 금속막으로 이루어진 반사 화소 전극(11)과 제 2 투명 도전성막(12)이 순차적으로 적층하여 형성되어 있고, 제 1 투명 도전성막(10)은 콘택홀(13)을 개재하여 드레인 전극(7)과 접속되며, 또한 투과 화소 전극(10a)으로서 화소 개구(14)를 개재하여 글래스 기판(1)의 표면에 접하고 있다.
제 1 투명 도전성막(10)의 상층에 있는 반사 화소 전극(11)과 제 2 투명 도전성막(12)은 서로 동일 패턴 형상을 갖고 적층되고 있고, 반사 화소 전극(11)은 가시광선의 반사율이 높은 재료인 Al 합금으로 이루어져 있으며, 그것의 막두께가 50∼200nm이다. 또한, 제 2 투명 도전성막(12)의 막두께는 5nm 이상 15nm 이하이다. 제 2 투명 도전성막(12)의 막두께가 5nm 이상이며, 반사 화소 전극(11)을 충분히 양호하게 피복하고 있으므로, 제 2 투명 도전성막(12)을 패터닝할 때에 행해지는 알칼리성의 현상액 처리를 행해도, 전지부식 반응을 억제하는 것이 가능하다. 또한, 막두께를 15nm 이하로 하고 있기 때문에, 반사 화소 전극(11)에 있어서의 반사율을 저하시키는 일이 없으므로 양호한 표시에 기여한다고 하는 효과가 있다.
또한, 반사 화소 전극(11)과 제 2 투명 도전성막(12)은, 콘택트(13)외 제 1 투명 도전성막(10)을 개재하여 드레인 전극(7)에 접속되고 있으며, 화소 개구(14) 가장자리 부분의 테이퍼 형상까지를 피복하지만, 화소 개구(14)에는 형성되지 않고 있다. 결국, 화소 개구(14)에 있어서는 금속막도 절연막도 형성되지 않고 투과 화소 전극(10a)만이 형성되어 있는 것이기 때문에, 백라이트 빛의 투과율이 향상되 어, 밝은 표시광을 얻을 수 있다고 하는 효과를 가진다.
또한, 화소 개구(14)의 가장자리 부분에는 테이퍼 형상이 형성되어 있으므로, 화소 개구(14) 부근에 있어서도 제 2 투명 도전성막(12)은 반사 화소 전극(11)을 충분히 양호하게 피복 할 수 있어, 알칼리성의 현상액에의 침지시에 생기기 쉬운 전지부식 반응의 발생을 억제하는 것이 가능하다.
다음에, 본 실시예1에 있어서의 액정표시장치의 제조 방법에 대응하는 제1공정∼제6공정의 프로세스에 관해 설명한다. 도3a∼도 3f는, 도 1에서 나타낸 반투과형 액정표시장치의 1개의 화소 부분에 있어서 A-A선으로 나타낸 개소의 단면 구조에 대해서 제1공정∼제6공정의 6개의 공정을 따라 나타낸 단면도이다. 이하, 도3 을 이용하여 구체적으로 설명한다. 이때, 본 실시예1에서는, 6회의 사진제판공정에 의해 계 6매의 마스크 패턴을 이용하여 TFT 어레이 기판을 제조하는 프로세스에 대해서 서술한다.
도3a를 참조하여, 제1공정의 프로세스에 관해 설명한다. 세정에 의해 표면을 정화한 글래스 기판(1) 상에, 스퍼터링법 등에 의해 제 1 금속막을 막형성한다. 제 1 금속막으로서는, 예를 들면, 크롬(Cr), 몰리브덴(Mo), 또는 Mo 합금 등의 고융점 금속으로 이루어지고, 막두께 200nm∼300nm 정도의 단층 또는 적층 구조의 박막을 사용할 수 있다. 막형성 조건은, 예를 들면, 150∼220℃에서 Ar를 100sccm 흘려, 압력 0.2∼0.4Pa, DC 파워 10∼15kW에서 행한다.
다음에, 제1회째의 사진제판공정에 의해 제 1 금속막을 패터닝하여, 게이트 전극 G 및 게이트 배선(2a), 보조용량 전극 및 보조용량 배선(2b), 게이트 단자부( 미도시) 등을 형성한다. 사진제판공정에서는, 기판 세정후, 감광성 레지스트를 도포, 건조하고, 소정의 패턴이 형성된 마스크 패턴을 통과시켜서 노광, 현상을 행하여 기판 상에 마스크 패턴을 전사한 레지스트를 형성하고, 감광성 레지스트를 가열 경화시킨 후에 제 1 금속막의 에칭을 행하여, 감광성 레지스트를 박리한다. 이때, 제 1 금속막의 에칭 처리로서는, 예를 들면, 액 조성이 인산+초산+초산+순수의 에칭액을 사용한 웨트 에칭을 행한다.
도3b를 참조하여, 제2공정의 프로세스에 관해 설명한다. 우선, 플라즈마 CVD법 등에 의해 제 1 절연막인 게이트 절연막(3), 반도체층(4), 오믹콘택층(5)을 연속해서 막형성한다. 게이트 절연막(3)으로서는, 막두께 300∼500nm의 질화 규소막(SiNx), 반도체층(4)으로서는 막두께 100∼200nm의 a-Si:H(수소 원자가 첨가된 아모퍼스 실리콘), 오믹콘택층(5)으로서는 막두께 30∼50nm의 a-Si에 인(P)을 미량으로 도핑한 n형 a-Si막 등이 각각 사용된다.
이어서, 제2회째의 사진제판공정에 의해, 반도체층(4) 및 오믹콘택층(5)을 적어도 박막 트랜지스터 T가 형성되는 부분에 잔존하도록 아일랜드 형태로 패터닝한다. 반도체층(4) 및 오믹콘택층(5)의 에칭 처리로서는, 예를 들면, SF6과 02의 혼합 가스 또는 CF4와 02의 혼합 가스에 의한 드라이에칭을 행한다.
도3c를 참조하여, 제3공정의 프로세스에 관해 설명한다. 우선, 스퍼터링법 등에 의해 제 2 금속막을 막형성한다. 제 2 금속막으로서는, 예를 들면, 크롬(Cr), 몰리브덴(Mo), 또는 Mo 합금 등의 고융점 금속으로 이루어지고, 막두께 200nm∼ 300nm 정도의 단층 또는 적층 구조의 박막을 사용할 수 있다. 막형성 조건은, 예를 들면, 150∼220℃에서 Ar를 100sccm 흘려, 압력 0.2∼0.4Pa, DC 파워 10∼15kW에서 행한다. 이어서, 제3회째의 사진제판공정에 의해 제 2 금속막을 패터닝하여, 소스 전극 S 및 소스 배선(6), 드레인 전극(7) 및 소스 단자부(미도시)를 형성한다. 다음에, 형성된 소스 전극(6) 및 드레인 전극(7)을 마스크로 해서, 오믹콘택층(5)의 에칭을 행하여, 박막 트랜지스터 T의 오믹콘택층(5)의 중앙부를 제거하여, 반도체층(4)을 노출시킨다. 오믹콘택층(5)의 에칭 처리로서는, 예를 들면, SF6과 02의 혼합 가스 또는 CF4와 O2의 혼합 가스에 의한 드라이에칭을 행한다.
도3d를 참조하여, 제4공정의 프로세스에 대해 설명한다. 우선, 플라즈마 CVD법 등에 의해 제 2 절연막인 패시베이션막(8)을 형성하고, 그 위에서 다시 유기막(9)을 형성하여, 층간 절연막 IL을 형성한다. 패시베이션막(8)으로서는, 예를 들면, 막두께 100nm의 SiNx막을 사용할 수 있다. 또한, 유기막(9)으로서는, 공지의 감광성 유기수지막이 사용되며, 막두께 3.2㎛∼3.9㎛ 정도로 형성된다.
이어서, 제4회째의 사진제판공정에 의해, 유기막(9), 패시베이션막(8) 및 게이트 절연막(3)을 패터닝한다. 이 공정에서는, 유기막(9)의 반사부에 해당하는 부분에 오목부(9a)에 의한 요철면을, 또한 드레인 전극(7) 상에 콘택홀(13)을 형성하고, 아울러 화소 개구(14)를 형성한다. 이때, 도시하지 않은 게이트 단자부 위 및 소스 단자부 위에도 각각 콘택홀이 형성된다. 각 콘택홀은, 유기막(9)을 마스크로 한 드라이에칭에 의해 패시베이션막(8)을 제거함으로써 형성된다. 반사부에 해당하 는 유기막(9)의 표면에 오목부(9a)에 의한 요철면을 설치함으로써, 입사된 외광이 산란되어 양호한 표시 특성을 얻을 수 있다.
이때, 이 공정에서는 유기막(9)의 노광에 2종류의 마스크를 이용하여도 되지만, 콘택홀 패턴과 오목부 하프톤 패턴을 동시에 형성한 1종류의 마스크를 이용하여도 된다. 이때 오목부 하프톤 패턴은 노광 빛의 투과량이 콘택홀 패턴의 투과량의 20% 내지 80%가 되도록 해 두는 것이 바람직하다. 이러한 하프톤 마스크를 사용하면, 1회의 노광으로 유기막(9)에 오목부(9a)에 의한 요철면과 콘택홀(13)을 동시에 형성할 수 있다.
이때, 이 시점에 있어서는, 도3d에 도시된 것과 같이, 박막 트랜지스터 T와 반사부의 사이에 위치하는 화소/드레인 콘택트부의 콘택홀(13)에서는, 유기막(9), 패시베이션막(8)이 제거되어 드레인 전극(7)이 노출되어 있다. 더구나, 화소 개구(14)에서는, 유기막(9), 패시베이션막(8) 및 게이트 절연막(3)이 제거되고, 글래스 기판(1)이 노출되도록 콘택홀(13)을 개구하기 위한 에칭 시간을 설정한다. 더구나, 콘택홀(13)과 화소 개구(14)와의 단면은 그 위에 형성되는 화소 전극의 커버리지가 양호하게 되도록 테이퍼 형상으로 가공된다.
도3e를 참조하여, 제5공정의 프로세스에 관해 설명한다. 우선, 스퍼터링법 등에 의해 제 1 투명 도전성막(10)을 막형성한다. 제 1 투명 도전성막(10)으로서는, ITO, SnO2, IZO 등을 사용할 수 있으며, 특히 화학적 안정성의 점에서 ITO를 사용하는 것이 바람직하다. 제 1 투명 도전성막(10)으로서 아모퍼스 ITO를 사용한 경우에는, 막형성시, 또는 패터닝후에 가열해서 결정화시킨다.
이어서, 제5회째의 사진제판공정에 의해, 제 1 투명 도전성막(10)을 패터닝하여, 투과 화소 전극(10a)을 형성한다. 이때, 제 1 투명 도전성막(10)은, 유기막(9)에 형성된 오목부(9a)에 의한 요철면 위 및 콘택홀(13) 위에도 형성된다. 제 1 투명 도전성막(10)의 에칭 처리는, 사용하는 재료에 의해서 공지의 웨트 에칭을 사용한다. 예를 들면, 결정화 ITO의 경우에는 염산 및 초산이 혼합되어 이루어진 수용액을 이용하여 행할 수 있다. 또한, ITO의 경우, 공지의 가스 조성(예를 들면, HI, HBr)에서의 드라이에칭도 가능하다.
도3f를 참조하여, 제6공정의 프로세스에 관해 설명한다. 우선, 스퍼터링법 등에 의해 제 3 금속막을 막형성한다. 제 3 금속막으로서는, 예를 들면, Al 합금의 단층막을 사용할 수 있다. 제 3 금속막은 반사 화소 전극으로서 사용되기 때문에, 가시광선 영역에서 높은 반사율을 갖는 금속막인 것이 바람직하다. 이 경우, 반사율은 반사 화소 전극에 사용되는 Al 재료의 표면 요철에 크게 영향을 받는다. 또한, 이 표면 요철은 Al의 막두께에 크게 영향을 받아, Al의 막두께가 두꺼울수록 결정립의 증대에 의한 확산 반사 성분이 증대하지만, 특히 막두께가 200nm를 넘으면 급격하게 증대하기 때문에, 표시에 최적인 산란 각도 성분의 반사광이 감소하는 것이 밝혀졌다. 또한, 막두께가 50nm을 밑돌면, Al막을 투과하는 광량이 증대하여, 반사율에 기여하는 반사광량 자체가 감소하는 것도 알았기 때문에, Al의 막두께는 50nm 이상에서 200nm 이하의 막두께로 하는 것이 바람직하다. 이어서, ITO, IZO 등의 제 2 투명 도전성막(12)을 5∼15nm의 막두께로 막형성한다. 이때, 제 2 투명 도전성막(12)으로서는, 비결정의 막을 사용한다.
다음에, 제6회째의 사진제판공정에 의해, 유기 레지스트를 패터닝한 후, 액 조성이 인산+초산+초산+순수의 에쳔트를 사용한 웨트 에칭을 행한다. 이 때, 반사 화소 전극(11)(제 3 금속막)의 에칭의 리프트 오프 작용에 의해, 제 3 금속막과 제 2 투명 도전성막(12)을 동시에 에칭하여, 반사 화소 전극(11)을 형성한다. 즉, 본 실시예에서는, 반사 화소 전극(11)과 그 상층의 제 2 투명 도전성막(12)을 같은 마스크 패턴으로 형성하고, 같은 에칭액을 이용하여 일괄 웨트에칭 처리한 것이다. 이와 같이, 반사 화소 전극(11)(제 3 금속막)과 제 2 투명 도전성막(12)을 같은 마스크 패턴으로 패터닝하고, 같은 에칭액을 이용하여 일괄 웨트에칭 처리함으로써, 반사 화소 전극(11)과 동일한 패턴 형상을 갖는 제 2 투명 도전성막(12)이 반사 화소 전극(11)의 전체면을 덮도록 형성했으므로, 대향 전극 기판의 투명 공통 전극과의 일함수 차이가 작아 플리커 등의 표시 불량이 없는 액정표시장치를 제조할 때의 공정수나 코스트의 증대를 억제할 수 있다. 이상의 공정을 거쳐, 도1, 도2 및 도3f에 도시된 것과 같은 TFT 어레이 기판(20)이 완성된다.
여기에서, 제6공정의 프로세스(도3f)에 있어서, 제 3 금속막으로서 막두께 300nm의 Al-Cu 단층막을 막형성하고, 이어서, ITO로 이루어진 제 2 투명 도전성막(12)을 막두께 2nm에서 10nm까지 나누어 막형성하고, 알칼리성의 현상액에 10∼20분간 침지했을 때의 반사 화소 전극의 부식 상태를 조사한 결과를 표1에 나타낸다. 이때, 표1에 있어서, ○는 피트 모양의 부식 흔적이 발생하지 않은 것을 나타내고, ×는 비트 모양의 부식 흔적이 발생한 것을 나타내고 있다.
[표 1]
Figure 112006016065503-PAT00001
표1의 결과에서, 제 2 투명 도전성막(12)의 막두께를 5nm 이상으로서 형성함으로써, 반사 화소 전극의 패터닝시에 행해지는 현상시에 전지반응에 의해 야기되는 피트 모양의 부식 흔적의 발생을 억제할 수 있다는 것을 알 수 있다. 한편, 제 2 투명 도전성막(12)의 막두께가 너무 두꺼우면, 반사 화소 전극(11)에 있어서의 반사율을 저하시켜 버리기 때문에, 15nm 이하로 하는 것이 바람직하다. 따라서, 제 2 투명 도전성막(12)의 막두께를 5∼15nm로 함으로써, 전지부식의 발생을 억제하면서, 양호한 반사율이나 플리커가 없는 우수한 화질을 갖는 액정표시장치를 형성하는 것이 가능해진다.
완성된 TFT 어레이 기판(20)은, 그 후의 셀화 공정에서 배향막이 도포되어, 일정한 방향으로 러빙 처리가 실시된다. 마찬가지로, 투명 절연성 기판 상에 블랙 매트릭스, 칼라필터, 칼라필터의 보호막, 공통 투명 화소 전극 등이 형성된 대향 전극 기판에도 배향막이 도포되어 러빙 처리가 실행된다. 이들 TFT 어레이 기판 (20)과 대향 전극 기판을 서로의 배향막이 마주 향하도록 스페이서를 개재하여 중첩시켜, 기판 가장자리 부분을 씰재로서 접착하여, 양쪽 기판 사이에 액정을 봉지한다. 이렇게 하여 형성된 액정 셀의 배면에 백라이트 유닛을 부착함으로써, 본 실시예1에 있어서의 반투과형 액정표시장치가 완성된다.
이상과 같이, 본 실시예1에 따르면, 반사 화소 전극(11) 상에 제 2 투명 도전성막(12)을 커버리지 좋게 형성함으로써, 사진제판공정에 있어서의 알칼리 현상액의 진입을 방지하여, 하지의 화소 전극의 ITO와의 전지반응을 억제하고, 대향 전극 기판의 투명 공통 전극과의 일함수 차이를 더욱 작게 하여, 플리커와 액정의 번인을 저감할 수 있다. 또한, 반사 화소 전극(11)(제 3 금속막)과 제 2 투명 도전성막(12)을 같은 마스크 패턴으로 패터닝하고, 같은 에칭액을 이용하여 일괄 웨트 에칭처리함으로써, 반사 화소 전극(11)과, 이 반사 화소 전극(11)과 동일 패턴 형상을 갖는 제 2 투명 도전성막(12)을 형성하도록 했으므로, 공정수를 증가시키지 않고, 플리커와 액정의 번인이 발생하지 않는 액정표시장치를 저코스트로 높은 수율로 제조하는 것이 가능하게 되었다.
이때, 상기 실시예1에서는, 반투과형 액정표시장치에 관해 설명했지만, 본 발명은, 화소 표시부 전체면에 걸쳐서 반사 화소 전극이 형성된 전반사형 액정표시장치에도 적용가능하다. 또한, 상기 실시예1에서는, 6회의 사진제판공정에 있어서 합계 6매의 마스크를 사용하는 제조방법에 대해서 서술했지만, 본 발명은 이것에 한정되는 것은 아니다.
본 발명의 액정표시장치 및 그 제조 방법에 의하면, 제 3 금속막 상에 제 2 투명 도전성막을 같은 마스크 패턴으로 패터닝하여, 반사 화소 전극과, 이 반사 화소 전극과 동일 패턴 형상을 갖는 제 2 투명 도전성막을 형성하도록 한 것으로, 공정수를 증가시키지 않고, 반사층과 ITO 등의 화소 전극의 전지반응을 억제하여, 반사율이 뛰어난 액정표시장치를 저코스트로 수율좋게 제조하는 것이 가능하다.
또한, 본 발명의 액정표시장치 및 그 제조 방법에 의하면, 반사 화소 전극 상에 제 2 투명 도전성막을 형성함으로써, 대향 전극 기판의 투명 공통 전극과의 일함수 차이를 작게 하여, 플리커나 액정의 번인을 저감할 수 있어, 품질이 뛰어난 저렴한 액정표시장치를 고수율로 얻을 수 있다.
또한, 제 2 투명 도전성막의 막두께가 5nm 이상이기 때문, 제 2 투명 도전성막으로 Al, 또는 Al 합금의 반사층을 완전하게 덮을 수 있으므로, 사진제판공정에 있어서 현상액이 아래의 반사층과 화소 전극과의 경계층에 진입하는 것을 방지하여 전지반응을 억제하는 효과가 있다. 또한, 제 2 투명 도전성막의 막두께가 15nm 이하이기 때문에, 반사율의 저하를 억제하는 효과가 있다.

Claims (6)

1개의 화소 부분에 빛을 투과하는 투과 화소 전극과 빛을 반사하는 반사 화소 전극을 갖는 TFT 어레이 기판, 투명 공통 전극을 갖는 대향 전극 기판, 및 상기 TFT 어레이 기판과 상기 대향 전극 기판 사이에 끼워진 액정을 구비한 액정표시장치로서,
상기 TFT 어레이 기판은, 절연성 기판 상에,
게이트 전극을 갖는 복수개의 게이트 배선,
소스 전극을 갖고 상기 게이트 배선과 교차하는 복수개의 소스 배선,
상기 게이트 전극과, 상기 게이트 전극 상에 게이트 절연막을 개재하여 설치된 반도체층과, 상기 소스 전극 및 드레인 전극으로 구성되는 박막 트랜지스터,
상기 박막 트랜지스터와, 상기 게이트 배선과, 상기 소스 배선의 상부에 설치된 층간 절연막,
상기 층간절연막 상에서, 상기 드레인 전극 상부의 상기 층간절연막에 설치된 콘택홀을 개재하여 상기 드레인 전극과 전기적으로 접속되고, 또한 상기 게이트 절연막과 상기 층간 절연막에 설치된 화소 개구를 개재하여 상기 절연성 기판의 표면에 접촉된 제 1 투명 도전성막으로 이루어진 투과 화소 전극, 및
상기 콘택홀에서 상기 제 1 투명 도전성막을 개재하여 상기 드레인 전극에 전기적으로 접속된 Al 합금으로 이루어진 반사 화소 전극, 및
상기 반사 화소 전극 상에 형성된 제 2 투명 도전성막을 구비하고 있으며,
상기 제 2 투명 도전성막은 상기 반사 화소 전극과 동일 패턴 형상을 갖고, 또한, 그것의 막두께가 적어도 5nm 이상인 것을 특징으로 하는 액정표시장치.
제 1항에 있어서,
제 2 투명 도전성막의 막두께가 5nm 이상 15nm 이하인 것을 특징으로 하는 액정표시장치.
제 1항 또는 제 2항에 있어서,
반사 화소 전극의 막두께가 50nm 이상 200nm 이하인 것을 특징으로 하는 액정표시장치.
절연성 기판 상에 제 1 금속막을 형성하고, 제 1 사진제판공정에 의해 패터닝해서 게이트 전극을 갖는 복수개의 게이트 배선을 형성하는 제1공정,
상기 제1공정의 후에, 제 1 절연막, 반도체층, 오믹콘택층을 형성하고, 제 2 사진제판공정에 의해 상기 반도체층 및 상기 오믹콘택층을 적어도 박막 트랜지스터가 형성되는 부분에 잔존하도록 패터닝하는 제2공정,
상기 제2공정의 후에, 제 2 금속막을 형성하고, 제 3 사진제판공정에 의해 패터닝해서 소스 전극을 갖는 복수개의 소스 배선 및 드레인 전극을 형성하는 제3공정,
상기 제3공정의 후에, 제 2 절연막 및 유기막으로 이루어진 층간 절연막을 형성하고, 제 4 사진제판공정에 의해 패터닝하여, 적어도 상기 드레인 전극 상부의 상기 층간절연막에 콘택홀을 형성하는 동시에, 상기 층간 절연막과 상기 제 1 절연막을 일부 개구하여 화소 개구를 형성함으로써 상기 절연성 기판의 표면을 일부 노출시키는 제4공정,
상기 제4공정의 후에, 제 1 투명 도전성막을 형성하고, 제 5 사진제판공정에 의해 패터닝하여, 상기 콘택홀을 개재하여 상기 드레인 전극과 전기적으로 접속되고, 또한 상기 화소 개구를 개재하여 상기 절연성 기판의 표면에 접촉되도록 투과 화소 전극을 형성하는 제5공정, 및
상기 제5공정의 후에, 제 3 금속막을 형성하고, 상기 제 3 금속막 상에 제 2 투명 도전성막을 더 형성하고, 제 6 사진제판공정에 의해 상기 제 3 금속막과 상기 제 2 투명 도전성막을 같은 마스크 패턴으로 패터닝하여, 상기 콘택홀에서 상기 제 1 투명 도전성막을 개재하여 상기 드레인 전극과 전기적으로 접속된 반사 화소 전극과, 상기 반사 화소 전극과 동일 패턴 형상을 갖는 제 2 투명 도전성막을 형성하는 제6공정을 포함하는 것을 특징으로 하는 액정표시장치의 제조 방법으로서,
상기 제5공정에 있어서, 제 2 투명 도전성막의 막두께가 적어도 5nm 이상이 되도록 형성하고,
상기 제6공정의 제6회째의 사진제판공정에 있어서, 상기 제 3 금속막과 상기 제 2 투명 도전성막을 같은 에칭액을 이용하여 일괄 웨트 에칭 처리한 것을 특징으로 하는 액정표시장치의 제조방법.
제 4항에 있어서,
상기 제5공정에 있어서, 상기 제 2 투명 도전성막의 막두께가 5nm 이상 15nm 이하가 되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
제 4항 또는 제 5항에 있어서,
상기 제5공정에 있어서, 상기 반사 화소 전극의 막두께가 50nm 이상 200nm 이하가 되도록 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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