KR20060095977A - 디바이스 구조물 제조 방법 및 장치 - Google Patents

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Abstract

본 발명은 반도체 디바이스 기판 상에 비아 층(via layer)을 형성하는 단계와, 상기 비아 유전체층 상에 트렌치층을 형성하는 단계와, 상기 트렌치층을 통해 상기 비아층을 노출시키도록 트렌치를 형성하는 단계와, 상기 트렌치를 통한 상기 비아 유전체층 내에 상기 기판을 노출시키도록 비아를 형성하는 단계와, 상기 비아 및 상기 트렌치 내에 반도체 재료를 형성하는 단계를 포함하는 방법을 제공한다. 또한, 본 발명은 디바이스 기판과, 상기 디바이스 기판의 표면 상에 형성된 유전체층과, 상기 디바이스 기판으로부터 유도된 결정 구조를 포함하는 상기 유전체층 상에 형성된 디바이스 베이스를 포함하는 장치를 제공한다.

Description

디바이스 구조물 제조 방법 및 장치{SEMICONDUCTOR CHANNEL ON INSULATOR STRUCTURE}
디바이스 구조물.
트랜지스터 및 기타 디바이스는 서로 접속되어, 초고밀도 집적 회로(very large scale integrated circuit), 극초고밀도 집적 회로(ultra-large scale integrated circuit), 메모리 및 다른 유형의 회로와 같은 회로를 형성한다. 예를 들어 트랜지스터의 크기가 축소되어 디바이스 밀도가 증가하면, 기생 캐패시턴스, 오프 스테이트 누설(off-state leakage), 전력 소비 및 디바이스의 다른 특성과 관련된 문제가 발생한다. SOI(Semiconductor on insulator) 구조물은 일반적으로 높은 비율의 결함을 갖는데, 그것은 제조시에 얇고 균일한 반도체 층을 생성하는 것이 어렵기 때문이다. SOI 구조물 내에서의 결함 문제는 단일 웨이퍼 내의 결함(예를 들면, 웨이퍼의 두께가 웨이퍼 상의 여러 지점에서 상이함) 및 웨이퍼간 결함(예를 들면, SOI 웨이퍼 중에서의 부합하지 않는 평균 실리콘층 두께)을 포함한다. 트랜지스터 디바이스가 작아짐에 따라, 채널 길이는 일반적으로 줄어든다. 채널 길이가 감소하면, 통상 게이트 지연이 감소하므로 디바이스의 속도가 증가한다. 그러나, 채널 길이가 감소하면 다수의 부작용이 발생한다. 이러한 부작용으로는,문턱 전압 롤오프(threshold voltage roll-off)(예를 들면, 쇼트 채널 효과)로 인한 오프 스테이트 누설 전류 증가가 있다.
디바이스의 속도를 증가시키는 한 방법은 보다 높은 캐리어 이동도의 반도체 재료를 사용하여 채널을 형성하는 것이다. 캐리어 이동도는 일반적으로 외부 단위 전기장 하의 반도체 재료 내에서 캐리어가 이동하는 속도의 측정치이다. 트랜지스터 디바이스에서, 캐리어 이동도는 캐리어가 반전층(inversion layer) 내의 디바이스 채널을 통과하여 이동하는 속도의 측정치이다. 예를 들면, 게르마늄(Ge)을 포함하는 협소 밴드갭 재료에서 보다 높은 캐리어 이동도가 관측되었다. 게르마늄은 전자 및 정공의 이동도가 각각 3900 ㎠/Vsec 및 1900 ㎠/Vsec로서, 이는 실리콘의 전자 및 정공의 이동도인 1500 ㎠/Vsec 및 450 ㎠/Vsec보다 더 높다. 반도체 재료와 관련된 밴드갭은 일반적으로 전도대 에지와 가전자대 에지 사이의 차에 기초한다. 일반적으로, 반도체 재료의 이동도가 높을수록, 더 협소한 밴드갭을 갖는다. 예를 들면, 게르마늄의 경우, 밴드갭이 약 0.67 eV로서 약 1.1 eV인 실리콘의 밴드갭에 비해 비교적 작다.
300 mm의 웨이퍼의 경우에는, 높은 캐리어 이동도의 재료의 단결정을 성장시키는 것이 어렵다. 300 mm 또는 그 이상의 웨이퍼 크기의 디바이스를 제조하는데 있어서 보다 높은 캐리어 이동도 반도체 재료를 사용하는 한 방법으로 실리콘 캐리어 웨이퍼 상에 재료를 에피택셜 성장시키는 것이 있다. 그러나, 일반적으로는 높 은 캐리어 이동도의 재료와 실리콘 사이에 상당한 격자 부정합이 존재한다. 이 큰 격자 부정합으로 인해, 높은 이동도의 층을 에피택셜 성장시킨 As 내에 높은 수준의 결함이 발생한다. 에피택셜층 내의 결함 밀도를 감소시키기 위한 한 기법으로는 실리콘 캐리어와 높은 캐리어 이동도의 재료 사이에 구배진(graded) 버퍼층을 도입하는 것이 있다. 구배진 버퍼층을 이용하면, 격자 파라미터는, 예를 들어, 실리콘 계면에서 격자 부정합이 작거나 보다 낮은 실리콘 재료로부터 점진적인 방식으로 보다 높은 캐리어 이동도의 에피택셜층으로 그리고 버퍼층 전체에 걸쳐 실리콘 캐리어 사이의 전이 작용을 하는 버퍼층 내에서 변한다. 그러나, 이 구배진 버퍼층이 격자 부정합으로 인해 일부 결함을 감소시키는 경향이 있다 하더라도, 일반적으로는 디바이스 애플리케이션을 위해 수락할 수 있는 품질의 에피택셜층을 생성하기에는 충분하지 않다.
도 1은 복수의 유전체층이 형성되어 있는 반도체 기판과 일부 유전체층 내에 형성된 트렌치를 포함하는 구조물의 일부의 측단면도.
도 2는 도 1의 구조물의 투시도.
도 3은 트렌치를 통해 다른 유전체층 내에 형성된 비아를 구비한 도 1의 구조물을 도시한 도면.
도 4는 도 3의 구조물의 투시도.
도 5는 트렌치 및 비아 내에 형성된 반도체 재료를 구비한 도 3의 구조물을 도시한 도면.
도 6은 반도체 재료를 트렌치 및 비아로 한정하는 평탄화 후의 도 5의 구조물을 도시한 도면.
도 7은 일부 유전체층을 제거하여 트렌치의 반도체 재료를 노출시킨 후의 도 6의 구조물을 도시한 도면.
도 8은 도 7의 구조물의 투시도.
도 9는 비아 재료로부터 트렌치 재료의 일부를 분리시킨 후의 도 8의 구조물을 도시한 도면.
도 10은 도 9의 라인 A-A'을 절취하여 본 측단면도.
본 발명의 실시예의 특징들, 측면들 및 이점들은 이하의 상세한 설명, 첨부한 청구범위 및 도면으로부터 보다 명확해질 것이다.
도 1은 디바이스 구조물의 일부의 측단면도이다. 디바이스 구조물(100)은 본 실시예에서는 기판(110)을 포함한다. 기판(110)은 300 mm 또는 그 이상의 단결정 실리콘 웨이퍼 부분(120)과 같은 단결정 실리콘 기판을 포함한다. 부분(120) 상에는 구배진 에피택셜층(130)이 존재한다. 일실시예에서는, 구배진 에피택셜층이 실리콘 게르마늄(SiGe), 갈륨 아스나이드(GaAs) 또는 인듐 안티몬(InSb)과 같은 높은 캐리어 이동도 재료로 이루어진다. 실리콘으로 이루어진 부분(120) 상의 구배진 층에 의해, 에피택셜층(130)은 부분(120)에 가장 가까운 부분에 비교적 낮은 격자 부정합 필름(예를 들면, 1% 미만의 격자 부정합)을 가지며, 격자 부정합은 일반적으로 에피택셜층(120) 내에서 부분(120)으로부터 멀어지는 쪽으로 갈수록 증가한다.
도 1에 도시된 구조물에서는, 기판(110)(에피택셜층(130)) 상에 제 1 절연층(140)이 위치한다. 일실시예에서는, 제 1 절연층(140)이 산화물(예를 들면, SiO2)이다. 제 1 유전체층(140)은 에피택셜층(130)으로 인한 결함(예를 들면, 전위(dislocation))이 제 1 유전체층(140)에 의해 종결되는 두께로 증착되는데, 이에 대해서는 이하에 보다 상세히 설명한다. 대표적으로, CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition)에 의해 SiO2가 증착될 수 있다. 도 1의 구조물에서 제 1 유전체층(140) 상에는 제 2 유전체층(150)이 위치한다. 일실시예에서는, 제 2 유전체층이 제 1 유전체층(140) 앞에서 선택적으로 에칭(예를 들면, 제거)될 수 있는 에칭 특성을 갖는다. 일실시예에서는, 제 2 유전체층(150)이 예를 들어 CVD 또는 ALD에 의해 증착된 실리콘 니트라이드(Si3N4)이다.
도 1에 도시된 구조물에서는 제 2 유전체층(150) 상에 제 3 유전체층(160)이 위치한다. 일실시예에서는, 제 3 유전체층(160)이 제 2 절연층(150) 앞에서 선택적으로 에칭(예를 들면, 제거)될 수 있는 재료이다. 일실시예에서는, 제 3 유전체층(160)이 CVD 또는 ALD에 의해 증착된 산화물(예를 들면, SiO2)이다. 이하에서 보다 명확히 알 수 있듯이, 제 3 유전체층(160)은, 일실시예에서 적어도 디바이스 채널(예를 들면, 트랜지스터 디바이스 채널)을 위한 두께로서 적합한 두께로 증착된 다. 일실시예에서는 ALD에 의해 SiO2의 제 3 유전체층(160)이 100Å 미만의 두께로 증착될 수도 있다.
도 1에 도시된 구조물의 실시예에서는 제 3 유전체층(160) 상에 제 4 유전체층(170)이 위치한다. 일실시예에서는, 제 4 유전체층(170)이 제 3 유전체층(160) 앞에서 선택적으로 에칭(예를 들면, 제거)되는 에칭 특성을 갖는다. 일실시예에서는, 제 4 유전체층(170)이 예를 들어 CVD 또는 ALD에 의해 실리콘 니트라이드(Si3N4)이다.
도 1에 도시된 구조물의 실시예에서는, 트렌치 패드(185)를 구비한 트렌치(180)가 제 3 유전체층(160) 및 제 4 유전체층(170) 내에 및/또는 이들 층을 통해 형성된다. 일실시예에서는, 포토리소그래픽 기법을 이용하여 트렌치(180) 및 트렌치 패드(185)가 형성될 수도 있다. 예를 들면, 마스킹 재료가 트렌치(180) 및 트렌치 패드(185)에 대해 노출된 영역 또는 제 4 유전체층(170)의 영역을 규정할 수도 있다. 바람직하게는, 트렌치(180)가 길이가 L1이고 폭이 W1인 디바이스 채널(예를 들면, 트랜지스터 디바이스 채널)에 적합한 크기를 갖는다. 대표적으로, 디바이스 채널(나노미터 단위 치수)을 형성하는데 적합한 개구 영역을 갖는 마스크를 규정하는데 사용될 수도 있다. 일실시예에서는, 트렌치 패드(185)가 트렌치 패드(185)의 영역(베이스) 내에(즉, 제 2 유전체층(150) 및 제 1 유전체층(140)을 통해) 비아의 형성을 위한 영역을 제공하기에 충분한 영역(L2×W2)을 갖도록 선택된 다. 일실시예에서는, 트렌치 패드(185)가 트렌치(180)의 폭 W1보다 더 큰 폭 W2를 갖도록 트렌치(180)의 피처 크기가 최소화되도록 선택된다(예를 들면, 폭 W1로 규정된 피처 크기). 이 실시예에서는 트렌치 패드(185)가 후속 비아를 위한 영역을 제공하기에 충분한 길이 L2를 갖는다.
트렌치(180) 및 트렌치 패드(185)를 형성하기 위해, 실리콘 니트라이드를 에칭하는데 적합한 에칭 화학제(예를 들면, CF4/O2 화학제)를 사용하여 제 3 유전체층(160)을 노출시킬 수 있다. 제 4 유전체층(170)에 대응하는 채널 영역을 제거한 후에, 제 3 유전체층(160)을 에칭하는데 적합한 에칭 화학제를 사용하여 제 3 유전체층(160)을 통해 트렌치(180) 및 트렌치 패드(185)를 규정할 수 있다. Si3N4는 에칭하지 않으면서 SiO2를 에칭(예를 들면, 의 제 2 유전체층(150) 상에서 정지)하는데 적합한 화학제의 예로는 CHF3/O2가 있다. 도 2는 제 3 유전체층(170) 및 제 3 유전체층(160)을 통해 형성된 트렌치(180) 및 트렌치 패드(185)를 도시한 투시도이다. 트렌치(180) 및 트렌치 패드(185) 형성 후에, 트렌치(180) 및 트렌치 패드(185)를 규정하는데 사용된 포토리소그래픽 마스크가 제거될 수도 있다.
도 3은 트렌치(180) 및 트렌치 패드(185) 내에 비아를 형성한 후의 도 1의 구조물을 도시한 도면이다. 일실시예에서는, 포토리소그래픽 기법에 의해 제 2 유전체층(150)의 노출된 부분(트렌치 패드(185) 내의 노출된 부분)을 통해 개구를 정의하는 것에 의해 비아(190)가 형성될 수도 있다. 그 다음에 제 2 유전체층(150) 을 에칭하는데 적합한 에칭 화학제를 이용하여 비아 개구에 대응하는 제 2 유전체층(150)의 일부를 제거하여 제 1 유전체층(140)을 노출시킬 수 있다. 비아(190)는 결정 성장에 적합한 크기로 규정될 수 있다. 그 다음에 제 1 유전체층(140)을 에칭하는데 적합한 에칭 화학제를 사용하여 비아(190)를 추가적으로 규정할 수도 있다. SiO2의 제 1 유전체층(140)을 에피택셜층(130)에 대해 선택적으로 에칭하는데 적합한 에칭 화학제의 예로는 CHF3/O2가 있다. 따라서, 비아(190)는 제 2 유전체층(150) 및 제 1 유전체층(140)을 통해 트렌치 패드(185)에 의해 규정된 영역 내에 형성되고 에피택셜층(130)에서 정지된다. 도 4는 애피택셜층(130)까지 트렌치 패드(185)를 형성한 비아(190)를 나타내는 도 3의 구조물의 투시도이다.
도 5는 트렌치(180), 트렌치 패드(185) 및 비아(190) 내에 반도체 재료를 유입한 후의 구조물(100)을 도시한 것이다. 도 5는 트렌치(180), 트렌치 패드(185) 및 비아(190)에 반도체 재료를 유입한 후의 도 3의 구조물을 도시한 것이다. 일실시예에서는, 반도체 재료(200)는 반도체 재료의 에피택셜층 또는 비정질 또는 다결정층으로서 증착된다. 적절한 반도체 재료로는, 실리콘 또는 SiGe, GaAs 또는 InSb 재료와 같은 높은 캐리어 이동도 재료가 있다. 반도체 재료(200)는 화학 기상 증착 또는 다른 기법에 의해 증착될 수도 있다. 도 5에 도시된 바와 같이, 일실시예에서는, 반도체 재료가 비아(190) 및 트렌치(180)를 채우는 두께로 증착되어 제 4 유전체층(170)을 덮는다.
증착시에 반도체 재료(200)가 비정질 또는 다결정인 실시예에서는, 에피택셜 층(130)으로부터의 결정 시드(seed)가 반도체 재료(200)를 통해 성장하도록 반도체 재료(200)가 어닐링된다. 일실시예에서는, 결정 성장이 비아(190)에서 시작하여 비아(190)를 넘어서 트렌치 패드(185) 및 트렌치(180)로 확산하도록 어닐링 조건이 선택된다. 따라서, 에피택셜 성장은 점진적인데, 비아(190)에서 처음으로 성장이 이루어지고 그 다음에 트렌치 패드(185) 및 트렌치(180)를 통해 확산되며 트렌치 패드(185) 및 트렌치(180) 내에서 측면으로 성장하여 결국 트렌치(180) 위로 성장한다. 따라서, 비정질 또는 다결정 재료는 적절한 어닐링에 의해 단결정으로 변환될 수도 있다. 예를 들면, 실리콘 재료가 반도체 재료(200)로 사용되는 경우, 유전체 표면 상에 증착될 때 비정질 또는 다결정일 수 있다. 여기서, 580℃ 내지 590℃의 증착 온도 사이에서 비정질에서 다결정으로의 전이가 이루어진다. 실리콘은 변화된 결함 밀도를 갖는 단결정 재료를 형성하는 노출된 Si 영역 상에 직접 에피택셜 성장한다. 1000℃ 이상의 온도에서 실리콘 재료를 어닐링하면 비정질 또는 다결정 Si가 비아(190) 및 트렌치 패드(185) 및 트렌치(180) 내의 단결정 재료로 결정화되는 경향이 있으며, As 성장 결함 밀도를 감소시키는 경향이 있다.
다른 실시예에서는, 비정질 또는 다결정 재료로서 반도체 재료(200)를 증착하기보다는, 반도체 재료가 단결정 성장 온도에서 (CVD 또는 MBE(molecular beam epitaxy) 기법에 의해)선택적으로 증착되어, 비아(190)로부터 시작하여 지속적으로 성장하여 트렌치 패드(185) 및 트렌치(180)로 성장될 수도 있다. 성장 후에, 보다 높은 온도에서 선택적인 최종 어닐링 공정을 이용하여 결함 밀도를 줄일 수도 있다. 보다 높은 온도의 어닐링은 급속 열(rapid thermal), 스파이크 어닐링(spike anneal) 또는 높은 이동도 채널 및 에피택셜 버퍼층 영역 내의 화학적 조성을 유지하기 위해 원자간 확산을 최소화하기 위한 레이저 어닐에 의해 이루어질 수 있다.
반도체 재료(200)의 증착 및 최적의 어닐링 후에, 구조물(100)은 평탄화되어 반도체 재료(200)를 트렌치 패드(185), 트렌치(180) 및 비아(190)로 한정한다. 도 6은 반도체 재료(200)를 트렌치 패드(185), 트렌치(180) 및 비아(190)로 한정하기 위한 구조물의 평탄화 후의 구조물(100)을 도시한 것이다. 일실시예에서는, 구조물(100)을 평탄화시키기 위해 화학 기계 연마와 같은 연마가 이용될 수 있다. 일실시예에서는, 트렌치(180) 내의 반도체 재료(200)가 반도체 재료(200) 내/상에 형성된 디바이스용의 디바이스 채널로서 적합한 두께로 평탄화된다. 평탄화 후에, 최적의 어닐링으로 표면 세정이 행해져서 디바이스 제조 동안 트렌치(180) 내에 고품질 반도체 표면을 생성한다.
도 7은 제 4 유전체층(170) 및 제 3 유전체층(160)을 제거한 후의 도 6의 구조물을 도시한 것이다. 제 4 유전체층(170)은, 예를 들어 반도체 재료(200)를 제외한 제 4 유전체층(170)(예를 들면, Si3N4)을 제거하는데 적합한 에칭제(예를 들면, Si3N4에 대해서는 인산)를 사용하는 에칭 기법에 의해 제거될 수 있다. 제 3 유전체층(170)을 제거한 후, 반도체 재료(200)를 제외한 제 3 유전체층(160)을 제거하는데 적합한 에칭 화학제(예를 들어, SiO2에 대해 수소 불화물)를 다시 사용하여 제 3 유전체층(160)이 제거된다. 도 7은 구조물(100)의 표면 상에 노출된(도면에서 최상부면) 반도체 재료(200), 반도체 재료(200)의 트렌치 부분을 포함하는 구 조물을 도시한 것이다. 도 8은 도 7의 구조물의 위에서 본 투시도로서, 이전에 예시한 구조물(100)(도 3 및 도4 참조)의 트렌치(180), 트렌치 패드(185) 및 비아(190) 내에 형성된 반도체 재료(200)를 도시하고 있다.
도 9는 비아(190) 내의 반도체 재료(200)를 포함하는 부분 및 한정적인 것은 아니지만 전체 부분을 포함하는 트렌치 패드(185) 부분으로부터 반도체 재료(200)의 부분을 분리한 후의 도 8의 구조물을 도시한 것이다. 도 9를 참조하면, 구조물(100)은 반도체 부분(200A) 및 반도체 부분(200B)으로 정의된 반도체 재료(200)를 포함한다. 반도체 부분(200B)은 참조번호 218에서 비아(190) 내의 반도체 재료를 포함하는 반도체 부분(200A)으로부터 분리된다. 반도체 부분(200A)과 반도체 부분(200B)을 분리하는 데에는 포토리소그래픽/에칭 기법이 이용될 수 있다. 이런 방식으로, 반도체 부분(200B)은 디바이스 형성 및 절연된 반도체 부분(200A)을 위한 채널로서 사용될 수도 있다. 비아를 통해 연장되는 부분을 포함하는 반도체 재료의 일부를 분리시키는 한가지 이유는 에피택셜층(130)을 포함하는 부분을 반도체 부분(200B)으로부터 전기적으로 단절시키기 위한 것이다. 따라서, 제 1 유전체층(160)이 SiO2와 같은 유전체 재료인 경우, 반도체 부분(200B)을 포함하는 구조물(100)의 부분은 SOI(semiconductor on insulated) 구조물이고, 반도체 부분(200B)은 디바이스 채널 역할을 한다. 일실시예에서, 반도체 부분(200B)은 길이가 L1보다 작은 L0이다.
도 10은 도9의 라인 A-A'을 따라 절취한 도 9의 구조물의 단면도이다. 이 실시예에서는, 트랜지스터 디바이스가 반도체 부분(200B) 내/상에 형성된다. 통상, 트랜지스터 디바이스는 반도체 부분(200B) 상에 게이트 전극(220)을 포함하고, 반도체 부분(200B) 내에 형성된 소스 접합부(230) 및 드레인 접합부(240)를 포함한다.
이상의 실시예에서, SOI 구조물을 형성하는데 있어서의 다양한 유전체층을 설명하였다. 제 1 내지 제 4 유전체층의 명칭은 편의를 위한 것으로 청구범위에 기재된 요지를 한정하는 것으로 해석해서는 안 된다. 따라서, 예를 들어 네 개의 유전체층을 설명하였지만, 하나 이상이 결합되어 단일의 또는 복수의 유전체층을 형성할 수도 있음에 유의하라. 이와 달리, 네 개 이상의 유전체층을 사용하여 구조물을 규정할 수도 있다. 디바이스 채널을 규정하는 구조물(100) 상에 형성된 여러 층은 각각(또는 모두) 유전체 재료층일 필요는 없다. SOI 구조물이 형성되지만(예를 들어, 제 2 유전체층(150) 및 제 1 유전체층(140)을 요구하는), 층들이 제거되어 결과의 디바이스 구조물을 형성한다는 점에서 이들 층이 희생될 수도 있기 때문에, 이와 유사하거나 다른 구조물을 위해 다양한 층들(특히 제 3 유전체층(160) 및 제 4 유전체층(170)이 다른 적절한 재료로 형성될 수도 있다. 전술한 실시예는 SiO2 및 Si3N4와 같은 유전체 재료의 증착 및 에칭 기법을 이용한다. 이러한 기법은 채널 구조물과 같은 작은 임계 치수(critical dimension; CD)의 제조 및 (트렌치 두께를 통한)채널 두께의 제어를 가능하게 한다. 또한, 상이한 격자 구조를 갖는 반도체 재료와 관련된 결함 밀도가 유전체층 재료의 두께(비아 깊이)에 의해 제 어될 수 있다.
이상, 특정 실시예를 설명하였다. 그러나, 청구범위 및 그 사상으로부터 벗어나지 않고 많은 변형 및 변경이 이루어질 수 있음이 분명하다. 따라서, 명세서 및 도면은 한정사항이라기보다는 예시적인 것으로 간주되어야 한다.

Claims (27)

  1. 반도체 디바이스 기판 상에 비아 층(via layer)을 형성하는 단계와,
    상기 비아 유전체층 상에 트렌치층을 형성하는 단계와,
    상기 트렌치층을 통해 상기 비아층을 노출시키도록 트렌치를 형성하는 단계와,
    상기 트렌치 내의 상기 비아층 내에 상기 기판을 노출시키도록 비아를 형성하는 단계와,
    상기 비아 및 상기 트렌치 내에 반도체 재료를 형성하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 비아층을 형성하는 단계는
    제 1 에칭 특성을 갖는 재료를 포함하는 제 1 유전체층을 형성하는 단계와,
    상기 제 1 유전체층 상에 제 2 유전체층을 형성하는 단계를 포함하되,
    상기 제 2 유전체층은 상기 제 1 에칭 특성과 다른 제 2 에칭 특성을 갖는 재료를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 제 1 유전체층은 실리콘 이산화물을 포함하고, 상기 제 2 유전체층은 실리콘 질화물을 포함하는
    방법.
  4. 제 2 항에 있어서,
    상기 기판은 제 1 반도체 재료 및 상기 제 1 반도체 재료의 부분 상의 제 2 반도체 재료를 포함하고,
    상기 제 2 반도체 재료는 제 1 반도체 재료와 다른 격자 파라미터를 가지며,
    상기 비아 층을 형성하는 단계는 상기 비아의 깊이를 넘어 전파되는 것으로부터 상기 제 2 반도체 재료 내의 결정 결함을 최소화하는 두께로 비아 층을 형성하는 단계를 포함하는
    방법.
  5. 제 1 항에 있어서,
    상기 트렌치 내의 반도체 재료의 노출된 표면을 평탄화하는 단계를 더 포함하는
    방법.
  6. 제 5 항에 있어서,
    상기 평탄화 단계는 상기 트렌치 내의 상기 반도체 재료를 디바이스 채널로서 적합한 두께로 평탄화하는 단계를 포함하는
    방법.
  7. 제 1 항에 있어서,
    상기 비아 내에 형성된 상기 반도체 재료의 부분으로부터 상기 트렌치 내에 형성된 반도체 재료의 부분을 전기적으로 절연시키는 단계를 더 포함하는
    방법.
  8. 제 7 항에 있어서,
    상기 트렌치 내에 형성된 상기 반도체 재료의 절연된 부분은 회로 디바이스 베이스로서 적합한 크기를 갖는
    방법.
  9. 제 1 항에 있어서,
    상기 트렌치층 형성 단계는
    상기 비아층의 부분과 다른 제 1 에칭 특성을 갖는 재료를 포함하는 제 1 유전체층을 형성하는 단계와,
    상기 제 1 유전체층과 다른 제 2 에칭 특성을 갖는 재료를 포함하는 제 2 유전체층을 형성하는 단계를 포함하는
    방법.
  10. 제 9 항에 있어서,
    상기 제 1 유전체층을 형성하는 단계는 회로 디바이스 베이스로서 적합하도록 선택된 두께로 층을 형성하는 단계를 포함하는
    방법.
  11. 제 1 항에 있어서,
    상기 트렌치 내에 반도체 재료를 형성한 후에 상기 트렌치층을 제거하는 단계를 더 포함하는
    방법.
  12. 제 1 항에 있어서,
    상기 트렌치 내의 반도체 재료를 결정화하는 단계를 더 포함하는
    방법.
  13. 제 12 항에 있어서,
    상기 결정화 단계는 단결정체(single crystal mass)를 생성하기에 적합한 온도에서 반도체 재료를 어닐링하는 단계를 포함하는
    방법.
  14. 제 1 항에 있어서,
    상기 트렌치층을 형성하는 단계는
    적어도 디바이스 채널에 적합한 길이의 트렌치를 형성하는 단계와,
    상기 트렌치와 다른 크기를 갖는 트렌치 패드를 상기 트렌치에 인접하게 형성하는 단계를 포함하고,
    상기 비아를 형성하는 단계는 상기 트렌치 패드의 부분 내에 비아를 형성하는 단계를 포함하는
    방법.
  15. 디바이스 기판 상에 제 1 유전체층을 형성하는 단계와,
    상기 제 1 유전체층 상에 상기 제 1 유전체층의 재료와 다른 에칭 특성을 갖는 재료를 포함하는 제 2 유전체층을 형성하는 단계와,
    상기 제 2 유전체층 상에 상기 제 2 유전체층의 재료와 다른 에칭 특성을 갖는 재료를 포함하는 제 3 유전체층을 형성하는 단계와,
    상기 제 3 유전체층 상에 상기 제 3 유전체층의 재료와 다른 에칭 특성을 갖는 재료를 포함하는 제 4 유전체층을 형성하는 단계와,
    상기 제 3 유전체층을 통해 트렌치를 형성하는 단계와,
    상기 기판을 노출시키도록 상기 트렌치 내에 비아를 형성하는 단계와,
    상기 비아 및 트렌치 내에 반도체 재료를 형성하는 단계를 포함하는
    방법.
  16. 제 15 항에 있어서,
    상기 트렌치 내의 상기 반도체 재료를 결정화하는 단계를 더 포함하는
    방법.
  17. 제 15 항에 있어서,
    상기 트렌치 내의 상기 반도체 재료의 노출된 표면을 평탄화하는 단계를 더 포함하는
    방법.
  18. 제 17 항에 있어서,
    상기 평탄화 단계는 상기 트렌치 내의 상기 반도체 재료를 디바이스 채널로서 적합한 두께로 평탄화하는 단계를 포함하는
    방법.
  19. 제 15 항에 있어서,
    상기 트렌치 내에 반도체 재료를 형성한 후에 상기 제 3 유전체층 및 상기 제 4 유전체 층을 제거하는 단계를 더 포함하는
    방법.
  20. 제 19 항에 있어서,
    상기 비아 내에 형성된 상기 반도체 재료의 부분으로부터 상기 트렌치 내에 형성된 상기 반도체 재료의 부분을 전기적으로 절연시키는 단계를 더 포함하는
    방법.
  21. 제 20 항에 있어서,
    상기 트렌치 내에 형성된 상기 반도체 재료의 상기 절연된 부분은 회로 디바이스 베이스로서 적합한 두께를 갖는
    방법.
  22. 제 15 항에 있어서,
    상기 유전체층들 각각은 유전체 재료를 포함하고, 상기 제 1 유전체층 및 제 3 유전체층은 유사한 재료를 포함하고, 상기 제 2 유전체층 및 제 4 유전체층은 유사한 재료를 포함하는
    방법.
  23. 제 15 항에 있어서,
    상기 기판은 제 1 반도체 재료 및 상기 제 1 반도체 재료 상의 제 2 반도체 재료를 포함하고, 상기 제 2 반도체 재료는 상기 제 1 반도체 재료와 다른 격자 구조를 가지며,
    상기 제 1 유전체층을 형성하는 단계는 상기 비아의 깊이를 넘어 전파되는 것으로부터 상기 제 2 반도체 재료 내의 결정 결함을 최소화하는 두께로 제 1 유전체층을 형성하는 단계를 포함하는
    방법.
  24. 제 15 항에 있어서,
    상기 트렌치층을 형성하는 단계는
    적어도 디바이스 채널에 적합한 길이의 트렌치를 형성하는 단계와,
    상기 트렌치와 다른 크기를 갖는 트렌치 패드를 상기 트렌치에 인접하게 형성하는 단계를 포함하고,
    상기 비아를 형성하는 단계는 상기 트렌치 패드의 부분 내에 비아를 형성하는 단계를 포함하는
    방법.
  25. 디바이스 기판과,
    상기 디바이스 기판의 표면 상에 형성된 유전체층과,
    상기 디바이스 기판으로부터 유도된 결정 구조를 포함하는 상기 유전체층 상에 형성된 디바이스 베이스를 포함하는
    장치.
  26. 제 25 항에 있어서,
    상기 디바이스 기판은 제 1 반도체 재료 및 상기 제 1 반도체 재료 상에 형성된 제 2 반도체 재료를 포함하고 상기 디바이스 기판의 상기 표면을 규정하며, 상기 제 2 반도체 재료는 상기 제 1 반도체 재료와 다른 격자 구조를 포함하는
    장치.
  27. 제 26 항에 있어서,
    상기 제 1 반도체 재료 및 상기 제 2 반도체 재료 각각은 캐리어 이동도 특성을 가지며, 상기 제 2 반도체 재료는 상기 제 1 반도체 재료보다 더 큰 이동도를 갖는
    장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7687804B2 (en) * 2008-01-08 2010-03-30 International Business Machines Corporation Method for fabricating a semiconductor structures and structures thereof
US8766318B2 (en) 2008-03-01 2014-07-01 Sumitomo Chemical Company, Limited Semiconductor wafer, method of manufacturing a semiconductor wafer, and electronic device
US20110006368A1 (en) * 2008-03-01 2011-01-13 Sumitomo Chemical Company, Limited Semiconductor wafer, method of manufacturing a semiconductor wafer, and electronic device
US8278687B2 (en) * 2008-03-28 2012-10-02 Intel Corporation Semiconductor heterostructures to reduce short channel effects
US8129749B2 (en) * 2008-03-28 2012-03-06 Intel Corporation Double quantum well structures for transistors
US7884354B2 (en) * 2008-07-31 2011-02-08 Intel Corporation Germanium on insulator (GOI) semiconductor substrates
US8440998B2 (en) 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8633470B2 (en) * 2009-12-23 2014-01-21 Intel Corporation Techniques and configurations to impart strain to integrated circuit devices
CN103367392A (zh) * 2012-03-27 2013-10-23 中国科学院微电子研究所 绝缘体上半导体结构及其制造方法
EP3505490B1 (en) 2017-12-29 2022-02-09 Imec Vzw A method for forming a qubit device

Family Cites Families (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US576168A (en) * 1897-02-02 Thomas smith
US2002594A (en) * 1933-03-24 1935-05-28 Wappler Frederick Charles Instrument for electro-surgical treatment of tissue
US2055188A (en) * 1934-04-09 1936-09-22 American Cystoscope Makers Inc Fluoroscope
DE7045081U (de) * 1970-12-05 1971-03-11 R Wolf Gmbh Endoskop mit direktem durchblick in eine koerperhoehle
GB2063474B (en) * 1979-10-24 1984-06-06 Olympus Optical Co Coeliac cavity ultrasonic diagnosis apparatus
US4573451A (en) * 1984-11-08 1986-03-04 Jack Bauman Laryngoscope blade with a bendable tip
US5023312A (en) * 1988-07-19 1991-06-11 Erickson Frank L Meadowfoam oil and meadowfoam oil derivatives as lubricant additives
JPH0287632A (ja) 1988-09-26 1990-03-28 Nec Corp 半導体装置の製造方法
US5922001A (en) * 1989-12-05 1999-07-13 Yoon; Inbae Surgical instrument with jaws and a movable internal blade member and method for use thereof
US5665100A (en) * 1989-12-05 1997-09-09 Yoon; Inbae Multifunctional instrument with interchangeable operating units for performing endoscopic procedures
JPH03184380A (ja) * 1989-12-13 1991-08-12 Hitachi Ltd 量子細線もしくは量子箱の形成方法
JPH0488658A (ja) * 1990-08-01 1992-03-23 Fujitsu Ltd 半導体装置およびその製造方法
JPH04137723A (ja) * 1990-09-28 1992-05-12 Nippon Steel Corp 半導体積層基板の製造方法
US5085659A (en) * 1990-11-21 1992-02-04 Everest Medical Corporation Biopsy device with bipolar coagulation capability
US5330471A (en) * 1991-06-07 1994-07-19 Hemostatic Surgery Corporation Bi-polar electrosurgical endoscopic instruments and methods of use
US5484436A (en) * 1991-06-07 1996-01-16 Hemostatic Surgery Corporation Bi-polar electrosurgical instruments and methods of making
US6053883A (en) * 1991-07-12 2000-04-25 Schiek, Sr.; James W. Support and utility belt
US5531744A (en) * 1991-11-01 1996-07-02 Medical Scientific, Inc. Alternative current pathways for bipolar surgical cutting tool
US5273921A (en) 1991-12-27 1993-12-28 Purdue Research Foundation Methods for fabricating a dual-gated semiconductor-on-insulator field effect transistor
US5443463A (en) * 1992-05-01 1995-08-22 Vesta Medical, Inc. Coagulating forceps
CA2106126A1 (en) * 1992-09-23 1994-03-24 Ian M. Scott Bipolar surgical instruments
US5403312A (en) * 1993-07-22 1995-04-04 Ethicon, Inc. Electrosurgical hemostatic device
US5807393A (en) * 1992-12-22 1998-09-15 Ethicon Endo-Surgery, Inc. Surgical tissue treating device with locking mechanism
US5445638B1 (en) * 1993-03-08 1998-05-05 Everest Medical Corp Bipolar coagulation and cutting forceps
HU9503288D0 (en) * 1993-05-18 1996-01-29 Schaefer Micomed Gmbh Holding device for use in bone surgery
US5709680A (en) * 1993-07-22 1998-01-20 Ethicon Endo-Surgery, Inc. Electrosurgical hemostatic device
ES2149241T3 (es) * 1993-11-10 2000-11-01 Xomed Inc Instrumento electroquirurgico bipolar y metodo de fabricacion.
US5792139A (en) * 1993-12-02 1998-08-11 Ethicon Endo-Surgery, Inc. Electrosurgical instrument with interchangeable surgical tools
US5749830A (en) * 1993-12-03 1998-05-12 Olympus Optical Co., Ltd. Fluorescent endoscope apparatus
US5658282A (en) * 1994-01-18 1997-08-19 Endovascular, Inc. Apparatus for in situ saphenous vein bypass and less-invasive varicose vein treatment
US5647838A (en) * 1994-05-10 1997-07-15 Bloomer; William E. Camera fixture for stereoscopic imagery and method of using same
US5512037A (en) * 1994-05-12 1996-04-30 United States Surgical Corporation Percutaneous surgical retractor
WO1996001589A1 (de) * 1994-07-07 1996-01-25 Ueth & Haug Gmbh Endoskop
US5604368A (en) * 1994-07-15 1997-02-18 International Business Machines Corporation Self-aligned double-gate MOSFET by selective lateral epitaxy
US5514148A (en) * 1994-11-04 1996-05-07 Smith, Iii; Ray C. Surgical clamp and method of use
US5921984A (en) * 1994-11-30 1999-07-13 Conmed Corporation Bipolar electrosurgical instrument with coagulation feature
CA2168404C (en) * 1995-02-01 2007-07-10 Dale Schulze Surgical instrument with expandable cutting element
US5766166A (en) * 1995-03-07 1998-06-16 Enable Medical Corporation Bipolar Electrosurgical scissors
US5591183A (en) * 1995-04-12 1997-01-07 Origin Medsystems, Inc. Dissection apparatus
US5593418A (en) * 1995-05-19 1997-01-14 General Surgical Innovations, Inc. Methods and devices for harvesting blood vessels with balloons
US5601581A (en) * 1995-05-19 1997-02-11 General Surgical Innovations, Inc. Methods and devices for blood vessel harvesting
ES2233239T3 (es) * 1995-06-23 2005-06-16 Gyrus Medical Limited Instrumento electroquirurgico.
US5759150A (en) * 1995-07-07 1998-06-02 Olympus Optical Co., Ltd. System for evulsing subcutaneous tissue
US5968065A (en) * 1995-07-13 1999-10-19 Origin Medsystems, Inc. Tissue separation cannula
US5776130A (en) * 1995-09-19 1998-07-07 Valleylab, Inc. Vascular tissue sealing pressure control
US5667480A (en) * 1995-10-20 1997-09-16 Ethicon Endo-Surgery, Inc. Method and devices for endoscopic vessel harvesting
AU703455B2 (en) * 1995-10-20 1999-03-25 Ethicon Endo-Surgery, Inc. Self protecting knife for curved jaw surgical instruments
DE59606445D1 (de) * 1995-11-20 2001-03-22 Storz Endoskop Gmbh Schaffhaus Bipolares hochfrequenz-chirurgieinstrument
US5885085A (en) * 1995-11-24 1999-03-23 Yamaha Corporation Drive-in interactive system
US5772576A (en) * 1995-12-11 1998-06-30 Embro Vascular L.L.C. Apparatus and method for vein removal
US5817013A (en) * 1996-03-19 1998-10-06 Enable Medical Corporation Method and apparatus for the minimally invasive harvesting of a saphenous vein and the like
US5871496A (en) * 1996-03-20 1999-02-16 Cardiothoracic Systems, Inc. Surgical instrument for facilitating the detachment of an artery and the like
US5865726A (en) * 1996-03-27 1999-02-02 Asahi Kogaku Kogyo Kabushiki Kaisha Front end structure of side-view type endoscope
US5722924A (en) * 1996-04-23 1998-03-03 Eastman Kodak Company Roller for conveying web in a resin coating environment
US6051858A (en) * 1996-07-26 2000-04-18 Symetrix Corporation Ferroelectric/high dielectric constant integrated circuit and method of fabricating same
US5928138A (en) * 1996-08-15 1999-07-27 Ethicon Endo-Surgery, Inc. Method and devices for endoscopic vessel harvesting
US5925135A (en) * 1996-09-26 1999-07-20 Intel Corporation Clock rate compensation for a low frequency slave device
US6019771A (en) * 1996-12-02 2000-02-01 Cardiothoracic Systems, Inc. Devices and methods for minimally invasive harvesting of a vessel especially the saphenous vein for coronary bypass grafting
US5880975A (en) * 1996-12-05 1999-03-09 Hewlett-Packard, Co. Method of producing simplified code from a circuit compiler
US5891140A (en) * 1996-12-23 1999-04-06 Cardiothoracic Systems, Inc. Electrosurgical device for harvesting a vessel especially the internal mammary artery for coronary artery bypass grafting
US6227137B1 (en) * 1996-12-31 2001-05-08 Shell Oil Company Spar platform with spaced buoyancy
EP1006908A2 (en) * 1997-02-12 2000-06-14 Oratec Interventions, Inc. Concave probe for arthroscopic surgery
US5921919A (en) * 1997-05-30 1999-07-13 Origin Medsystems, Inc. Perivascular self-retaining retractor and method
US5913818A (en) * 1997-06-02 1999-06-22 General Surgical Innovations, Inc. Vascular retractor
US5938680A (en) * 1997-06-19 1999-08-17 Cardiothoracic Systems, Inc. Devices and methods for harvesting vascular conduits
US5913866A (en) * 1997-06-19 1999-06-22 Cardiothoracic Systems, Inc. Devices and methods for harvesting vascular conduits
US5873889A (en) * 1997-08-08 1999-02-23 Origin Medsystems, Inc. Tissue separation cannula with dissection probe and method
US5922004A (en) * 1997-08-28 1999-07-13 Ethicon Endo-Surgery, Inc. Method for performing optical tissue dissection/retraction
US6083223A (en) * 1997-08-28 2000-07-04 Baker; James A. Methods and apparatus for welding blood vessels
US5902315A (en) * 1997-08-28 1999-05-11 Ethicon Endo-Surgery, Inc. Optical tissue dissector/retractor
US5891141A (en) * 1997-09-02 1999-04-06 Everest Medical Corporation Bipolar electrosurgical instrument for cutting and sealing tubular tissue structures
US6039735A (en) * 1997-10-03 2000-03-21 Megadyne Medical Products, Inc. Electric field concentrated electrosurgical electrode
US6004837A (en) 1998-02-18 1999-12-21 International Business Machines Corporation Dual-gate SOI transistor
US6059802A (en) * 1998-02-27 2000-05-09 Cardiothoracic Systems, Inc. Dissecting retractor for harvesting vessels
US5916233A (en) * 1998-03-05 1999-06-29 Origin Medsystems, Inc. Vessel harvesting method and instrument including access port
US6030384A (en) * 1998-05-01 2000-02-29 Nezhat; Camran Bipolar surgical instruments having focused electrical fields
US6071132A (en) * 1998-06-18 2000-06-06 Cook; Jesse J. Electrical receptacle quick connect for appliances
US6162173A (en) * 1998-06-22 2000-12-19 Origin Medsystems, Inc. Device and method for remote vessel ligation
US5895353A (en) * 1998-06-22 1999-04-20 Origin Medsystems, Inc. Vessel isolating retractor cannula and method
US6127263A (en) * 1998-07-10 2000-10-03 Applied Materials, Inc. Misalignment tolerant techniques for dual damascene fabrication
US6271104B1 (en) * 1998-08-10 2001-08-07 Mp Technologies Fabrication of defect free III-nitride materials
US6038713A (en) * 1998-08-20 2000-03-21 Grosse; Neil O. Back rest
US6086586A (en) * 1998-09-14 2000-07-11 Enable Medical Corporation Bipolar tissue grasping apparatus and tissue welding method
US6042538A (en) * 1998-11-18 2000-03-28 Emory University Device for endoscopic vessel harvesting
DE19858512C1 (de) * 1998-12-18 2000-05-25 Storz Karl Gmbh & Co Kg Bipolares medizinisches Instrument
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
DE19928564A1 (de) 1999-06-22 2001-01-04 Infineon Technologies Ag Mehrkanal-MOSFET und Verfahren zu seiner Herstellung
US6206823B1 (en) * 1999-08-02 2001-03-27 Ethicon Endo-Surgery, Inc. Surgical instrument and method for endoscopic tissue dissection
US6495385B1 (en) 1999-08-30 2002-12-17 The Regents Of The University Of California Hetero-integration of dissimilar semiconductor materials
US6653657B2 (en) * 1999-12-10 2003-11-25 Semoconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
EP1263313A1 (en) * 2000-03-06 2002-12-11 John H.P. Friesen Laryngoscope
US6274463B1 (en) * 2000-07-31 2001-08-14 Hewlett-Packard Company Fabrication of a photoconductive or a cathoconductive device using lateral solid overgrowth method
US6352188B1 (en) * 2000-08-03 2002-03-05 Eastman Kodak Company Edge drive for photosensitive media
KR100854893B1 (ko) * 2000-08-29 2008-08-28 마츠시타 덴끼 산교 가부시키가이샤 플라즈마 디스플레이 패널 및 그 제조방법과 플라즈마디스플레이 패널 표시장치
US6602758B2 (en) * 2001-06-15 2003-08-05 Agere Systems, Inc. Formation of silicon on insulator (SOI) devices as add-on modules for system on a chip processing
US6592604B2 (en) * 2001-09-28 2003-07-15 Ethicon, Inc. Vessel harvesting retractor with dissection element
US6656176B2 (en) * 2001-09-28 2003-12-02 Ethicon, Inc. Vessel harvesting retractor with integral electrosurgical clamping elements
US6592582B2 (en) * 2001-09-28 2003-07-15 Ethicon, Inc. Vessel harvesting retractor with electrosurgical plunger
US6527771B1 (en) * 2001-09-28 2003-03-04 Ethicon, Inc. Surgical device for endoscopic vein harvesting
US6740102B2 (en) * 2001-09-28 2004-05-25 Ethicon, Inc. Vessel harvesting retractor with bilateral electrosurgical ligation
US6592482B2 (en) * 2001-10-22 2003-07-15 The Gates Corporation Tensioner
JP4325139B2 (ja) * 2001-11-07 2009-09-02 株式会社Ｓｕｍｃｏ 半導体基板の製造方法及び電界効果型トランジスタの製造方法
EP1323382B1 (en) * 2001-12-27 2009-02-25 Olympus Corporation Sheath with devices for endoscopic blood vessel harvesting
US6784101B1 (en) * 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US6709224B2 (en) * 2002-06-12 2004-03-23 Rockland, Inc. Implement coupling assembly

Also Published As

Publication number Publication date
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