CN103367392A - 绝缘体上半导体结构及其制造方法 - Google Patents
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Abstract
本发明的一个方面，提供一种绝缘体上半导体结构，包括：衬底(100)；晶体介质层(101)，其形成于所述衬底上；晶体器件层(102)，其形成于所述晶体介质层(101)上。相应地，本发明还提供了一种绝缘体上半导体的制造方法，该方法包括以下步骤：提供衬底(100)；在所述衬底(100)上形成晶体介质层(101)；在所述晶体介质层(101)上形成晶体器件层(102)。本发明使用体衬底或者SOI衬底作为基底，之后形成晶体介质层和晶体器件层，节约了材料，降低了成本；且本发明中的晶体介质层直接形成于衬底表面，可以减小晶体介质层的缺陷，提高SOI的质量。
Description
技术领域
本发明涉及半导体材料基集成电路制造领域，尤其涉及一种绝缘体上半导体(semiconductor on insulator，SOI)结构及其制造方法。
背景技术
SOI衬底在结构上一般包括器件层、介质层和衬底。介质层位于器件层和衬底之间。SOI的结构可以使位于器件层上的器件和衬底完全隔离，从本质上减小结电容和漏电流，提高开关速度，降低功耗，实现高速、低功耗运行。
目前制备SOI技术主要有键合技术(Bonded wafer technique)和智能剥离法(Smart cut technique)。
图7A～7D，为键合技术的示意图。如图7A所示，首先将两片硅晶片300的上表面分别氧化，形成SiO2介质层301；其次，将两片硅晶片300隔着介质层301键合，如图7B所示，并通过热处理提高键合强度；之后，将结合晶片减薄到所需要的厚度，如图7C所示；最后经过退火、抛光而形成SOI，成品如图7D所示。
采用键合技术制造SOI，用两片硅晶片仅可得到一片SOI晶片，键合后，还要对上层器件层进行减薄，造成了材料的浪费，成本较高。而且在将两片硅晶片通过氧化层进行键合的时候，很难保证接触面平整无缺陷，因此成品SOI质量难以控制。
智能剥离法又叫简易切离法，图8A～8D为该方法示意图。如图8A所示，首先将两片硅晶片300的上表面分别氧化，形成SiO2氧化层301，对其中一片硅晶片注入氢离子穿过氧化层301，于该晶片内部形成离子注入层302，氧化层301与离子注入层302不直接接触；其次，将两片硅晶片300通过氧化膜301键合，如图8B所示；之后，进行热处理，以离子注入层302为剥离面，将结合晶片剥离，如图8C所示；最后，经过退火、抛光而形成SOI，成品如图8D所示。
本方法中，氢离子注入深度决定了SOI层的厚度，而离子注入深度由离子注入装置的加速电压决定。为了形成具有一定厚度的SOI晶片，离子注入电压需要达到一定幅度。而高加速电压的装置，又难以得到大电流，为了得到预定的注入量需要花费大量时间。因此，导致成本变高，导致本方法在量产方面未达到实用化。且在将两片硅晶片通过氧化层进行键合的时候，很难保证接触面平整无缺陷，因此成品SOI质量难以控制。
发明内容
本发明的目的是提供一种绝缘体上半导体结构及其制造方法，其至少部分克服上述缺陷。
根据本发明的一个方面，提供一种绝缘体上半导体结构，包括：衬底100；晶体介质层101，其形成于所述衬底100上；晶体器件层102，其形成于所述晶体介质层101上。
根据本发明的另一个方面，还提供了一种绝缘体上半导体的制造方法，该方法包括以下步骤：提供衬底100；在所述衬底100上形成晶体介质层101；在所述晶体介质层101上形成晶体器件层102。
与现有技术相比，本发明具有以下优点：
仅使用单个晶片作为衬底，之后在该衬底上形成晶体介质层和晶体器件层，避免了使用两片晶片分别氧化，再进行键合，节约了材料，降低了大规模生产SOI的成本。由于本发明的SOI结构中的晶体介质层是直接形成于晶体衬底表面，并且晶体介质层的晶格常数接近晶体衬底的晶格常数，因此可以减少缺陷，提高SOI的质量。
另外，通过调节晶体介质层的晶格常数，或者通过包含多层晶体介质层并对不同层进行配置，可以将应力引入实际的器件衬底。并且可以针对不同的器件引入不同类型的应力。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为根据本发明的SOI结构制造方法的流程图；
图2A至图2B为根据本发明的一个优选实施例按照图1所示流程制造SOI结构的各个阶段的剖面示意图。
图3A至图3C为根据本发明的另一个优选实施例按照图1所示流程制造SOI结构的各个阶段的剖面示意图。
图4为一种已知的SOI结构的剖面示意图。
图5A至图5B为根据本发明的又一个优选实施例按照图1所示流程制造SOI结构的各个阶段的剖面示意图。
图6A至图6C为根据本发明的一个优选实施例按照图1所示流程制造SOI结构的各个阶段的剖面示意图。
图7A至图7D为现有技术中制造SOI结构的一个具体实施方式的各个阶段的剖面示意图；
图8A至图8D为现有技术中制造SOI结构的另一个具体实施方式的各个阶段的剖面示意图。
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
参考图1和图2A-2B，图1中步骤S101提供一晶片作为衬底。在本实施例中，半导体衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，半导体衬底100可以包括各种掺杂配置，也可以是未掺杂的本征半导体。其他例子的半导体衬底100还可以包括其他基本半导体，例如锗。或者，半导体衬底100可以包括化合物半导体，例如碳化硅、锗化硅、砷化铟或者磷化铟。
在步骤S102中在晶片上形成晶体介质层101。图2A为图1所示步骤S102形成的半导体结构的剖面示意图。晶体介质层101通过在半导体衬底100上生长晶体介质材料形成。晶体介质层101可以包括由外延生长、固态沉积(solid state phase)和/或其他合适工艺的方法形成。所述晶体介质层101的厚度可以大于10nm。晶体介质层101可以由晶格常数与半导体衬底100相似的材料形成，例如，Gd2O3，TrHfO4，Nd2O3或其他相似晶体材料。晶体介质材料的晶格常数可以通过杂质掺杂，晶向控制和/或其他合适的方式进行调整。调整后的晶体介质材料的晶格常数可以大于或者小于半导体衬底100的晶格常数，以便根据不同的半导体器件类型引入不同的应力。例如，Gd2O3的晶格常数可以被调整为大于或者小于体硅衬底的晶格常数。同一晶片上可以包含具有不同晶格常数的晶体介质材料的区域。
通常，晶体介质层101的不同区域的晶体介质材料的晶格常数可以根据器件类型来调整。N型器件的载流子为电子，因此可以将形成其下的晶体介质层101的晶体介质材料的晶格常数调整为大于半导体衬底100的材料的晶格常数；P型器件的载流子为空穴，因此可以将形成其下的晶体介质层101的晶体介质材料的晶格常数调整为小于半导体衬底100的材料的晶格常数。在不需要通过晶体介质层引入应力的情况下，也可以不调整晶体介质材料的晶格常数。
其他实施例中，上述晶体介质层101也可以为多层结构，其中多层晶体介质层的每层具有不同晶格常数，参考图3A-3B。如图3A所示，在半导体衬底100上形成第一晶体介质层101-1。半导体衬底100的材料选择在本说明书的上述部分已经进行了详细阐释，在此不再赘述。第一晶体介质层101-1可以由包括外延生长、固态沉积和/或其他合适工艺的方法形成。所述第一晶体介质层101-1的厚度可以大于5nm。第一晶体介质层101-1可以由晶格常数与半导体衬底100相似的材料形成，例如，Gd2O3，TrHfO4，Nd2O3或其他相似晶体材料。第一晶体介质材料的晶格常数可以通过杂质掺杂，晶向控制和/或其他合适的方式进行调整。调整后的第一晶体介质材料的晶格常数可以大于或者小于半导体衬底100的晶格常数，以便根据不同的半导体器件类型引入不同的应力。
接下来，在上述第一晶体介质层101-1上形成第二晶体介质层101-2，如图3B所示。第二晶体介质层101-2的材料和形成工艺与第一晶体介质层101-1以及晶体介质层101相同或相似，可以从本说明书的上述部分找到相应说明，在此不再赘述。
在其他实施例中，同一晶片上可以有不同类型的具有不同晶格常数的晶体介质层。从而可以将不同类型的应力引入同一晶片上不同类型的衬底。
在步骤S103中，在晶体介质层101上形成晶体器件层102，如图2B所示。图2B为完成图1中所示的步骤后最终形成的SOI结构的剖面示意图。当晶体介质层为多层结构(图3B)时，就在最上层的晶体介质层之上形成晶体器件层102，如图3C所示，在晶体介质层101-2上形成晶体器件层102。所述晶体器件层102可以包括硅。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，晶体器件层102可以包括各种掺杂配置。其他例子的晶体器件层102还可以包括其他基本半导体，例如锗。或者，晶体器件层102可以包括化合物半导体，例如碳化硅、锗化硅、砷化铟或者磷化铟。
另外，步骤S 101中所述衬底，除了可以为上述提到的体衬底晶片，还可以为一SOI结构的衬底，例如如图4所示。其中，对SOI衬底实施例中各部分的结构组成、材料及形成方法等均可与前述体衬底实施例中描述的相对应。例如，可以参考与图2A和图2B对应的图5A和图5B，以及与图3A到3C对应的图6A到6C。值得注意的是，当采用SOI作为衬底时，其中晶体介质层101的晶格常数与SOI衬底的器件层的晶格常数类似。
与现有技术相比，本发明具有以下优点：
仅使用单个晶片作为衬底，之后在该衬底上形成晶体介质层和晶体器件层，避免了使用两片晶片分别氧化，再进行键合，节约了材料，降低了大规模生产SOI的成本。由于本发明的SOI结构中的晶体介质层是直接形成于衬底表面，可以减少缺陷，提高SOI的质量。
另外，通过调节晶体介质层的晶格常数，或者通过包含多层晶体介质层并对不同层进行配置，可以将应力引入实际的器件衬底。并且可以针对不同的器件引入不同类型的应力。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (25)
1.一种绝缘体上半导体结构，包括：
衬底(100)；
晶体介质层(101)，其形成于所述衬底(100)上；
晶体器件层(102)，其形成于所述晶体介质层(101)上。
2.根据权利要求1所述的绝缘体上半导体结构，其中衬底(100)为体衬底或SOI衬底。
3.根据权利要求2所述的绝缘体上半导体结构，其中体衬底(100)或SOI衬底基底层的材料为：Si、Si Ge、Si C、或InAs。
4.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)为单层结构，厚度大于10nm。
5.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)为多层结构，每层厚度大于5nm。
6.根据权利要求5所述的绝缘体上半导体结构，其中多层晶体介质层的每层具有不同晶格常数。
7.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)的制备包括外延生长法或固态沉积法。
8.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层(101)采用Gd2O3，TrHfO4，或Nd2O3。
9.根据权利要求2所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数与体衬底的晶格常数或者SOI衬底的器件层的晶格常数类似。
10.根据权利要求1或2所述的绝缘体上半导体结构，其中晶体介质层包含具有不同晶格常数的晶体介质材料的区域。
11.根据权利要求10所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数根据器件类型来调整。
12.根据权利要求11所述的绝缘体上半导体结构，其中晶体介质层(101)的晶格常数的调整方法包括掺杂或晶向控制。
13.根据权利要求11所述的绝缘体上半导体结构，其中对于要形成N型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为大于衬底(100)的材料的晶格常数；对于要形成P型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为小于衬底(100)的材料的晶格常数。
14.一种绝缘体上半导体的制造方法，该方法包括以下步骤：
提供衬底(100)；
在所述衬底(100)上形成晶体介质层(101)；
在所述晶体介质层(101)上形成晶体器件层(102)。
15.根据权利要求14所述的方法，其中衬底(100)为体衬底或SOI衬底。
16.根据权利要求14或15所述的方法，其中晶体介质层(101)为单层结构，厚度大于10nm。
17.根据权利要求14或15所述的方法，其中晶体介质层(101)为多层结构，每层厚度大于5nm。
18.根据权利要求17所述的方法，其中多层晶体介质层的每层具有不同晶格常数。
19.根据权利要求14或15所述的方法，其中晶体介质层(101)由外延生长法或固态沉积法制备。
20.根据权利要求14或15所述的方法，其中晶体介质层(101)采用Gd2O3，TrHfO4，或Nd2O3。
21.根据权利要求15所述的方法，其中晶体介质层(101)的晶格常数与体衬底的晶格常数或者SOI衬底的器件层的晶格常数类似。
22.根据权利要求14所述的方法，其中晶体介质层包含具有不同晶格常数的晶体介质材料的区域。
23.根据权利要求22所述的方法，其中晶体介质层(101)的晶格常数根据器件类型来调整。
24.根据权利要求22所述的方法，其中晶体介质层(101)的晶格常数通过掺杂或晶向控制来调整。
25.根据权利要求23所述的方法，其中对于要形成N型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为大于衬底(100)的材料的晶格常数；对于要形成P型器件的区域，将其下的晶体介质层的晶体介质材料的晶格常数调整为小于衬底(100)的材料的晶格常数。
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |