KR20060095699A - 액정표시장치용 어레이 기판의 제조방법 - Google Patents

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KR20060095699A
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엘지.필립스 엘시디 주식회사
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Abstract

본 발명에서는, 총 4마스크 공정을 통해 액정표시장치용 어레이 기판을 제조 할 수 있는 제조 방법을 제공함과 동시에 4 마스크 공정 특성상 소스 및 드레인 전극의 끝단 외측부로 잔사되는 액티브층을 제거함으로써 상기 잔사되는 액티브층에 의한 불규칙적인 얼룩 발생을 원천적으로 제거하여 화상 표시 품질을 향상시키는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
마스크 절감, 어레이 기판, 4마스크, 잔사, 얼룩

Description

액정표시장치용 어레이 기판의 제조방법{Method of fabricating the array substrate for liquid crystal display device}
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 일반적은 액정표시장치의 어레이 기판 내의 하나의 화소부를 박막트랜지스터를 포함하여 절단한 단면도.
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막 트랜지스터를 포함하는 하나의 화소영역에 대한 제조 공정 단면도.
도 4a 내지 도 4m은 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막 트랜지스터를 포함하는 하나의 화소영역에 대한 제조 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
201 : 기판 205 : 게이트 전극
210 : 게이트 절연막 220a : 제 1 액티브층
220b : 오믹콘택층 230 : 소스 전극
235 : 드레인 전극 271a : 제 1 PR패턴
281 : 제 3 PR패턴 P : 화소영역
TrA : 박막 트랜지스터 형성부
본 발명은 액정표시장치에 관한 것이며, 특히 액정표시장치용 어레이 기판의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술 집약적이며, 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
이러한 액정표시장치 중에서도 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
일반적으로, 액정표시장치는 박막트랜지스터 및 화소전극을 형성하는 어레이 기판 제조 공정과 컬러필터 및 공통 전극을 형성하는 컬러필터 기판 제조 공정을 통해 각각 어레이 기판 및 컬러필터 기판을 형성하고, 이들 두 기판 사이에 액정을 개재하는 셀 공정을 거쳐 완성된다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1을 참조하여 설명하면, 도시한 바와 같이, 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 투명한 기판(12)의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막 트랜지스터(T)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한, 상기 어레이 기판과 마주보는 상부의 컬러필터 기판(20)은 투명기판(22)의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막 트랜지스터(T) 등의 비표시영역을 가리도록 각 화소영역(P)을 테두리하는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 구비되어 있다.
그리고, 도면상에 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제(sealant) 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 구비되어 있다.
또한, 어레이 기판의 외측면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
도 2는 전술한 액정표시장치의 어레이 기판 내의 하나의 화소부를 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도면에 나타나지 않았지만, 기판(59) 상에서 다수의 게이트 배선(미도시)과 데이터 배선(미도시)이 교차하여 정의되는 다수의 화소영역(P) 내에는 게이트 전극(60)이 형성되어 있으며, 상기 게이트 전극(60) 상부로 전면에 게이트 절연막(68)이 형성되어 있으며, 그 위에 순차적으로 섬형태의 액티브층(70a)과 오믹콘택층(70b)으로 구성된 반도체층(70)이 형성되어 있다.
상기 오믹 콘택층(70b) 위로는 소스 전극(76)과, 게이트 전극(60)을 중심으로 상기 소스 전극(76)으로부터 소정간격 이격하여 마주 대하고 있는 드레인 전극(78)이 형성되어 있다. 이때, 반도체층(70)을 하나의 마스크 공정을 통해 패터닝하고, 이후 금속층을 형성 후, 또 다른 마스크 공정을 통해 소스 및 드레인 전극(76, 78)을 형성함으로써 상기 소스 및 드레인 전극(76, 78)의 각 끝단부가 상기 반도체층(70)의 에지부를 충분히 가리도록 연장되어 형성되어 있는 것이 특징이다.
또한, 상기 소스 및 드레인 전극(76, 78)과 노출된 액티브층(70a) 위로 전면에 상기 드레인 전극(78)을 노출시키는 드레인 콘택홀(80)을 포함하는 보호층(86)이 형성되어 있으며, 상기 보호층(86) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(80)을 통해 상기 드레인 전극(78)과 접촉하는 화소전극(88)이 형성되어 있다.
이때, 전술한 액정표시장치용 어레이 기판의 배선 및 전극 패턴은 감광성 물질인 포토레지스트를 이용한 사진식각 공정에 의해 이루어진다.
사진식각 공정에서는 금속물질층, 절연물질층 또는 반도체 물질층 상부에 포토레지스트를 도포하는 단계와, 일정패턴을 가지는 마스크를 배치하여 노광하는 단계와, 노광 처리된 포토레지스트층을 현상하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 하여 상기 금속물질층, 절연물질층 또는 반도체 물질층을 식각하여 배선 및 전극, 콘택홀 또는 반도체 패턴을 형성하는 공정을 거치게 된다.
이때, 상기 포토레지스트 물질은 노광된 부분이 현상되는 포지티브형(positive type)과, 노광된 부분이 남는 네가티브형(negative type)으로 나뉠 수 있으며, 통상적으로 어레이 공정에서는 포지티브형 포토레지스트 물질이 이용된다.
상기 사진식각 공정은 마스크 수에 따라 공정수가 결정되기 때문에, 이하 마스크 공정으로 칭하기로 한다.
전술한 단면 구조를 갖는 액정표시장치용 어레이 기판의 제조 공정에 대해 설명하면, 기판(59) 상에 제 1 금속물질을 증착한 후, 제 1 마스크 공정에 의해 게이트 전극(60)과 게이트 배선(미도시)을 형성하고, 다음, 제 1 절연물질, 순수 비정질 실리콘(a-Si), 불순물 비정질 실리콘(n+ a-Si)을 연속적으로 증착한 후, 제 1 절연물질은 게이트 절연막(68)으로 이용하고, 순수 비정질 실리콘층, 불순물 비정질 실리콘층은 제 2 마스크 공정에 의해 게이트 전극(60)을 덮는 위치에 액티브층(70a), 오믹 콘택층(70b)으로 각각 형성하여 반도체층(70)을 구성한다.
다음, 제 2 금속물질을 증착한 후, 제 3 마스크 공정에 의해 데이터 배선(미도시)과 상기 반도체층(70) 상부에서 서로 일정간격 이격되는 소스 및 드레인 전극 (76, 78)을 형성한다. 이 단계에서는, 소스 및 드레인 전극(76, 78)을 마스크로 하여, 이격된 구간의 오믹콘택층(70b)을 제거하고, 그 하부층인 액티브층(70a)을 노출시켜 채널을 형성한다. 상기 게이트 전극(60), 반도체층(70), 소스 및 드레인 전극(76, 78)은 박막트랜지스터를 이룬다.
다음, 제 2 절연물질을 증착한 후, 제 4 마스크 공정에 의해 드레인 전극(78)의 일부를 노출시키는 드레인 콘택홀(80)을 가지는 보호층(86)을 형성한 후, 상기 보호층(86) 위로 투명 도전성 물질을 증착하고, 제 5 마스크 공정에 의해 패터닝함으로써 화소전극(88)을 형성한다.
이와 같이, 기존의 액정표시장치용 어레이 공정에서는 통상 5 마스크 공정에 의해 어레이 기판을 제작하고 있다.
하지만, 마스크 공정에서는 증착, 노광, 현상, 식각 공정별로 장비들이 필요하고, 물리적, 화학적 공정이 반복됨에 따라 공정 비용이 높고, 공정 중 다른 소자에 손상을 줄 확률이 높으므로, 공정 효율이 떨어지는 단점이 있다.
상기 문제점을 해결하기 위해서, 본 발명에서는 마스크 공정을 줄임으로써 비용절감 및 제조 공정을 단순화하는 액정표시장치용 어레이 기판의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이 기판의 제조 방법은 기판 상에 제 1 마스크 공정을 통해 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상부로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부로 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층을 순차적으로 형성하는 단계와; 제 2 마스크 공정을 통해 상기 금속층과 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 패터닝하여 서로 이격하는 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 하부로 오믹콘택층과, 상기 오믹콘택층 하부의 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계와; 상기 제 2 액티브층을 제거하는 단계와; 상기 소스 및 드레인 전극 상부로 제 3 마스크 공정을 통해 상기 드레인 전극 일부를 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 제 4 마스크 공정을 통해 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
이때, 상기 제 2 마스크 공정을 통해 상기 소스 및 드레인 전극과, 그 하부의 오믹콘택층과, 상기 오믹콘택층 하부로 상기 소스 및 드레인 전극을 사이로 노출되는 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계는 회절노광을 실시함으로써 상기 금속층 위로 소스 및 드레인 전극을 형성해야할 영역에는 제 1 두께의 제 1 PR패턴을, 상기 게이트 전극에 대응해서 채널을 형성할 영역에는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 PR패턴을 형성하는 단계와; 상기 제 1 및 제 2 PR패턴 외부로 노출된 금속층과, 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 식각하는 단계와; 상기 제 2 PR패턴을 애싱(ashing)하여 그 하부의 금속층을 노출시키는 단계와; 상기 제 2 PR패턴의 애싱(ashing)으로 노출된 금속층 및 그 하부의 불순물 비정질 실리콘층을 제거하여, 소스 및 드레인 전극과, 그 하부의 오믹콘택층과, 상기 오믹콘택층 하부의 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계를 포함한다.
또한, 상기 제 2 액티브층을 제거하는 단계는 상기 제 1 PR 패턴 위로 기판 전면에 평탄화층을 형성하는 단계와; 상기 평탄화층을 애싱(ashing)하여 상기 제 1 액티브층 상부에 평탄화패턴을 형성하고 그 외의 영역에서는 상기 평탄화층을 제거하는 단계와; 상기 제 1 PR 패턴 및 평탄화패턴이 형성된 기판을 드라이 에칭하는 단계를 포함한다.
이때, 상기 드라이 에칭 후에는 스트립(strip) 공정을 진행하여 상기 제 1, 3 PR패턴을 제거하는 단계를 더욱 포함한다.
또한, 상기 평탄화층 형성 후에는 상기 평탄화층을 소프트 베이크(soft bake) 하는 단계를 더욱 포함한다.
또한, 상기 평탄화층은 PR 또는 오버코트층인 것이 바람직하다.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
<제 1 실시예>
도 3a 내지 도 3i는 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판의 박막 트랜지스터를 포함하는 하나의 화소영역(P)에 대한 제조 공정 단면도이다. 이때, 설명의 편의를 위해 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 3a에 도시한 바와 같이, 투명한 절연 기판(101)상에 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후, 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 식각, 포토레지스트의 스트립(strip) 등의 공정을 포함하는 제 1 마스크 공정을 진행하여 게이트 배선(미도시)을 포함하여 상기 스위칭 영역에 상기 게이트 배선(미도시)에서 돌출 연장된 게이트 전극(105)을 형성한다.
다음, 도 3b에 도시한 바와 같이, 상기 게이트 전극(105)이 형성된 기판(101)의 전면에 절연물질과 비정질 실리콘과 불순물 비정질 실리콘과 금속물질을 연속하여 순차적으로 증착(상기 절연물질이 유기물질인 경우는 도포)하여 기판(101)으로부터 순차적으로 게이트 절연막(110)과, 순수 비정질 실리콘층(113)과, 불순물 비정질 실리콘층(115)과, 제 2 금속층(122)을 적층시킨다.
다음, 도 3c에 도시한 바와 같이, 상기 제 2 금속층(122)의 상부에는 포토레지스트(photoresist: 이하 PR 이라함)를 도포하여 PR층(170)을 형성한다. 이때, 상기 PR층(170)은 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브형(positive type)을 사용하는 것을 예로서 설명한다. 하지만 이와 반대의 특성을 갖는 즉, 빛을 받은 부분이 현상 시 남게되는 네가티브형(negative) PR인 경우도 동 일한 결과를 얻을 수 있다.
다음, 상기 PR층(170)이 형성된 기판(101)의 상부에 빛의 투과영역(TA)과 차단영역(BA) 그리고, 슬릿형태로 구성되어 통과하는 빛량을 조절할 수 있는 반투과 영역(HTA)으로 구성된 마스크(190)를 위치시킨 후, 상기 마스크(190)를 통한 노광을 실시한다. 상기 반투과영역(HTA)이 구비된 마스크(190)를 이용함으로써 PR층(170)에 노광되는 광량을 조절하는 회절노광기법을 적용하여 두께를 달리하는 PR패턴을 형성하기 위함이다. 이때, 상기 마스크(190)를 통해 노광시 빛이 투과되는 정도는 투과영역(TA)에서는 100% 빛이 투과하고, 차단영역(BA)에서는 빛이 전혀 투과하지 못하고 차단되며, 반투과영역(HTA)에서는 슬릿 구조에 따라 0% 내지 100% 사이의 빛이 투과된다.
다음, 상기 반투과영역(HTA)이 상기 게이트 전극(105)과 대응하도록 하여 노광을 실시하고, 이렇게 노광된 PR층(170)을 현상하면, 도 3d에 도시한 바와 같이, 스위칭 영역(TrA)과 도면에 나타나지 않았으나, 데이터 배선(미도시)을 형성해야할 부분에 대응하여 PR패턴((171a, 171b), 미도시)이 형성되며, 그 외의 기판(101) 상 영역에 있어서는 모두 제거되어 하부의 제 2 금속층(122)을 노출시키게 된다. 이때, 스위칭 영역(TrA)에 형성된 PR패턴(171a, 171b)에 있어서도 노광 시 마스크(도 3c의 190) 특성에 의해 두꺼운 두께를 갖는 제 1 PR패턴(171a)과, 상기 제 1 PR패턴(171a)보다 얇은 두께를 갖는 제 2 PR패턴(171b)이 형성되게 된다.
다음, 도 3e에 도시한 바와 같이, 상기 PR패턴(171a, 171b) 외부로 노출된 제 2 금속층(도 3d의 122)을 식각한 후, 하부의 불순물 비정질 실리콘층(도 3d의 115)과 순수 비정질 실리콘층(도 3d의 113)을 순차적으로 식각함으로써, 상기 스위칭 영역(TrA)에 소스/드레인 패턴(123)과 그 하부에 위치하는 불순물 비정질 실리콘 패턴(116)과 순수 비정질 실리콘패턴(114)을 형성한다. 이때, 전술한 공정을 통해 도면에는 나타나지 않았으나, 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시) 또한 형성되며, 하나의 화소영역(P) 내에는 스위칭 영역(TrA)을 제외하고는 상기 제 2 금속층(도 3d의 122)과 불순물 및 순수 비정질 실리콘층(도 3d의 115, 113)이 모두 식각되어 하부의 게이트 절연막(110)을 노출시킨 상태가 된다.
다음, 도 3f에 도시한 바와 같이, 상기 스위칭 영역(TrA)에 캐리어의 이동통로로서 게이트 전극(105)에 대응하는 반도체층 영역으로 정의되는 채널을 형성하기 위한 이전 공정으로, 상기 채널을 형성할 영역 상부에 형성된 얇은 두께를 갖는 제 2 PR패턴(도 3e의 171b)을 제거하기 위한 애싱(ashing)공정을 진행한다. 상기 기판(101) 상에 애싱(ashing) 공정을 진행하게 되면, 상기 게이트 전극(14)에 대응하여 얇은 두께를 가지며 형성된 제 2 PR패턴(도 3e의 171b)이 제거된다. 이때, 상기 애싱(ashing) 공정의 특성상, 얇은 두께를 갖는 제 2 PR패턴(도 3e의 171b)은 물론 두꺼운 두께를 갖는 제 1 PR패턴(171a) 또한 동시에 애싱(ashing)되므로 상기 제 1 PR패턴(171a) 또한 그 두께가 줄어들게 되며, 더욱이 상기 제 1 PR패턴(171a)의 에지 끝단부에 있어서는 그 측면 일부가 제거되어 도시한 바와 같이 소스/드레인 금속패턴(123) 일부를 노출시키게 된다. 따라서, 이러한 애싱(ashing) 진행시의 현상을 이용하여 채널이 형성될 부분에 있어서는 도 3e에서와 같이, 실제적으로 채널이 형성될 부분 즉, 하부의 게이트 전극(105)에 대응하여 소스/드레인 금속패턴(123)이 제거되어야 할 부분에 대하여 실제 제거되어야 하는 부분의 너비(도 3e의 w1)보다도 더 좁은 너비(도 3e의 w2)를 갖도록 제 2 PR패턴(도 3e의 171b)을 형성하며, 채널 형성을 위해 상기 제 2 PR패턴(도 3e의 171b)을 제거하기 위한 애싱(ashing)을 진행시 최종적으로 노출되는 소스/드레인 금속패턴(123)의 너비(w2)가 조절되어 상기 게이트 전극(105)에 비교적 정확히 대응되는 너비(w2)를 갖는 채널을 형성될 수 있는 것이다.
이렇게, 애싱(ashing)을 통해 제 2 PR패턴(도 3e의 171b)을 제거하여 그 하부의 소스/드레인 금속패턴(123)을 노출시킨 후, 도 3g에 도시한 바와 같이, 상기 소스/드레인 금속패턴(도 3f의 123)의 노출된 부분을 식각함으로써 그 하부의 불순불 실리콘 패턴(도 3f의 115)을 노출시킨다. 이때, 상기 부분적으로 식각된 소스/드레인 금속패턴(도 3f의 123)은 서로 이격하는 소스 및 드레인 전극(130, 135)을 형성하게 된다. 이때, 상기 노출된 소스/드레인 금속패턴(도 3f의 123)의 식각 시 채널(ch)을 형성할 부분 이외에 상기 소스/드레인 금속패턴(도 3f의 123)의 양끝부분에 있어서도, 애싱(ashing)에 의해 도 3f에서와 같이 제 1 PR패턴(171a)일부가 제거되었기 때문에 노출되게 되므로 식각 시 제거되어 양끝단부의 불순물 비정질실리콘패턴(미도시)을 노출시키게 된다.
다음, 상기 소스 및 드레인 전극(130, 135) 사이로 노출된 불순물 비정질 실리콘패턴(도 3f의 116)을 드라이 에칭을 실시함으로써 제거하여 하부의 순수 비정질 실리콘 패턴을 노출시켜 채널(ch)을 형성한다. 이때, 상기 드라이 에칭 진행시 상기 소스 및 드레인 전극(130, 135) 양 끝단부에서 외측으로 노출된 불순물 비정질 실리콘 패턴(도 3f의 116) 또한 제거되어 하부의 순수 비정질 실리콘 패턴(120a, 122)을 노출시키게 된다. 이때, 드라이 에칭에 의해 상기 서로 이격하여 구성된 상기 소스 및 드레인 전극(130, 135) 하부의 불순물 비정질 실리콘 패턴(120b)은 오믹콘택층(120b)을 이루며, 상기 오믹콘택층(120b) 하부의 순수 비정질 실리콘 패턴(120a, 121)은 액티브층(120a, 121)을 이루게 된다.
다음, 도 3h에 도시한 바와 같이, 상기 소스 및 드레인 전극(130, 135) 상부에 남아있는 제 1 PR패턴(도 3g의 171a)을 스트립(strip) 공정을 진행하여 제거한 후, 상기 소스 및 드레인 전극(130, 135) 상부로 전면에 무기 또는 유기 절연물질을 증착 또는 도포하여 보호층(140)을 형성하고, 마스크 공정을 진행하여, 상기 드레인 전극(135)을 일부를 노출시키는 드레인 콘택홀(145)을 형성한다.
다음, 도 3i에 도시한 바와 같이, 상기 보호층(140) 위로 투명 도전성물질을 전면에 증착하고, 마스크 공정을 진행하여 이를 패터닝함으로써 상기 드레인 콘택홀(145)을 통해 상기 드레인 전극(135)과 접촉하며 각 화소영역(P)별로 독립된 화소전극(150)을 형성함으로써 액정표시장치용 어레이 기판을 완성한다.
이렇게 본 발명의 제 1 실시예에서는 종래의 5마스크 공정을 통해 제조할 수 있었던, 액정표시장치용 어레이 기판을 4마스크 공정에 의해 제조함으로써 PR의 도포, 마스크를 통한 노광, PR 현상, 식각 등 일련의 공정을 포함하는 하나의 마스크 공정을 생략함으로써 제조 공정을 단순화하며, 이를 통해 제조 비용을 절감시킬 수 있는 액정표시장치용 어레이 기판의 제조 방법을 제공하고 있다.
<제 2 실시예>
본 발명의 제 2 실시예에서는 4마스크 공정을 통해 액정표시장치용 어레이 기판을 제조 할 수 있는 제조 방법을 제공함과 동시에 화상 표시 품질을 상기 제 1 실시예에 의한 액정표시장치용 어레이 기판 대비 더욱 향상시킬 수 있는 제조 방법을 제공한다.
전술한 제 1 실시예에 의한 액정표시장치용 어레이 기판의 제조에 있어서, 하나의 마스크 공정을 줄이기 위해 순수 비정질 실리콘과 불순물 비정질 실리콘층과 제 2 금속층을 순차적으로 적층하고, PR을 도포한 후, 회절노광을 통해, 소스 및 드레인 전극과, 액티브층과 오믹콘택층으로 구성된 반도체층을 하나의 마스크 공정에 의해 형성함으로써 원치 않는 구조, 즉, 상기 소스 및 드레인 전극 양끝단의 외측으로 연장하여 상기 소스 및 드레인 전극 외부로 노출되는 채널을 형성하는 액티브층 이외의 액티브층을 노출시키는 구조를 형성함으로써, 상기 소스 및 드레인 전극의 끝단 외부로 노출된 액티브층이 이러한 구조를 갖는 어레이 기판을 이용하여 완성된 액정표시장치의 구동시 하부에 구비된 백라이트 등으로부터 입사된 빛, 또는 외부로부터 들어온 빛에 의해 여기(excite)되어 박막트랜지스터의 스위칭 또는 데이터 배선에 영향을 미쳐 화면상에 얼룩을 유발시키는 문제가 발생하게 된다.
따라서, 본 발명의 제 2 실시예에 있어서는 이러한 제 1 실시예에 따른 노출된 액티브층에 의한 얼룩 발생등의 문제를 유발시키지 않으며, 4마스크 공정에 의한 액정표시장치용 어레이 기판의 제조 방법을 제안한다.
이하 도면을 참조하여 그 제조 방법에 대해 상세히 설명한다.
도 4a 내지 도 4k는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 박막 트랜지스터를 포함하는 하나의 화소영역(P)에 대한 제조 공정 단면도이다. 이때, 설명의 편의를 위해 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연 기판(201)상에 금속물질을 증착하여 제 1 금속층(미도시)을 형성한 후, 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 식각, 포토레지스트의 스트립(strip) 등의 공정을 포함하는 제 1 마스크 공정을 진행하여 게이트 배선(미도시)을 포함하여 상기 스위칭 영역에 상기 게이트 배선(미도시)에서 돌출 연장된 게이트 전극(205)을 형성한다. 이때, 상기 제 1 금속층(미도시)을 서로 다른 금속물질을 연속 증착하여 이중층 이상으로 형성함으로써, 이중충 또는 삼중층 구조의 게이트 배선(미도시) 및 게이트 전극을 형성할 수도 있다. 도면에서는 편의상 단일층으로 형성된 것으로 도시하였다.
다음, 도 4b에 도시한 바와 같이, 상기 게이트 전극(205)이 형성된 기판(201)의 전면에 절연물질과 비정질 실리콘과 불순물 비정질 실리콘과 금속물질을 연속하여 순차적으로 증착(상기 절연물질이 유기물질인 경우는 도포)하여 기판(201)으로부터 순차적으로 게이트 절연막(210)과, 순수 비정질 실리콘층(213)과, 불순물 비정질 실리콘층(215)과, 제 2 금속층(222)을 적층시킨다.
다음, 도 4c에 도시한 바와 같이, 상기 제 2 금속층(222)의 상부에는 PR을 도포하여 PR층(270)을 형성한다. 이때, 상기 PR층(270)은 빛을 받은 부분이 현상 시 제거되는 특성을 갖는 포지티브형(positive type)을 사용하는 것을 예로서 설명한다. 하지만 이와 반대의 특성을 갖는 즉, 빛을 받은 부분이 현상 시 남게되는 네가티브형(negative) PR인 경우도 동일한 결과를 얻을 수 있다.
다음, 상기 PR층(270)이 형성된 기판(201)의 상부에 빛의 투과영역(TA)과 차단영역(BA) 그리고, 슬릿형태로 구성되어 통과하는 빛량을 조절할 수 있는 반투과 영역(HTA)으로 구성된 마스크(290)를 위치시킨 후, 상기 마스크(290)를 통한 노광을 실시한다. 상기 반투과영역(HTA)이 구비된 마스크(290)를 이용함으로써 상기 PR층(270)에 노광되는 광량을 조절하는 회절노광기법을 적용하여 두께를 달리하는 PR패턴을 형성하기 위함이다. 이때, 상기 마스크(290)를 통해 노광시 빛이 투과되는 정도는 투과영역(TA)에서는 100% 빛이 투과하고, 차단영역(BA)에서는 빛이 전혀 투과하지 못하고 차단되며, 반투과영역(HTA)에서는 슬릿 구조에 따라 0% 내지 100% 사이의 빛이 투과된다.
다음, 상기 반투과영역(HTA)이 상기 게이트 전극(205)과 대응하도록 하여 노광을 실시하고, 이렇게 노광된 PR층(270)을 현상하면, 도 4d에 도시한 바와 같이, 스위칭 영역(TrA)과 도면에 나타나지 않았으나, 데이터 배선(미도시)을 형성해야 할 부분에 대응하여 PR패턴((271a, 271b), 미도시)이 형성되며, 그 외의 기판(201) 상 영역에 있어서는 모두 제거되어 하부의 제 2 금속층(222)을 노출시키게 된다. 이때, 스위칭 영역(TrA)에 형성된 PR패턴(271a, 271b)에 있어서도 노광 시 마스크(도 2c의 290) 특성에 의해 두꺼운 두께를 갖는 제 1 PR패턴(271a)과, 상기 제 1 PR 패턴(271a)보다 얇은 두께를 갖는 제 2 PR패턴(271b)이 형성되게 된다.
다음, 도 4e에 도시한 바와 같이, 상기 PR패턴(271a, 271b) 외부로 노출된 제 2 금속층(도 4d의 222)을 식각한 후, 하부의 불순물 비정질 실리콘층(도 4d의 215)과 순수 비정질 실리콘층(도 4d의 213)을 순차적으로 식각함으로써, 상기 스위칭 영역(TrA)에 소스/드레인 패턴(223)과 그 하부에 위치하는 불순물 비정질 실리콘 패턴(216)과 순수 비정질 실리콘패턴(214)을 형성한다. 이때, 전술한 공정을 통해 도면에는 나타나지 않았으나, 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시) 또한 형성되며, 하나의 화소영역(P) 내에는 스위칭 영역(TrA)을 제외하고는 상기 제 2 금속층(도 4d의 222)과 불순물 및 순수 비정질 실리콘층(도 4d의 215, 213)이 모두 식각되어 하부의 게이트 절연막(210)을 노출시킨 상태가 된다.
다음, 도 4f에 도시한 바와 같이, 상기 스위칭 영역(TrA)에 캐리어의 이동통로로서 게이트 전극(205)에 대응하는 반도체층 영역으로 정의되는 채널을 형성하기 위한 이전 공정으로, 상기 채널을 형성할 영역 상부에 형성된 얇은 두께를 갖는 제 2 PR패턴(도 4e의 271b)을 제거하기 위한 애싱(ashing)공정을 진행한다. 상기 기판(201) 상에 애싱(ashing) 공정을 진행하게 되면, 상기 게이트 전극(205)에 대응하여 얇은 두께를 가지며 형성된 제 2 PR패턴(도 4e의 271b)이 제거된다. 이때, 상기 애싱(ashing) 공정의 등방성 특성 즉, 기판전면에 걸쳐 동일한 비율로 애싱(ashing)이 진행되는 것에 의해 , 얇은 두께를 갖는 제 2 PR패턴(도 4e의 271b)은 물론 두꺼운 두께를 갖는 제 1 PR패턴(271a) 또한 동시에 애싱(ashing)되므로 상기 제 1 PR패턴(271a) 또는 그 두께가 줄어들게 되며, 더욱이 상기 제 1 PR패턴(271a)의 에지 끝단부에 있어서는 그 측면 일부가 제거되어 도시한 바와 같이 소스/드레인 금속패턴(223) 일부를 노출시키게 된다. 따라서, 이러한 애싱(ashing) 진행시의 현상을 이용하여 채널이 형성될 부분에 있어서는 도 4e에서와 같이, 실제적으로 채널이 형성될 부분 즉, 하부의 게이트 전극(205)에 대응하여 소스/드레인 금속패턴(223)이 제거되어야 할 부분에 대하여 실제 제거되어야 하는 부분의 너비(도 4e의 w1)보다도 더 좁은 너비(도 4e의 w2)를 갖도록 제 2 PR패턴(도 4e의 271b)을 형성하며, 채널 형성을 위해 상기 제 2 PR패턴(도 4e의 271b)을 제거하기 위한 애싱(ashing)을 진행시 최종적으로 노출되는 소스/드레인 금속패턴(223)의 너비(w2)가 조절되어 상기 게이트 전극(205)에 비교적 정확히 대응되는 너비(w1)를 갖는 채널을 형성될 수 있는 것이다.
이렇게, 애싱(ashing)을 통해 제 2 PR패턴(도 4e의 271b)을 제거하여 그 하부의 소스/드레인 금속패턴(223)을 노출시킨 후, 도 4g에 도시한 바와 같이, 상기 소스/드레인 금속패턴(도 4f의 223)의 노출된 부분을 식각함으로써 그 하부의 불순물 실리콘 패턴(도 4f의 216)을 노출시킨다. 이때, 상기 부분적으로 식각된 소스/드레인 금속패턴(도 4f의 223)은 서로 이격하는 소스 및 드레인 전극(230, 235)을 형성하게 된다. 이때, 상기 노출된 소스/드레인 금속패턴(도 4f의 223)의 식각 시 채널(ch)을 형성할 부분 이외에 상기 소스/드레인 금속패턴(도 4f의 223)의 양끝부분에 있어서도, 애싱(ashing)에 의해 도 4f에서와 같이 제 1 PR패턴(271a)일부가 제거되었기 때문에 노출되게 되므로 식각 시 제거되어 양끝단부의 불순물 비정질실 리콘패턴(미도시)을 노출시키게 된다.
다음, 상기 소스 및 드레인 전극(230, 235) 사이로 노출된 불순물 비정질 실리콘패턴(도 4f의 216)을 드라이 에칭을 실시함으로써 제거하여 하부의 순수 비정질 실리콘 패턴을 노출시켜 채널(ch)을 형성한다. 이때, 상기 드라이 에칭 진행시 상기 소스 및 드레인 전극(230, 235) 양 끝단부에서 외측으로 노출된 불순물 비정질 실리콘 패턴(도 4f의 216) 또한 제거되어 하부의 순수 비정질 실리콘 패턴(220a, 221)을 노출시키게 된다. 이때, 드라이 에칭에 의해 상기 서로 이격하여 구성된 상기 소스 및 드레인 전극(230, 235) 하부의 불순물 비정질 실리콘 패턴(220b)은 오믹콘택층(220b)을 이루며, 상기 오믹콘택층(220b) 하부의 순수 비정질 실리콘 패턴(220a, 221)은 각각 제 1, 2 액티브층(220a, 221)을 이루게 된다.
다음, 도 4h에 도시한 바와 같이, 상기 소스 및 드레인 전극(230, 235) 상부에 제 1 PR패턴(271a)이 남아있는 상태에서 전면에 PR을 도포하고 소정의 온도에서 소프트 베이크(soft bake)시킴으로써 제 3 PR층(280)을 형성한다. 이때, 상기 전면에 도포되는 PR은 상기 소스 및 드레인 전극(230, 235)과 그 상부에 남아있는 아직 제거되지 않은 제 1 PR패턴(271a)에 의해 상기 소스 및 드레인 전극(230, 235) 사이의 채널 형성부(ch)로 마치 홀을 채우 듯 PR이 도포됨으로써 상기 높은 단차를 갖는 상기 소스 및 드레인 전극(230, 235)과 그 상부의 제 2 PR패턴(271a)으로부터 흘러내림으로써 화소(P)내의 다른 영역보다 두껍게 PR층(280)이 형성되게 된다. 이때, 상기 PR 대신에 상기 PR과 유사하게 감광성 성질을 갖는 유기절연물질로서 오버코트층을 형성하여도 동일한 결과를 얻을 수 있다.
다음, 도 4i에 도시한 바와 같이, 상기 제 3 PR층(도 4h의 280)에 대해 애싱(ashing)을 실시하게 되면, 기판(201) 전면에 형성된 상기 제 3 PR층(도 4h의 280)이 서서히 식각되어 그 두께 줄어들게 되며, 그 두께차이에 의해 최종적으로는 상기 소스 및 드레인 전극(230, 235) 사이의 제 1 액티브층(220a) 상부 즉 채널 영역(ch)에만 소정 두께를 갖는 제 3 RR패턴(281)이 남게된다. 이때, 상기 소스 및 드레인 전극(230, 235) 상부에는 제 1 PR패턴(271a)이 여전히 남아있는 상태가 된다. 하지만, 상기 소스 및 드레인 전극(230, 235)의 일끝단부 외부로 노출된 제 2 액티브층(221) 상부에는 상기 제 3 PR층(도 4h의 280)이 두껍게 형성되지 않았으므로 애싱(ashing) 진행시 상기 제 3 PR층(도 4h의 280)이 모두 식각되어 상기 제 2 액티브층(221)을 노출시키게 된다.
다음, 도 4j에 도시한 바와 같이, 상기 소스 및 드레인 전극(230, 235) 외부로 노출된 제 2 액티브층(도 4i의 221)을 드라이 에칭을 진행하여 식각함으로써 제거한다. 이때, 상기 소스 및 드레인 전극(230, 235) 사이의 제 1 액티브층(220a)은 그 상부에 제 3 PR패턴(281)이 형성되어 있는 바, 상기 드라이 에칭에 의해 영향 받지 않는 것이 본 발명의 특징적인 것이 된다.
다음, 도 4k에 도시한 바와 같이, 상기 소스 및 드레인 전극(230, 235) 외부로 노출된 제 2 액티브층(도 4i의 221)을 식각 제거한 후, 상기 소스 및 드레인 전극(230, 235) 상에 남아있는 제 1 PR패턴(271a) 및 상기 채널 영역의 제 1 액티브층(220a) 상부에 남아있는 제 3 PR패턴(도 4j의 281 )을 스트립(strip) 공정을 진행하여 제거한다. 이때, 전술한 도 4b부터 도 4k의까지의 진행이 제 2 마스크 공정 이 된다.
이후, 도 4l에 도시한 바와 같이, 상기 소스 및 드레인 전극(230, 235) 상부로 전면에 무기 또는 유기 절연물질을 증착 또는 도포하여 보호층(240)을 형성하고, 제 3 마스크 공정을 진행하여, 상기 드레인 전극(235)을 일부를 노출시키는 드레인 콘택홀(245)을 형성한다.
다음, 도 4m에 도시한 바와 같이, 상기 보호층(240) 위로 투명 도전성물질을 전면에 증착하고, 제 4 마스크 공정을 진행하여 이를 패터닝함으로써 상기 드레인 콘택홀(245)을 통해 상기 드레인 전극(235)과 접촉하며 각 화소영역(P)별로 독립된 화소전극(250)을 형성함으로써 액정표시장치용 어레이 기판을 완성한다.
전술한 바와 같이, 본 발명의 제 2 실시예에서는 하나의 마스크 공정을 줄이고자, (제 1)액티브층과 오믹콘택층을 포함하는 반도체층과 소스 및 드레인 전극을 형성하게 되는 금속층을 동시에 하나의 마스크 공정을 통해 형성함으로써 부가적으로 형성된 상기 소스 및 드레인 전극 끝단 외부 노출되는 (제 2)액티브층을 마스크 공정 추가없이 상부의 소스 및 드레인 전극 끝단부에 일치하도록 제거함으로써 이를 구성요소로 완성된 액정표시장치의 구동 시 백라이트 또는 외부로부터 공급되는 빛에 의해 상기 소스 및 드레인 전극의 끝단 외부로 노출되는 (제 2)액티브층이 여기(excite)됨으로써 불규칙한 얼룩을 발생시키는 화질 저하의 가능성을 제거하였다.
이와 같이, 본 발명에 따른 4 마스크의 액정표시장치용 어레이 기판 제조방법에 의해 공정에 사용되는 마스크 수를 줄임으로써, 공정 효율을 높일 있고, 공정 단순화로 인하여 액정표시장치용 어레이 기판의 제조 비용을 절감하는 효과가 있다.
또한, 4마스크 공정 특성 상 반도체층과 그 상부의 금속층을 하나의 마스크 공정을 통해 채널과 소스 및 드레인 전극을 형성함으로서 잔사되어 발생하는 상기 소스 및 드레인 전극 끝단 외측부의 노출된 액티브층을 제거함으로써 이를 통한 화질불량을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 기판 상에 제 1 마스크 공정을 통해 게이트 전극을 형성하는 단계와;
    상기 게이트 전극 상부로 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상부로 순수 비정질 실리콘층과, 불순물 비정질 실리콘층과, 금속층을 순차적으로 형성하는 단계와;
    제 2 마스크 공정을 통해 상기 금속층과 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 패터닝하여 서로 이격하는 소스 및 드레인 전극과, 상기 소스 및 드레인 전극 하부로 오믹콘택층과, 상기 오믹콘택층 하부의 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계와;
    상기 제 2 액티브층을 제거하는 단계와;
    상기 소스 및 드레인 전극 상부로 제 3 마스크 공정을 통해 상기 드레인 전극 일부를 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 제 4 마스크 공정을 통해 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 마스크 공정을 통해 상기 소스 및 드레인 전극과, 그 하부의 오믹 콘택층과, 상기 오믹콘택층 하부로 상기 소스 및 드레인 전극을 사이로 노출되는 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계는
    회절노광을 실시함으로써 상기 금속층 위로 소스 및 드레인 전극을 형성해야할 영역에는 제 1 두께의 제 1 PR패턴을, 상기 게이트 전극에 대응해서 채널을 형성할 영역에는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 PR패턴을 형성하는 단계와;
    상기 제 1 및 제 2 PR패턴 외부로 노출된 금속층과, 그 하부의 불순물 비정질 실리콘층과 순수 비정질 실리콘층을 식각하는 단계와;
    상기 제 2 PR패턴을 애싱(ashing)하여 그 하부의 금속층을 노출시키는 단계와;
    상기 제 2 PR패턴의 애싱(ashing)으로 노출된 금속층 및 그 하부의 불순물 비정질 실리콘층을 제거하여, 소스 및 드레인 전극과, 그 하부의 오믹콘택층과, 상기 오믹콘택층 하부의 제 1 액티브층과, 상기 소스 및 드레인 전극 끝단 외측으로 노출되는 제 2 액티브층을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 2 액티브층을 제거하는 단계는
    상기 제 1 PR 패턴 위로 기판 전면에 평탄화층을 형성하는 단계와;
    상기 평탄화층을 애싱(ashing)하여 상기 제 1 액티브층 상부에 평탄화패턴을 형성하고 그 외의 영역에서는 상기 평탄화층을 제거하는 단계와;
    상기 제 1 PR 패턴 및 평탄화패턴이 형성된 기판을 드라이 에칭하는 단계
    를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 드라이 에칭 후에는 스트립(strip) 공정을 진행하여 상기 제 1, 3 PR패턴을 제거하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  5. 제 3 항에 있어서,
    상기 평탄화층 형성 후에는 상기 평탄화층을 소프트 베이크(soft bake) 하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
  6. 제 3 항에 있어서,
    상기 평탄화층은 PR 또는 오버코트층인 액정표시장치용 어레이 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101291896B1 (ko) * 2011-12-29 2013-07-31 하이디스 테크놀로지 주식회사 표시장치용 박막트랜지스터 제조방법

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