KR20060094234A - 데이터 출력 장치 - Google Patents

Abstract

본 발명은 데이터 출력 구동장치를 제어하는 제어회로를 데이터 출력 제어회로와 동일한 회로로 구성하여 정확한 타이밍 규격(timing spec.)을 만족하는 기술을 개시한다. 이를 위해 리드된 데이터를 구동하여 출력하는 데이터 출력 구동부와, 데이터의 출력 동작을 외부 클럭에 동기시키는 데이터 출력 제어부와, 데이터 출력 구동부의 동작을 제어하는 데이터 출력 구동 제어부를 포함하되, 데이터 출력 제어부로부터 출력되는 신호와 데이터 출력 구동 제어부로부터 출력되는 신호의 타이밍을 맞추기 위해 데이터 출력 제어부의 출력 타이밍과 데이터 출력 구동 제어부의 출력 타이밍을 동일하게 구성하는 것을 특징으로 한다.

Description

데이터 출력 장치{Data output device}

도 1은 본 발명에 따른 데이터 출력 장치를 나타낸 블록도이다.

도 2는 도 1에 도시된 데이터 출력 인에이블부(2)를 나타낸 상세 회로도이다.

도 3은 도 1에 도시된 데이터 출력 제어부(4)를 나타낸 상세 회로도이다.

도 4는 도 1에 도시된 데이터 출력 구동 인에이블부(6)를 나타낸 상세 회로도이다.

도 5는 도 1에 도시된 데이터 출력 구동 제어부(8)를 나타낸 상세 회로도이다.

도 6은 도 1에 도시된 데이터 출력 장치의 동작을 나타낸 타이밍도이다.

본 발명은 동기 반도체 메모리 장치의 데이터 출력 장치에 관한 것으로, 보다 상세하게는 데이터 출력 구동장치를 제어하는 제어회로를 데이터 출력 제어회로와 동일한 회로로 구성하여 정확한 타이밍 규격(timing spec.)을 만족하는 기술이다.

일반적으로 동기 반도체 메모리 장치의 데이터 출력 구동 장치에서 데이터 출력 오프 신호(data ouput off signal) doffx는 리드(read) 시 출력 구동부(data output driver)를 온 시키고 라이트(write) 시에 오프 시키는 역할을 한다.

종래의 데이터 출력 오프 신호 doffx는 출력 데이터 DQ 출력 시 제어되는 클럭 신호들을 구성하는 회로와는 동일하지 않은 회로 구성으로 부정확한 타이밍을 나타낸다.

이때, 저주파수(low frequency) 영역에서는 크게 문제가 발생하지 않지만 고주파수(high frequency) 영역에서는 정확한 타이밍 규격을 만족할 수 없는 문제점이 있다.

상기 문제점을 해결하기 위한 본 발명의 목적은 데이터 출력 오프 신호 발생 회로를 데이터 출력 제어회로와 동일한 타이밍 조건으로 구성하여 정확한 타이밍 규격을 만족하는 것이다.

상기 목적을 달성하기 위한 본 발명의 데이터 출력 장치는 리드된 데이터를 구동하여 출력하는 데이터 출력 구동부; 상기 데이터의 출력 동작을 외부 클럭에 동기시키는 데이터 출력 제어부; 및 상기 데이터 출력 구동부의 동작을 제어하는 데이터 출력 구동 제어부;를 포함하되, 상기 데이터 출력 제어부로부터 출력되는 신호와 상기 데이터 출력 구동 제어부로부터 출력되는 신호의 타이밍을 맞추기 위해 상기 데이터 출력 제어부의 출력 타이밍과 상기 데이터 출력 구동 제어부의 출 력 타이밍을 동일하게 구성하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 각 도면에 대하여, 동일한 참조번호 및 참조부호는 동일한 구성을 나타낸다.

도 1은 본 발명에 따른 데이터 출력 장치를 나타낸 블록도이다.

데이터 출력 장치는 데이터 출력 인에이블부(2), 데이터 출력 제어부(4), 데이터 출력 구동 인에이블부(6), 데이터 출력 구동 제어부(8), 및 데이터 출력 구동부(10)를 포함한다.

도 2는 도 1에 도시된 데이터 출력 인에이블부(2)를 나타낸 상세 회로도이다.

데이터 출력 인에이블부(2)는 전송게이트들 TG1~TG5 및 인버터들 IV1, IV2를 포함한다.

전송게이트들 TG1~TG5는 클럭신호 cl2z, cl2d, cl3z, cl3d, cl45z, cl45, cl67z, cl67, cl89z, cl89에 의해 각각 제어되어 출력 인에이블 신호들 oe10dll, oe20dll, oe30dll, oe50dll, oe70dll를 각각 선택적으로 전송한다.

인버터들 IV1, IV2는 전송게이트들 TG1~TG5에 의해 선택적으로 전송된 신호를 순차 반전하여 라이징 출력 인에이블 신호 routen를 발생한다.

도 3은 도 1에 도시된 데이터 출력 제어부(4)를 나타낸 상세 회로도이다.

데이터 출력 제어부(4)는 전송게이트 TG6, NMOS 트랜지스터 NT1, 래치부 (12), 낸드게이트 ND1, ND2, 지연부(14), 및 인버터들 IV3~IV7을 포함한다. 여기서, 래치부(12)는 두개의 인버터들 IV8, IV9를 포함하는 반전 래치 형태를 갖는다.

전송게이트 TG6은 라이징 클럭 신호 rclkdll가 인버터 IV3에 의해 반전된 신호 및 인버터 IV3으로부터 출력된 신호가 인버터 IV4에 의해 반전된 신호에 의해 제어되어 라이징 출력 인에이블 신호 routen를 선택적으로 전송한다.

NMOS 트랜지스터 NT1은 파워업 신호 pwrupz에 의해 제어되어 래치부(12)의 입력단자 ro를 접지전압으로 프리차지 한다.

래치부(12)는 전송게이트 TG6을 통해 전송된 신호 ro를 래치하고, 인버터 IV5는 래치부(12)에 래치된 신호를 반전한다.

낸드게이트 ND1는 라이징 클럭 신호 rclkdll 및 인버터 IV5로부터 출력된 신호 routend를 부정 논리 곱하고, 인버터 IV6은 낸드게이트 ND1로부터 출력된 신호를 반전한다.

낸드게이트 ND2는 인버터 IV6으로부터 출력된 신호 및 인버터 IV6로부터 출력된 신호가 지연부(14)에 의해 일정시간 지연된 신호를 부정 논리 곱하여 펄스 신호를 발생시키고, 인버터 IV7은 낸드게이트 ND2로부터 출력된 신호를 반전하여 데이터 출력 라이징 클럭신호 rclkdo를 발생한다.

도 4는 도 1에 도시된 데이터 출력 구동 인에이블부(6)를 나타낸 상세 회로도이다.

데이터 출력 구동 인에이블부(6)는 전송게이트들 TG7~TG16, 인버터들 IV10~IV12, 낸드게이트들 ND3~ND5, 및 디플립플롭(D-flipflop)(16)을 포함한다.

전송게이트들 TG7~TG11은 클럭신호 cl2z, cl2d, cl3z, cl3d, cl45z, cl45, cl67z, cl67, cl89z, cl89에 의해 각각 제어되어 출력 인에이블 신호들 oe00i, oe10dll, oe20dll, oe40dll, oe60dll를 각각 선택적으로 전송하고, 인버터 IV10은 전송게이트들 TG7~TG11을 통해 선택적으로 전송된 신호를 반전한다.

전송게이트들 TG12~TG17은 클럭신호 cl2z, cl2d, cl3z, cl3d, cl45z, cl45, cl67z, cl67, cl89z, cl89에 의해 각각 제어되어 출력 인에이블 신호들 oe20dll, oe30dll, oe40dll, oe60dll, oe80dll를 각각 선택적으로 전송하고, 인버터 IV11은 전송게이트들 TG12~TG17을 통해 선택적으로 전송된 신호를 반전한다.

낸드게이트 ND3은 인버터 IV10 및 인버터 IV11로부터 출력된 신호들을 부정 논리 곱하여 라이징 오프 제어신호 rqsen를 발생한다.

낸드게이트 ND4는 인버터 IV11로부터 출력된 신호 및 라이징 출력 신호 routb를 부정 논리 곱한다.

낸드게이트 ND5는 폴링 클럭 신호 fclkdll 및 전원전압 VDD을 부정 논리 곱하고, 인버터 IV12는 낸드게이트 ND5로부터 출력된 신호를 반전한다.

디플립플롭(16)은 낸드게이트 ND4로부터 출력된 신호가 데이터 입력단자 D에 인가되고, 인버터 IV12로부터 출력된 신호 fck가 클럭 입력단자 C에 인가되고, 출력 인에이블 리셋 신호 oerst가 리셋 단자 R에 인가되어 출력단자 Q에서 폴링 오프 제어신호 fqsen가 출력된다.

도 5는 도 1에 도시된 데이터 출력 구동 제어부(8)를 나타낸 상세 회로도이다.

데이터 출력 구동 제어부(8)는 인버터 IV13~IV20, 전송게이트 TG17, TG18, NMOS 트랜지스터 NT2~NT5, PMOS 트랜지스터 PT1, 낸드게이트 ND6~ND8, 및 래치부(18, 20, 22)를 포함한다. 여기서, 각 래치부(18, 20, 22)는 출력단자가 서로의 입력단자에 접속된 두개의 인버터(IV21, IV22), (IV23, IV24), 및 (IV25, IV26)로 구성된 반전 래치 형태를 갖는다.

전송게이트 TG17은 라이징 클럭 rclk_dll이 인버터 IV13에 의해 반전된 신호 및 인버터 IV13으로부터 출력된 신호가 인버터 IV14에 의해 반전된 신호에 의해 제어되어 라이징 오프 제어신호 rqsen를 선택적으로 전송하고, 전송게이트 TG18은 폴링 클럭 rclk_dll이 인버터 IV15에 의해 반전된 신호 및 인버터 IV15로부터 출력된 신호가 인버터 IV16에 의해 반전된 신호에 의해 제어되어 폴링 오프 제어신호 fqsen를 선택적으로 전송한다.

래치부(18)는 전송게이트 TG17에 의해 선택적으로 전송된 신호 ro를 래치하고, 래치부(20)는 전송게이트 TG18에 의해 선택적으로 전송된 신호 fo를 래치하고, 인버터 IV17은 래치부(18)에 래치된 신호를 반전한다.

NMOS 트랜지스터 NT2는 파워업신호 pwrup가 인버터 IV18에 의해 반전된 신호 pwrupz에 의해 제어되어 래치부(18)의 입력단자를 접지전압으로 프리차지하고, NMOS 트랜지스터 NT3은 파워업신호 pwrup가 인버터 IV18에 의해 반전된 신호 pwrupz에 의해 제어되어 래치부(20)의 입력단자를 접지전압으로 프리차지한다.

낸드게이트 ND6은 인버터 IV17로부터 출력된 신호 및 래치부(20)에 래치된 신호를 부정 논리 곱하고, 인버터 IV19는 낸드게이트 ND6으로부터 출력된 신호를 반전한다.

낸드게이트 ND7은 인버터 IV19로부터 출력된 신호 및 라이징 클럭 rclk_dll을 부정 논리 곱하고, 낸드게이트 ND8은 인버터 IV19로부터 출력된 신호 및 폴링 클럭 fclk_dll을 부정 논리 곱하고, 인버터 IV20은 낸드게이트 ND8로부터 출력된 신호를 반전한다.

PMOS 트랜지스터 PT1은 낸드게이트 ND로부터 출력된 신호에 따라 래치부(22)의 입력단자를 풀업하고, NMOS 트랜지스터 NT4는 인버터 IV20으로부터 출력된 신호에 따라 래치부(22)의 입력단자를 풀다운한다.

래치부(22)는 PMOS 트랜지스터 PT1 및 NMOS 트랜지스터 NT4의 공통드레인의 전위를 래치하여 데이터 출력 오프 신호 doffx를 발생한다.

NMOS 트랜지스터 NT5는 파워업신호 pwrup가 인버터 IV18에 의해 반전된 신호 pwrupz에 의해 제어되어 래치부(22)의 입력단자를 접지전압으로 프리차지한다.

상기와 같이 구성된 본 발명에 따른 데이터 출력 장치의 동작을 도 6에 도시된 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 리드와 라이트 동작을 구분하는 출력 데이터 인에이블 신호 odt_en가 4T cycle 동안 로우 레벨로 디스에이블 되어 리드 모드를 유지한다.

데이터 출력 오프 신호 doffx는 라이트 모드가 시작하는 시점으로부터 0.5 cycle 이전에 하이 레벨로 액티브 되어 데이터 출력 구동부(10)를 오프시킨다.

따라서, 데이터 출력 오프 신호 doffx는 3.5T cycle 동안 로우 레벨로 디스에이블 된다.

여기서, 데이터 출력 오프 신호 doffx가 발생하는 과정을 설명하면 다음과 같다. 여기서는, 클럭 신호 cl89 신호가 인에이블 되는 경우를 예를 들어 설명한다.

먼저, 데이터 출력 인에이블부(2)는 클럭신호 cl89 신호가 인에이블 되면, 라이징 DQS 출력 클럭 rqsdoqter을 인에이블 시키는 라이징 출력 인에이블 신호 routen으로 2T cycle 펄스 폭을 갖는 출력 인에이블 신호 oe70_dll을 출력한다.

이때, 데이터 출력 구동 인에이블부(6)는 출력 인에이블 신호 oe70_dll 보다 한 주기 앞선 출력 인에이블 신호 oe60_dll과 한 주기 뒤진 출력 인에이블 신호 Oe80_dll를 조합하여 4T cycle 펄스 폭을 갖는 라이징 오프 제어신호 rqsen, 라이징 출력 신호 routb(oe70_dll) 및 oe60_dll을 조합하여 fck에 동기시킨 3T cycle 펄스 폭을 갖는 폴링 오프 제어신호 fqsen을 출력한다.

데이터 출력 제어부(4)는 2T cycle 펄스 폭을 갖는 라이징 출력 인에이블 신호 routen의 액티브 기간 동안 라이징 데이터 출력 클럭 rclkdo을 출력하여 2 클럭의 라이징 DQS 출력 신호 rclkdoqter를 발생시킨다.

동일한 동작으로 폴링 DQS 출력 신호 fclkdoqter, 라이징 DQ 출력 신호 rqsdoqter 및 폴링 DQ 출력 신호 fqsdoqter도 발생된다.

따라서, 데이터 출력 오프 신호 doffx는 라이징 DQS 출력 신호 rqsdoqter가 발생하는 시점에서 디스에이블되고, 폴링 DQS 출력 신호 fqsdoqter가 발생하지 않는 시점에서 1T cycle 이후에 인에이블 되므로, 데이터 출력 구동 제어부(8)는 라이징 오프 제어신호 rqsen 및 폴링 오프 제어신호 fqsen를 이용하여 데이터 출력 제어부(4)와 거의 동일한 회로 구성을 통해 3.5T cycle 펄스 폭의 데이터 출력 오프 신호 doffx를 발생시킨다.

즉, 본 발명은 리드 시작에 디스에이블되고 라이트 시작 0.5T cycle 전에 인에이블 되며 DQ/DQS 출력을 제어하는 클럭 신호들과 위상 동기된 데이터 출력 오프 신호 doffx를 발생시킬 수 있다.

이상에서 살펴본 바와 같이, 본 발명에 따른 데이터 출력 장치는 데이터 출력 구동회로를 제어하는 신호들을 발생하는 제어회로와 거의 동일한 회로구성으로 데이터 출력 오프신호 doffx를 발생하여 정확한 타이밍 규격을 만족할 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

1. 리드된 데이터를 구동하여 출력하는 데이터 출력 구동부;

   상기 데이터의 출력 동작을 외부 클럭에 동기시키는 데이터 출력 제어부; 및

   상기 데이터 출력 구동부의 동작을 제어하는 데이터 출력 구동 제어부를 포함하되,

   상기 데이터 출력 제어부로부터 출력되는 신호와 상기 데이터 출력 구동 제어부로부터 출력되는 신호가 출력되는 타이밍이 동일하도록 상기 데이터 출력 제어부와 데이터 출력 구동 제어부의 회로를 동일하게 구성하는 것을 특징으로 하는 데이터 출력 장치.
2. 제 1 항에 있어서,

   클럭들에 따라 출력 인에이블 신호들을 이용하여 상기 데이터 출력 제어부를 제어하는 데이터 출력 인에이블 신호를 발생하는 데이터 출력 인에이블부를 더 포함하는 것을 특징으로 하는 데이터 출력 장치.
3. 제 2 항에 있어서,

   상기 데이터 출력 제어부는 지연 동기 루프로부터 출력된 라이징 클럭에 따라 상기 데이터 출력 인에이블 신호를 이용하여 상기 데이터 출력 구동부의 상기 데이터 출력 동작을 제어하는 데이터 출력 제어 클럭을 발생하는 것을 특징으로 하 는 데이터 출력 장치.
4. 제 3 항에 있어서,

   상기 데이터 출력 제어부는

   상기 라이징 클럭에 의해 제어되어 상기 데이터 출력 인에이블 신호를 선택적으로 전송하는 제 1 전송 수단;

   상기 제 1 전송 수단을 통해 전송된 신호를 일정시간 저장하는 래치 수단;

   상기 라이징 클럭에 따라 상기 래치 수단에 저장된 신호를 선택적으로 전송하는 제 2 전송 수단; 및

   상기 제 2 전송 수단을 통해 전송된 신호의 천이 시점에서 펄스를 발생하는 펄스 발생수단을 포함하는 것을 특징으로 하는 데이터 출력 장치.
5. 제 4 항에 있어서,

   상기 데이터 출력 제어부는 파워 업 신호에 따라 상기 래치 수단의 입력단자를 일정레벨로 설정하는 스위치 수단을 더 포함하는 것을 특징으로 하는 데이터 출력 장치.
6. 제 2 항에 있어서, 데이터 출력 인에이블부는

   상기 클럭 신호들에 의해 각각 제어되어 상기 출력 인에이블 신호들을 각각 선택적으로 전송하는 다수의 전송수단; 및

   상기 다수의 전송수단에 의해 선택적으로 전송된 신호를 구동하는 구동부를 포함하는 것을 특징으로 하는 데이터 출력 장치.
7. 제 1 항에 있어서,

   클럭들에 따라 출력 인에이블 신호들을 이용하여 상기 데이터 출력 구동 제어부를 제어하는 오프 인에이블 신호를 발생하는 데이터 출력 구동 인에이블부를 더 포함하는 것을 특징으로 하는 데이터 출력 장치.
8. 제 7 항에 있어서,

   데이터 출력 구동 인에이블부는

   상기 클럭 신호들에 의해 각각 제어되어 상기 출력 인에이블 신호들을 각각 선택적으로 전송하는 다수의 전송 수단;

   상기 다수의 전송 수단을 통해 전송된 신호를 구동하여 상기 라이징 오프 제어신호를 발생하는 논리 수단; 및

   지연 동기 루프로부터 출력된 폴링 클럭에 동기하여 상기 다수의 전송 수단을 통해 전송된 신호를 이용하여 상기 오프 인에이블 신호를 출력하는 플립플롭을 포함하는 것을 특징으로 하는 데이터 출력 장치.
9. 제 7 항에 있어서, 데이터 출력 구동 제어부는

   지연 동기 루프로부터 출력된 라이징 클럭에 따라 상기 오프 인에이블 신호 를 선택적으로 전송하는 제 1 전송 수단;

   상기 지연 동기 루프로부터 출력된 폴링 클럭에 따라 상기 폴링 오프 인에이블 신호를 선택적으로 전송하는 제 2 전송 수단;

   상기 제 1 전송 수단을 통해 전송된 신호를 일정시간 저장하는 제 1 래치 수단;

   상기 제 2 전송 수단을 통해 전송된 신호를 일정시간 저장하는 제 2 래치 수단;

   상기 제 1 래치 수단 및 상기 제 2 래치 수단에 저장된 신호들을 논리 조합하는 논리 수단;

   상기 라이징 클럭에 따라 상기 논리 수단으로부터 출력된 신호를 선택적으로 출력하는 제 3 전송 수단;

   상기 폴링 클럭에 따라 상기 논리 수단으로부터 출력된 신호를 선택적으로 출력하는 제 4 전송 수단;

   상기 제 3 전송 수단 및 상기 제 4 전송 수단을 통해 전송된 신호들을 이용하여 출력단자를 풀업 또는 풀다운하는 구동부; 및

   상기 구동부로부터 출력된 신호의 위상을 유지하는 제 3 래치 수단을 포함하는 것을 특징으로 하는 데이터 출력 장치.
10. 제 9 항에 있어서, 상기 구동부는

    상기 제 3 전송 수단을 통해 전송된 신호에 따라 상기 출력단자를 풀업하는 풀업 수단; 및

    상기 제 4 전송 수단을 통해 전송된 신호에 따라 상기 출력단자를 풀다운 하는 풀다운 수단을 포함하는 것을 특징으로 하는 데이터 출력 장치.
11. 제 9 항에 있어서, 상기 데이터 출력 구동 제어부는

    파워 업 신호에 따라 상기 제 1 래치 수단의 입력단자를 일정레벨로 설정하는 제 1 스위치 수단;

    상기 파워 업 신호에 따라 상기 제 2 래치 수단의 입력단자를 일정레벨로 설정하는 제 2 스위치 수단; 및

    상기 파워 업 신호에 따라 상기 제 3 래치 수단의 입력단자를 일정레벨로 설정하는 제 3 스위치 수단을 더 포함하는 것을 특징으로 하는 데이터 출력 장치.

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