KR20060092004A - 상승된 드레인/소스를 갖는 모스 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000465 moulding Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 37
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 21
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 239000010703 silicon Substances 0.000 claims description 21
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 13
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 12
- 229910017052 cobalt Inorganic materials 0.000 claims description 12
- 239000010941 cobalt Substances 0.000 claims description 12
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- TWRSDLOICOIGRH-UHFFFAOYSA-N [Si].[Si].[Hf] Chemical compound [Si].[Si].[Hf] TWRSDLOICOIGRH-UHFFFAOYSA-N 0.000 claims description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 6
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 6
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 6
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 6
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 6
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- 150000002739 metals Chemical class 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 116
- 238000005530 etching Methods 0.000 description 5
- 239000007772 electrode material Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 150000003377 silicon compounds Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
상승된 드레인 및 소스를 갖는 모스 트랜지스터 및 그 제조방법이 제공된다. 이 방법들은 집적회로 기판을 준비하고, 상기 집적회로 기판의 소정영역에 활성영역을 한정하는 것을 포함한다. 상기 활성영역을 갖는 기판 상에 몰딩막 패턴을 형성하되, 상기 몰딩막 패턴은 상기 활성영역의 제 1 영역 및 제 2 영역을 각각 노출시키는 소스 개구부 및 드레인 개구부를 갖도록 형성된다. 상기 드레인 개구부 및 소스 개구부 내에 각각 상승된 드레인 패턴 및 상승된 소스 패턴이 형성된다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴 사이의 상기 몰딩막 패턴을 선택적으로 제거하여 상기 상승된 드레인 패턴 및 상승된 소스 패턴의 측벽을 노출시키는 게이트 개구부가 형성된다. 상기 게이트 개구부의 측벽들 상에 절연막 스페이서들이 형성된다. 상기 절연막 스페이서에 의해 둘러싸여진 상기 게이트 개구부 내에 절연된 게이트 전극이 형성된다. 이에 더하여, 상기 상승된 소스 및 드레인을 갖는 모스 트랜지스터가 역시 제공된다.
상승된 드레인, 상승된 소스, 트랜지스터, 단채널 효과, 접촉 저항
Description
도 1은 종래기술에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 모스 트랜지스터들 및 그 제조방법들을 설명하기 위한 평면도들이다.
도 3 내지 도 8, 도9a 및 도 10은 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2a의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 9b는 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2a의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 11 내지 도 13는 본 발명의 다른 실시예에 따른 모스 트랜지스터 및 그 제조 방법을 설명하기 위하여 도 2b의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
본 발명은 모스 트랜지스터 및 그 제조방법에 관한 것으로서, 더욱 상세하 게는 상승된 드레인 및 소스(raised drain and source)를 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.
반도체소자의 집적도가 증가하면서 모스 트랜지스터(MOS transistor)의 크기가 점차 작아질 것이 요구되어왔다. 따라서, 종래의 모스 트랜지스터는 드레인(drain)과 소스(source) 간의 채널 길이(channel length)가 점점 감소되어 드레인 및 소스의 공핍(depletion) 영역이 채널 속으로 침투하므로써 유효 채널 길이가 줄어들고, 문턱 전압(threshold voltage)이 감소하여 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 발생하게 된다. 이에 따라, 상기 단채널 효과를 최소화하기 위해서 얇은 접합(shallow junction)을 갖는 드레인 및 소스가 요구되고 있다. 한편, 드레인 및 소스의 접합 깊이(junction depth)가 얕을수록 드레인 및 소스의 전기적 저항이 증가하여 모스 트랜지스터의 전류구동능력을 저하시킨다.
상술한 바와 같은 단채널 효과 및 드레인 및 소스의 접합 저항 증가의 문제를 해결하기 위하여 선택적 에피택셜 성장(SEG ; selective epitaxial growth) 기술을 이용하여 상승된 드레인 및 소스를 갖는 모스 트랜지스터의 제조방법이 개시된 바 있다.
도 1은 상승된 드레인 및 소스를 갖는 종래의 모스 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(100) 내의 소정영역에 활성영역(101)을 한정하는 소자분리막(103)이 형성된다. 상기 활성영역(101) 상의 소정영역에 게이트 절 연막(105)이 형성된다. 상기 게이트 절연막(105) 상에 게이트전극(107)이 형성된다. 상기 게이트 절연막(105) 및 상기 게이트 전극(107)의 측벽 상에 절연막 스페이서(109)가 형성된다. 상기 절연막 스페이서(109) 양옆의 반도체기판(100)의 활성영역(101) 상에 선택적 에피택셜 성장기술을 이용한 에피택셜층(epitaxial layer;111)이 형성된다. 상기 게이트 전극(107) 및 상기 절연막 스페이서(109)를 이온주입마스크로 사용하여 상기 에피택셜층(111) 및 그 하부 소정깊이의 활성영역(101)에 불순물 이온을 주입하여 드레인/소스 영역(113) 및 상기 이온주입된 에피택셜층(111)으로 구성된 상승된 드레인 및 소스가 형성된다.
선택적 에피택셜 성장기술은 실리콘의 댕글링 본드(dangling bond)에 공급된 디크로로실레인(dichlorosilane) 또는 실리콘화합물 가스을 드레인 및 소스 영역의 실리콘과 계속적으로 결합시킴으로써 선택적으로 에피택셜 실리콘층을 성장시키는 것이다. 상기 에피택셜층(111)은 선택적 에피택셜 성장 과정에서 덩어리짐(agglomeration) 현상으로 그 가장자리에 패싯 프로파일(facet profile; A)을 가지도록 형성될 수 있다. 상기 패싯 프로파일(A)에 기인하여 상기 드레인 및 소스 영역(113)의 불순물 프로파일은 국부적으로 불균일한 불순물 영역(B)을 가진다. 그 결과, 종래기술에 의한 모스 트랜지스터는 단채널 효과를 심화시키고 펀치스루(punch through)를 야기할 수 있다.
한편, 상술한 선택적 에피택셜 성장기술의 문제를 해결하기 위한 공정추가와 관련된 모스 트랜지스터 및 그 제조방법이 한국 특허등록번호 10-0307636호에 "올라간 구조의 소스/드레인을 갖는 모스 트랜지스터 및 그 제조방법"이라는 제목으 로 개시된 바 있다. 그러나, N형 활성영역 및 P형 활성영역을 갖는 SRAM 소자 또는 로직 소자의 모스 트랜지스터의 경우에, 상기 선택적 에피택셜 성장은 상기 활성영역에 주입된 불순물 레벨에 대한 의존성(impurity level dependency)을 가진다. 상기 불순물 레벨에 대한 의존성(impurity level dependency)에 기인하여 P형 활성영역에서는 피팅(pitting)현상이 일어나고, N형 활성영역에서는 덩어리짐(agglomeration) 현상이 일어나는 문제가 있다. 뿐만 아니라, 상기 활성영역 사이즈 또는 반도체기판의 위치에 따라 그 성장속도가 달라서 선택적 에피택셜 성장의 불균일성 문제가 여전히 남아있다. 또한, 선택적 에피택셜 성장기술의 문제를 해결하기 위한 공정 추가로 인해 공정 단가가 상승되고 공정이 복잡해지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 단채널 효과를 개선시키고, 드레인 및 소스의 접합 저항을 감소시키기에 적합한 모스 트랜지스터 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 상승된 드레인 및 소스를 갖는 모스 트랜지스터의 제조방법이 제공된다. 이 방법들은 집적회로 기판을 준비하고, 상기 집적회로 기판의 소정영역에 활성영역을 한정하는 것을 포함한다. 상기 활성영역을 갖는 기판 상에 몰딩막 패턴을 형성하되, 상기 몰딩막 패턴은 상기 활성영역의 제 1 영역 및 제 2 영역을 각각 노출시키는 소스 개구부 및 드레인 개구부를 갖도록 형성 된다. 상기 드레인 개구부 및 소스 개구부 내에 각각 상승된 드레인 패턴 및 상승된 소스 패턴이 형성된다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴 사이의 상기 몰딩막 패턴을 선택적으로 제거하여 상기 상승된 드레인 패턴 및 상승된 소스 패턴의 측벽을 노출시키는 게이트 개구부가 형성된다. 상기 게이트 개구부의 측벽들 상에 절연막 스페이서들이 형성된다. 상기 절연막 스페이서들에 의해 둘러싸여진 상기 게이트 개구부 내에 절연된 게이트 전극이 형성된다.
본 발명의 몇몇 실시예들에서, 상기 집적회로 기판은 지지기판, 상기 지지기판 상의 매몰 절연막 및 상기 매몰 절연막 상의 활성 실리콘막을 구비하는 에스오아이(SOI;silicon on insulator) 기판일 수 있다. 한편, 상기 활성영역은 상기 활성 실리콘막을 패터닝하여 형성될 수 있다.
다른 실시예들에서, 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴은 상기 몰딩막 패턴을 갖는 기판 상에 상기 드레인 개구부 및 소스 개구부를 채우는 반도체막을 형성하고, 상기 몰딩막 패턴의 상부면이 노출될 때까지 상기 반도체막을 평탄화시킴으로써 형성될 수 있다. 한편, 상기 반도체막은 폴리실리콘막으로 형성될 수 있다. 다른 한편, 상기 몰딩막 패턴은 실리콘 옥시나이트라이드막 또는 실리콘 질화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 모스 트랜지스터는 상기 드레인 개구부 및 상기 소스 개구부의 바닥 활성영역에 불순물 이온을 주입하여 저농도 드레인 및 저농도 소스를 포함할 수 있다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴에 불순물 이온을 주입하여 상승된 고농도 드레인 및 상승된 고농도 소스가 형성될 수 있다. 상기 절연된 게이트 전극 및 상기 활성영역 사이에 게이트 절연막이 형성될 수 있다. 한편, 상기 게이트 절연막은 실리콘 산화막, 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실리케이트 산화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 전극은 폴리실리콘막 또는 금속 실리사이드막으로 형성되거나 금속막 및 폴리실리콘막을 차례로 적층하여 형성될 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성될 수 있다. 상기 금속막은 텅스텐막, 코발트막 또는 니켈막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 몰딩막 패턴은 상기 활성영역의 소정영역 및 상기 활성영역과 인접한 다른 활성영역의 소정영역과 아울러서 이들 사이의 기판을 노출시키는 드레인 또는 소스 개구부를 갖도록 형성될 수 있고, 상기 드레인 또는 소스 개구부 내에 상승된 드레인 패턴이 형성될 수 있다.
본 발명의 다른 양태에 따르면, 상승된 드레인 및 소스를 갖는 모스 트랜지스터가 제공된다. 상기 모스 트랜지스터는 집적회로 기판 및 상기 집적회로 기판의 소정영역에 한정된 활성영역을 구비한다. 상기 집적회로 기판 상에 상기 활성영역을 노출시키는 몰딩막 패턴이 배치된다. 상기 활성영역의 제 1 영역 및 제 2 영역 상에 각각 상승된 드레인 패턴 및 상승된 소스 패턴이 배치된다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴의 측벽에 선택적으로 절연막 스페이서들이 배치된다. 상기 절연막 스페이서들 사이에 게이트 전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 모스 트랜지스터는 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴의 측벽 사이의 절연막 스페이서의 하부 활성영역에 각각 저농도 드레인 및 저농도 소스를 구비할 수 있다. 상기 게이트 전극 양옆의 상기 활성영역 내에 상승된 고농도 드레인 및 상승된 고농도 소스가 배치될 수 있다. 상기 게이트 전극 및 상기 활성영역 사이에 게이트 절연막이 개재될 수 있다.
다른 실시예들에서, 상기 집적회로 기판은 지지기판, 상기 지지기판 상의 매몰 절연막 및 상기 매몰 절연막 상의 활성 실리콘막을 구비하는 에스오아이 기판일 수 있다. 한편, 상기 몰딩막 패턴은 실리콘 질화막 패턴 또는 실리콘 옥시나이트라이드막 패턴일 수 있다. 다른 한편, 상기 상승된 드레인 패턴 및 상승된 소스 패턴은 폴리실리콘막 패턴일 수 있다.
또 다른 실시예들에서, 상기 게이트 절연막은 실리콘 산화막, 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실리케이트 산화막일 수 있다. 한편, 상기 게이트 전극은 폴리실리콘막 패턴, 금속 실리사이드막 패턴 또는 금속막 및 폴리실리콘막이 차례로 적층된 패턴일 수 있다. 상기 금속실리사이드막 패턴은 텅스텐 실리사이드막 패턴, 코발트 실리사이드막 패턴 또는 니켈 실리사이드막 패턴일 수 있다. 상기 금속막은 텅스텐막, 코발트막 또는 니켈막일 수 있다.
또 다른 실시예들에서, 상기 활성영역과 인접하는 다른 활성영역을 더 포함하되, 상기 상승된 드레인 또는 소스 패턴은 수평방향으로 연장되어 상기 다른 활성영역의 일부분과 접촉될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2a는 본 발명의 실시예들에 따른 모스 트랜지스터들을 도시한 평면도이다.
도 3 내지 도 8, 도 9a 및 도 10은 본 발명의 일 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위해서 도 2a의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 9b는 도 2a의 Ⅱ-Ⅱ' 따라 취해진 단면도이다.
도 2a 및 도 3을 참조하면, SOI(Silicon on Insulator) 기판을 준비한다. 상기 SOI 기판은 지지기판(201) 상에 매몰 절연막(203) 및 활성 실리콘막을 차례로 적층하여 얻어진다. 상기 활성 실리콘막을 리소그라피 공정 및 식각공정을 이용하여 패터닝하여 메사 타입(mesa type)의 제 1 활성영역(205a) 및 제 2 활성영역(205b)을 형성한다. 한편, 메사 타입의 활성영역들(205a, 205b)을 형성하는 대신에 상기 SOI 기판 또는 벌크(bulk) 반도체기판 내에 소자분리막을 형성하여 활성영역 을 한정할 수 있다. 그러나 얕은 접합을 갖는 드레인 및 소스를 형성하기 위해서 50 내지 200Å 두께 정도의 얇은 활성 실리콘막을 갖는 SOI 기판을 사용하는 것이 바람직하다.
도 2a 및 도 4를 참조하면, 상기 제 1 활성영역(205a) 및 제 2 활성영역(205b)을 갖는 반도체기판 전면을 덮는 몰딩막(molding layer ; 207)을 형성한다. 상기 몰딩막(207)은 실리콘 옥시나이트라이드막 또는 실리콘 질화막을 증착하고 화학 기계적 연마(CMP ; Chemical Mechanical Polishing) 공정을 이용하여 평탄화하므로써 형성될 수 있다. 상기 몰딩막(207)는 수백 내지 수천Å 두께로 형성될 수 있다.
도 2a 및 도 5를 참조하면, 리소그라피 공정 및 식각공정을 이용하여 상기 몰딩막(207)을 패터닝하여 몰딩막 패턴(207a)을 형성한다. 상기 몰딩막 패턴(207a)은 제 1 활성영역(205a)의 소정영역을 노출시키는 드레인/소스 개구부들(209a, 209b) 및 제 2 활성영역(205b)의 소정영역을 노출시키는 드레인/소스 개구부들(209c, 209d)을 갖는다. 그 결과, 상기 드레인/소스 개구부들(209a, 209b, 209c, 209d)은 상기 몰딩막 패턴(207a)에 의해서 상호 분리된다. 상기 몰딩막 패턴(207a)을 이온주입 마스크로 사용하여 상기 노출된 활성영역(205a, 205b)에 불순물 이온을 주입하여 저농도 불순물영역 즉, 저농도 드레인(211a, 211c) 및 저농도 소스(211b, 211d)를 형성한다. 상기 저농도 드레인(211a, 211c) 및 저농도 소스(211b, 211d)는 붕소(boron), 인(phosphorous), 비소(arsenic), 인듐(indium) 또는 안티몬(antimony)과 같은 불순물 이온을 주입하여 형성될 수 있다.
도 2a 및 도 6을 참조하면, 상기 드레인/소스 개구부들(209a, 209c, 209b, 209d)을 채우면서 상기 몰딩막 패턴(207a)을 덮는 반도체막, 예컨대 폴리실리콘막을 형성한다. 상기 몰딩막 패턴(207a)을 연마저지막으로 사용하여 상기 반도체막을 연마한다. 그 결과, 상기 저농도 드레인(211a, 211c) 및 저농도 소스(211b, 211d) 상에 각각 상승된 드레인 패턴들(212a, 212c) 및 상승된 소스 패턴들(212b, 212d)이 형성된다. 상기 몰딩막 패턴(270a)을 이온주입 마스크로 사용하여 상기 상승된 드레인 패턴들(212a, 212c) 및 상승된 소스 패턴들(212b, 212d)에 붕소(boron), 인(phosphorous), 비소(arsenic), 인듐(indium) 또는 안티몬(antimony)과 같은 불순물 이온을 주입한다. 상기 주입된 불순물은 상기 상승된 드레인 패턴들(212a, 212c) 및 상승된 소스 패턴들(212b, 212d) 하부의 활성영역(205a, 205b)에까지 확산되어 초기 고농도 불순물 영역 즉, 초기 상승된 고농도 드레인(213a, 213c) 및 초기 상승된 고농도 소스(213b, 213d)가 형성된다. 상기 초기 상승된 고농도 드레인(213a, 213c)은 상기 상승된 드레인 패턴들(212a, 212c) 및 그 하부의 활성영역 고농도 드레인들(211a', 211c')로 이루어지고, 상기 초기 상승된 고농도 소스들(213b, 213d)은 상기 상승된 소스 패턴들(212b, 212d) 및 그 하부의 활성영역 고농도 소스들(211b', 211d')로 이루어진다. 상기 제 1 활성영역(205a)의 초기 상승된 고농도 드레인(213a) 및 초기 상승된 고농도 소스(213b)는 상기 몰딩막 패턴(207a)에 의해서 제 2 활성영역의 초기 상승된 고농도 드레인(213c) 및 초기 상승된 고농도 소스(213d)와 절연된다. 따라서 제 1 활성영역(205a)은 상기 몰딩막 패턴(207a)에 의해서 제 2 활성영역(205b)와 절연된다.
도 2a 및 도 7을 참조하면, 상기 초기 상승된 고농도 드레인(213a, 213c) 및 초기 상승된 고농도 소스(213b, 213d)를 갖는 반도체기판 상부에 상기 활성영역(205a, 205b) 상의 상기 몰딩막 패턴(207a)을 노출시키는 포토레지스트 패턴(215)을 형성한다. 상기 포토레지스트 패턴(215)을 경화(hardening)시키고, 상기 노출된 몰딩막 패턴(207a)을 습식식각 공정을 이용하여 제거하여 상기 활성영역(205a, 205b)의 상부를 가로지르는 게이트 개구부(G)을 형성한다. 이어서, 상기 포토레지스트 패턴(215)을 에슁(ashing) 및 스트립(strip) 공정으로 제거한다.
도 2a 및 도 8을 참조하면, 상기 게이트 개구부(G)의 측벽 상에 절연막 스페이서(219)를 형성한다. 상기 절연막 스페이서(219)는 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 게이트 개구부(G)의 바닥 활성영역(205a, 205b) 상에 게이트 절연막(221)을 형성한다. 상기 게이트 절연막(221)은 실리콘 산화막 뿐만 아니라, 고유전율 물질인 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실리케이트 산화막으로 형성될 수 있다.
도 2a, 도 9a 및 도 9b를 참조하면, 상기 게이트 절연막(221), 상기 절연막 스페이서(219), 상기 초기 상승된 고농도 드레인/소스(213a, 213c, 213b, 213d) 및 상기 몰딩막 패턴(207a)을 덮는 게이트 전극 물질막을 형성한다. 상기 몰딩막 패턴(207a)을 연마저지막으로 사용하여 상기 게이트 전극 물질막을 연마하여 상기 게이트 개구부(G) 내에 초기 게이트 전극을 형성한다. 이어서, 상기 희생막 패턴(207a)을 식각마스크로 사용하여 상기 초기 상승된 고농도 드레인/소스(213a, 213c, 213b, 213d) 및 상기 초기 게이트 전극을 부분 식각한다. 그 결과, 상승된 고농도 드레인들(213a', 213c'), 상승된 고농도 소스들(213b', 213d') 및 게이트 전극(223)이 형성된다. 상기 상승된 고농도 드레인들(213a', 213c')은 상승된 드레인 패턴들(212a', 212c') 및 상기 활성영역 고농도 드레인들(211a', 211c')로 이루어지고, 상기 상승된 고농도 소스들(213b',213d')은 상승된 소스 패턴들(212b', 212d') 및 상기 활성영역 고농도 소스들(211b', 211d')로 이루어진다. 상기 게이트 전극(223)은 상기 절연막 스페이서(219)에 의해서 상기 상승된 고농도 드레인(213a', 213c') 및 상승된 고농도 소스(213b', 213d')와 절연된다. 상기 게이트 전극(223)은 폴리실리콘막, 금속 실리사이드막 또는 금속막/폴리실리콘막의 이중막으로 형성될 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성될 수 있고, 상기 금속막은 텅스텐막, 코발트막 또는 니켈막으로 형성될 수 있다.
도 9b에서 보여지는 바와 같이, 상기 게이트 전극(223)은 상기 활성영역(205a)을 가로지면서 형성됨으로써 메사 타입의 활성영역(205a)의 상부면 및 양 측면과 중첩된다. 상기 메사 타입의 활성영역(205a)의 채널 폭(channel width)은 상기 활성영역(205a)의 양측면의 높이(L1, L2) 및 상부면의 폭(S)을 합한 것이고, 반면에, 소자분리막에 의한 활성영역의 채널 폭은 단지 상기 활성영역의 상부면의 폭과 같다. 따라서, 메사 타입의 활성영역(205a)에 형성되는 채널 폭은 평탄형의 활성영역에 형성되는 채널 폭보다 더 클 수 있다. 그 결과, 드레인/소스간의 채널 저항을 감소시킴으로써 모스 트랜지스터의 전류구동능력(current drivability)을 향 상시킬 수 있다.
도 10을 참조하면, 상기 게이트 전극(223)을 갖는 반도체기판 상에 층간절연막(225)이 형성된다. 상기 층간절연막(225)을 관통하여 상기 상승된 고농도 드레인(213a', 213c')과 접촉하는 콘택 플러그(227), 상승된 고농도 소스(213b', 213d')와 접촉하는 콘택 플러그(미도시) 및 게이트 전극(223)과 접촉하는 콘택 플러그(미도시)가 형성된다. 상기 상승된 고농도 드레인(213a', 213c')과 접촉하는 상기 콘택 플러그(227) 상에 상부 배선(227)과 아울러서 상기 상승된 고농도 소스(213b', 213d') 및 상기 게이트 전극(223)과 접촉하는 콘택 플러그들 상에 각각 상부 배선들을 형성하여 모스 트랜지스터가 완성된다.
이제, 도 2b, 도 11 내지 도 13을 참조하여 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기로 한다. 이하에서는, 도 2a 및 도 3 내지 도 10을 참조하여 설명된 일 실시예와의 차이점만을 간단히 설명하기로 한다.
도 2b는 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위한 평면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 모스 트랜지스터의 제조 방법을 설명하기 위하여 도 2b의 Ⅲ-Ⅲ'에 따라 취해진 단면도들이다.
본 발명의 다른 실시예는 도 11 및 도 12에서 보여지는 드레인 개구부(209e)를 갖는 몰딩막 패턴(207b) 및 상승된 고농도 드레인(213e)을 형성하는데 있어서 상술한 본 발명의 일 실시예와 차이가 있다.
도 2b, 도 11 내지 도 13을 참조하면, 리소그라피 공정 및 식각공정을 이 용하여 몰딩막을 패터닝하여 몰딩막 패턴(207b)을 형성한다. 상기 몰딩막 패턴(207b)은 제 1 활성영역(205a) 및 제 2 활성영역(205b)의 소정영역들 및 이들 사이의 매몰절연막(203)을 노출시키는 드레인 개구부(209e)와 아울러서 상기 제 1 활성영역(205a) 및 상기 제 2 활성영역(205b)의 소정영역을 각각 노출시키는 소스 개구부들(209b, 209d)을 갖는다. 상기 드레인 개구부(209e) 및 상기 소스 개구부들(209b, 209d) 내에 각각 상승된 드레인 패턴들(212e) 및 상승된 소스 패턴들(212b, 212d)을 형성한다. 상기 상승된 고농도 드레인/소스 패턴들(212e, 212b, 212d)은 폴리실리콘막으로 형성될 수 있다. 상기 상승된 드레인 패턴(212e) 및 상승된 소스 패턴들(212b, 212d)에 붕소(boron), 인(phosphorous), 비소(arsenic), 인듐(indium) 또는 안티몬(antimony)과 같은 불순물 이온을 주입한다. 상기 주입된 불순물은 상기 상승된 드레인 패턴들(212e) 및 상승된 소스 패턴들(212b, 212d) 하부의 활성영역(205a, 205b)에까지 확산되어 고농도 불순물 영역 즉, 초기 상승된 고농도 드레인(213e) 및 초기 상승된 고농도 소스들(213b, 213d)이 형성된다. 상기 초기 상승된 고농도 드레인(213e)은 상기 상승된 드레인 패턴들(212e) 및 그 하부의 활성영역 고농도 드레인(211a', 211c')으로 이루어지고, 상기 초기 상승된 고농도 소스(213b, 213d)는 상기 상승된 소스 패턴들(212b, 212d) 및 그 하부의 활성영역 고농도 소스들(211b', 211d')로 이루어진다.
상기 초기 상승된 고농도 드레인들(213e) 및 초기 고농도 소스들(213b, 213d)사이의 상기 몰딩막 패턴(207b)을 제거하고, 상기 초기 상승된 고농도 드레인들(213e) 및 초기 고농도 소스들(213b, 213d)의 측벽 상에 선택적으로 절연막 스페 이서(219)를 형성한다. 상기 절연막 스페이서(219) 사이의 바닥 활성영역(205a, 205b) 상에 게이트 절연막(221)을 형성한다. 상기 게이트 절연막(221), 상기 절연막 스페이서(219), 상기 초기 상승된 고농도 드레인/소스(213e, 213b, 213d) 및 상기 몰딩막 패턴(207b)을 덮는 게이트 전극 물질막을 형성한다. 상기 몰딩막 패턴(207b)을 연마저지막으로 사용하여 상기 게이트 전극 물질막을 연마하여 상기 초기 상승된 고농도 드레인들(213e) 및 초기 고농도 소스들(213b, 213d)사이에 초기 게이트 전극을 형성한다. 이어서, 상기 희생막 패턴(207b)을 식각마스크로 사용하여 상기 초기 상승된 고농도 드레인/소스(213e, 213b, 213d) 및 상기 초기 게이트 전극을 부분 식각한다. 그 결과, 상승된 고농도 드레인들(213e'), 상승된 고농도 소스들(213b', 213d') 및 게이트 전극(223)이 형성된다. 상기 상승된 고농도 드레인들(213e')은 상승된 드레인 패턴들(212e') 및 상기 활성영역 고농도 드레인들(211a', 211c')로 이루어지고, 상기 상승된 고농도 소스들(213b',213d')은 상승된 소스 패턴들(212b', 212d') 및 상기 활성영역 고농도 소스들(211b', 211d')로 이루어진다.
도 2b 및 도 13에 도시된 바와 같이, 상기 제 1 활성영역(205a) 및 상기 제 2 활성영역(205b)의 소정영역이 상기 드레인 개구부(209e)에 의해서 동시에 노출된다. 상기 드레인 개구부(209e) 내에 상기 상승된 드레인 패턴(212e)이 형성된다. 상기 상승된 드레인 패턴(212e)에 불순물 이온들 주입하고 부분식각하여 상기 상승된 고농도 드레인(213e')이 형성된다. 그 결과, 상기 제 1 활성영역(205a) 및 상기 제 2 활성영역(205b)은 상기 상승된 고농도 드레인(213e')에 의해서 전기적으 로 연결된다.
이제, 본 발명의 일 실시예에 따른 상승된 드레인 및 소스를 갖는 모스 트랜지스터를 도 2a 및 도 9a를 참조하여 설명하기로 한다.
도 2a 및 도 9a를 다시 참조하면, 지지기판(201) 및 매몰 절연막(203)을 갖는 SOI 기판 상부의 소정영역에 메사 타입의 제 1 활성영역(205a) 및 제 2 활성영역(205b)이 제공된다. 상기 매몰 절연막(203) 상에 상기 제 1 활성영역(205a) 및 제 2 활성영역(205b)을 노출시키는 몰딩막 패턴(207a)이 배치된다. 한편, 상기 활성영역(205a, 205b)은 소자분리막에 의해 한정되는 활성영역일 수 있다. 이 경우에 상기 몰딩막 패턴(207a)은 상기 소자분리막 상에 배치될 수 있다.
상기 몰딩막 패턴(207a)은 실리콘 질화막 패턴 또는 실리콘 옥시나이트라이드막 패턴일 수 있다. 상기 몰딩막 패턴(207a)은 수백 내지 수천Å 두께를 가질 수 있다. 얕은 접합을 갖는 드레인 및 소스를 제공하기 위해서 얇은 활성 실리콘막을 갖는 SOI 기판을 사용하는 것이 바람직하다.
상기 활성영역(205a, 205b)의 제 1 및 제 2 영역 상에 상승된 드레인 패턴들(212a', 212c') 및 상승된 소스 패턴들(212b', 212d')이 각각 배치된다. 상기 상승된 드레인 패턴들(212a', 212c') 및 상기 상승된 소스 패턴들(212b', 212d')의 상부면은 상기 몰딩막 패턴(207a)의 상부면보다 낮을 수 있다. 상기 상승된 드레인 패턴들(212a', 212c') 및 상기 상승된 소스 패턴들(212b', 212d')의 측벽 상에 돌출된 절연막 스페이서(219)가 배치된다. 상기 절연막 스페이서(219) 사이의 상기 활성영역(205a, 205b) 상부에 게이트 전극(223)이 배치된다. 상기 게이트 전극 (223)의 상부면은 상기 몰딩막 패턴(207a) 상부면보다 낮을 수 있다. 상부면을 갖는 상기 활성영역(205a, 205b) 및 상기 게이트 전극(223) 사이에 게이트 절연막(221)이 개재된다. 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴의 측벽 상의 절연막 스페이서(219)의 하부 활성영역(205a, 205b)에 각각 저농도 드레인들(211a, 211c) 및 저농도 소스들(211b, 211d)이 배치된다. 상기 게이트 전극(223) 양옆의 활성영역(205a, 205b) 내에 상기 상승된 드레인 패턴들(212a', 212c') 및 그 하부의 활성영역 고농도 드레인들(211a', 211c')로 이루어진 상승된 고농도 드레인들(213a', 213c')과 상기 상승된 소스 패턴들(212b', 212d') 및 그 하부의 활성영역 고농도 소스들(211b', 211d')로 이루어진 상승된 고농도 소스들(213b',213d')이 배치된다.
도 2a 및 도 9a에 도시된 바와같이, 평면적으로 상기 몰딩막 패턴(207a)은 제 1 활성영역(205a) 및 제 2 활성영역(205b)을 노출시킨다. 상기 제 1 활성영역(205a)의 제 1 및 제 2 영역에 각각 상승된 고농도 드레인(213a') 및 상승된 고농도 소스(213b')가 배치되고, 상기 제 2 활성영역(205b)의 제 1 및 제 2 영역에 각각 상승된 고농도 드레인(213c') 및 상승된 고농도 소스(213d')가 배치된다. 상기 제 1 활성영역(205a)의 상승된 고농도 드레인(213a') 및 상승된 고농도 소스(213b')는 상기 몰딩막 패턴(207a)에 의해서 상기 제 2 활성영역의 상승된 고농도 드레인(213c') 및 상승된 고농도 소스(213d')와 절연된다. 결과적으로, 상기 제 1 활성영역(205a)은 상기 몰딩막 패턴(207a)에 의해서 상기 제 2 활성영역(205b)과 절연된다.
상기 상승된 고농도 드레인들(213a', 213c') 및 상승된 고농도 소스들(213b', 213d')은 불순물 이온을 주입한 폴리실리콘막 패턴일 수 있다. 상기 게이트 절연막(221)은 실리콘 산화막, 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실리케이트 산화막일 수 있다. 상기 게이트 전극(223)은 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속 및 폴리실리콘이 차례로 적층된 패턴일 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막일 수 있고, 상기 금속막은 텅스텐막, 코발트막 또는 니켈막일 수 있다.
이제, 도 2b 및 도 13를 참조하여 본 발명의 다른 실시예에 따른 모스 트랜지스터를 설명하기로 한다. 이하에서는, 도 2a 및 도 9a를 참조하여 설명된 일 실시예에 따른 모스 트랜지스터와의 차이점만을 간단히 설명하기로 한다.
도 2b 및 도 13을 다시 참조하면, 지지기판(201) 및 매몰 절연막(203)을 갖는 SOI 기판 상의 소정영역에 메사 타입의 제 1 활성영역(205a) 및 제 2 활성영역(205b)이 제공된다. 상기 기판 상에 상기 제 1 활성영역(205a), 상기 제 2 활성영역(205b) 및 그 사이의 매몰 절연막(203)을 노출시키는 몰딩막 패턴(207b)이 배치된다. 상기 활성영역(205a, 205b)의 제 1 영역 상에 상승된 소스 패턴들(212b', 212d')이 배치되고, 상기 제 1 활성영역(205a)의 제 2 영역, 상기 제 2 활성영역(205b)의 제 2 영역 및 그 사이의 매몰 절연막 상에 상승된 드레인 패턴(212e')이 배치된다. 상기 상승된 소스 패턴들(212b', 212d') 및 상기 상승된 드레인 패턴(212e')의 상부면은 상기 몰딩막 패턴(207b)의 상부면보다 낮을 수 있다.
상기 상승된 드레인 패턴(212e') 및 상기 상승된 소스 패턴들(212b', 212d')의 측벽 상에 돌출된 절연막 스페이서(219)가 배치된다. 상기 절연막 스페이서(219) 사이의 상기 활성영역(205a, 205b) 상부에 상기 몰딩막 패턴(207a) 상부면보다 낮은 높이의 상부면을 갖는 게이트 전극(223)이 배치된다. 상기 활성영역(205a, 205b) 및 상기 게이트 전극(223) 사이에 게이트 절연막(221)이 개재된다. 상기 절연막 스페이서(219)의 하부 활성영역(205a, 205b)에 저농도 드레인들(211a, 211c) 및 저농도 소스들(211b, 211d)이 배치된다. 상기 게이트 전극(223) 양옆의 매몰 절연막(203) 상에 상기 상승된 드레인 패턴(212e') 및 그 하부의 활성영역 고농도 드레인들(211a', 211c')로 이루어진 상승된 고농도 드레인(213e')과 상기 상승된 소스 (212b', 212d') 및 그 하부의 활성영역 고농도 소스들(211b', 211d')로 이루어진 상승된 고농도 소스들(213b',213d')이 배치된다.
도 2b에서 보여지는 바와 같이, 평면적으로 상기 몰딩막 패턴(207b)은 상기 제 1 활성영역(205a), 상기 제 2 활성영역(205b) 및 그 사이의 매몰 절연막(203)을 노출시킨다. 상기 제 1 활성영역(205a) 및 상기 제 2 활성영역(205b)의 제 1 영역에 각각 상승된 고농도 소스(213b') 및 상승된 고농도 소스(213d')가 배치되고, 상기 제 1 활성영역(205a)의 제 2 영역, 상기 제 2 활성영역(205b)의 제 2 영역 및 그 사이의 매몰 절연막(203) 상에 상승된 고농도 드레인(213e')이 배치된다. 따라서, 상기 제 1 활성영역(205a)는 상기 상승된 고농도 드레인(213e')에 의해서 상기 제 2 활성영역(205b)와 연결된다.
상술한 바와 같이 본 발명의 일 실시예에 따르면, 얕은 접합(shallow junction)을 갖는 저농도 드레인 및 저농도 소스를 제공함으로써 단채널 효과를 개선시킴과 아울러, 상기 저농도 드레인 및 저농도 소스 상에 폴리실리콘 패턴을 형성하고 상기 폴리실리콘 패턴 상에 불순물 이온을 주입한 상승된 고농도 드레인 및 고농도 소스를 제공함으로써 드레인 및 소스의 접합 저항을 감소시킬 수 있다. 또한, 제 1 활성영역의 저농도 드레인 및 제 2 활성영역의 저농도 드레인을 동시에 덮도록 상기 폴리실리콘 패턴을 형성함으로써 제 1 활성영역 및 제 2 활성영역을 연결할 수 있다.
Claims (22)
- 집적회로 기판을 준비하고,상기 집적회로 기판의 소정영역에 활성영역을 한정하고,상기 활성영역을 갖는 기판 상에 몰딩막 패턴을 형성하되, 상기 몰딩막 패턴은 상기 활성영역의 제 1 및 제 2 영역을 각각 노출시키는 소스 개구부 및 드레인 개구부를 갖도록 형성되고,상기 드레인 개구부 및 소스 개구부 내에 각각 상승된 드레인 패턴 및 상승된 소스 패턴을 형성하고,상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴 사이의 상기 몰딩막 패턴을 선택적으로 제거하여 게이트 개구부를 형성하고,상기 게이트 개구부의 측벽들 상에 절연막 스페이서를 형성하고,상기 절연막 스페이서에 의해 둘러싸여진 상기 게이트 개구부 내에 절연된 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 집적회로 기판은 지지기판, 상기 지지기판 상의 매몰 절연막 및 상기 매몰 절연막 상의 활성 실리콘막을 구비하는 에스오아이 기판인 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 2항에 있어서, 상기 활성영역을 한정하는 것은상기 활성 실리콘막을 패터닝하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴을 형성하는 것은상기 몰딩막 패턴을 갖는 기판 상에 상기 드레인 개구부 및 소스 개구부를 채우는 반도체막을 형성하고,상기 몰딩막 패턴의 상부면이 노출될 때까지 상기 반도체막을 평탄화시키는 것을 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 4항에 있어서,상기 반도체막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 몰딩막 패턴은 실리콘 옥시나이트라이드막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 드레인 개구부 및 상기 소스 개구부의 바닥 활성영역에 불순물 이온을 주입하여 저농도 드레인 및 저농도 소스를 형성하고,상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴에 불순물 이온을 주입하여 상승된 고농도 드레인 및 상승된 고농도 소스를 형성하고,상기 절연된 게이트 전극 및 상기 활성영역 사이에 게이트 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 7항에 있어서,상기 게이트 절연막은 실리콘 산화막, 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실리케이트 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 게이트 전극은 폴리실리콘막 또는 금속 실리사이드막으로 형성하거나 금속막 및 폴리실리콘막을 차례로 적층하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 9항에 있어서,상기 금속 실리사이드막은 텅스텐 실리사이드막, 코발트 실리사이드막 또는 니켈 실리사이드막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방 법.
- 제 9항에 있어서,상기 금속막은 텅스텐막, 코발트막 또는 니켈막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 제 1항에 있어서,상기 몰딩막 패턴은 상기 활성영역의 소정영역 및 상기 활성영역과 인접한 다른 활성영역의 소정영역과 아울러서 이들 사이의 기판을 노출시키는 드레인 또는 소스 개구부를 갖도록 형성되고,상기 드레인 또는 소스 개구부 내에 상승된 드레인 패턴을 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
- 집적회로 기판;상기 집적회로 기판의 소정영역에 한정된 활성영역;상기 활성영역을 갖는 집적회로 기판 상에 제공되되, 상기 활성영역을 노출시키는 몰딩막 패턴;상기 노출된 활성영역의 제 1 영역 및 제 2 영역 상에 각각 배치된 상승된 드레인 패턴 및 상승된 소스 패턴;상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴 사이의 상기 활성영역 상에 형성되되, 그것의 상부 폭은 그것의 하부 폭보다 큰 절연된 게이트 전극; 및상기 게이트 전극 및 상기 상승된 드레인/소스 패턴들 사이에 개재된 절연막 스페이서를 포함하는 모스 트랜지스터.
- 제 13항에 있어서,상기 집적회로 기판은 지지기판, 상기 지지기판 상의 매몰 절연막 및 상기 매몰 절연막 상의 활성 실리콘막을 구비하는 에스오아이 기판인 것을 특징으로 하는 모스 트랜지스터.
- 제 13항에 있어서,상기 절연막 스페이서의 하부 활성영역에 각각 배치되는 저농도 드레인 및 저농도 소스;상기 게이트 전극 양옆의 상기 활성영역 내에 배치되는 상승된 고농도 드레인 및 상승된 고농도 소스; 및상기 게이트 전극 및 상기 활성영역 사이에 개재되는 게이트 절연막을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제 15항에 있어서.상기 게이트 절연막은 실리콘 산화막, 알루미늄 산화막, 탄탈늄 산화막, 하프니움 산화막, 지르코늄 산화막, 하프니움 실리게이트 산화막 또는 지르코늄 실 리케이트 산화막인 것을 특징으로 하는 모스 트랜지스터.
- 제 13항에 있어서,상기 몰딩막 패턴은 실리콘 질화막 패턴 또는 실리콘 옥시나이트라이드막 패턴인 것을 특징으로 하는 모스 트랜지스터.
- 제 13항에 있어서,상기 상승된 드레인 패턴 및 상기 상승된 소스 패턴은 폴리실리콘 패턴인 것을 특징으로 하는 모스 트랜지스터.
- 제 13항에 있어서,상기 게이트 전극은 폴리실리콘 패턴, 금속 실리사이드 패턴 또는 금속 및 폴리실리콘이 차례로 적층된 패턴인 것을 특징으로 하는 모스 트랜지스터.
- 제 19항에 있어서,상기 금속 실리사이드 패턴은 텅스텐 실리사이드 패턴, 코발트 실리사이드 패턴 또는 니켈 실리사이드 패턴인 것을 특징으로 하는 모스 트랜지스터.
- 제 19항에 있어서,상기 금속막은 텅스텐막, 코발트막 또는 니켈막인 것을 특징으로 하는 모 스 트랜지스터.
- 상기 13항에 있어서,상기 활성영역과 인접한 다른 활성영역을 더 포함하되, 상기 상승된 드레인 또는 소스 패턴은 수평방향으로 연장되어 상기 다른 활성영역의 일부분과 접촉하는 것을 톡징으로 하는 모스 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020050013278A KR20060092004A (ko) | 2005-02-17 | 2005-02-17 | 상승된 드레인/소스를 갖는 모스 트랜지스터 및 그 제조방법 |
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| KR20060092004A true KR20060092004A (ko) | 2006-08-22 |
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ID=37593637
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020050013278A KR20060092004A (ko) | 2005-02-17 | 2005-02-17 | 상승된 드레인/소스를 갖는 모스 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
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2005
- 2005-02-17 KR KR1020050013278A patent/KR20060092004A/ko not_active Application Discontinuation
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