KR20060091087A - 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 - Google Patents
트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20060091087A KR20060091087A KR1020050011775A KR20050011775A KR20060091087A KR 20060091087 A KR20060091087 A KR 20060091087A KR 1020050011775 A KR1020050011775 A KR 1020050011775A KR 20050011775 A KR20050011775 A KR 20050011775A KR 20060091087 A KR20060091087 A KR 20060091087A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- gate electrode
- film
- region
- field effect
- Prior art date
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 22
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 210000000746 body region Anatomy 0.000 claims description 28
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 8
- 239000012535 impurity Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것으로, 본 발명의 트랜치형 전계 효과 트랜지스터는 일정 깊이로 형성된 다중 프로파일의 트랜치를 구비하는 기판과; 게이트 전극과; 상기 게이트 전극 상부에 형성된 절연막을 구비하며, 상기 게이트 전극 및 절연막은 상기 다중 프로파일의 트랜치 내부에 형성되는 것을 특징으로 한다.
전계 효과 트랜지스터, 트랜치, 다중 프로파일
Description
도 1a는 종래의 트랜치형 전계 효과 트랜지스터를 설명하기 위한 평면 구조의 일부를 도시한 도면.
도1b는 도 1a의 A-A라인에 따른 단면도.
도 2는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정도.
(도면의 주요 부위에 대한 부호의 설명)
210; 기판 220; 드레인 영역
230; 트랜치 240; 바디 영역
250; 산화막 260; 게이트 전극
270; 소오스 영역 280; 절연막
290; 소오스 전극 300; 드레인 전극
본 발명은 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다.
일반적으로 트랜치형 전계 효과 트랜지스터는 대전류용 전력 소자로서, 기판에 기존의 수평형 게이트 대신 수직으로 트랜치를 형성하고, 그 트랜치의 측면에 산화막을 성장시켜 게이트를 형성함으로써, 대전류 및 고집적화에 매우 유리한 소자를 말한다. 예를 들어, 이러한 트랜치형 전계 효과 트랜지스터는 최대 동작 전압 및 구동 전류가 수십V/수십A 급으로서, 휴대 통신 기기의 최대 요구 조건인 전력 손실을 최소화할 수 있으며, 공정 단순화로 생산 단가도 크게 낮출 수 있는 장점이 있다.
이하, 첨부된 도면을 참조하여, 종래 기술에 대하여 설명한다.
도 1a는 종래의 트랜치형 전계 효과 트랜지스터를 설명하기 위한 평면 구조의 일부를 도시한 도면이며, 도1b는 도 1a의 A-A라인에 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 종래의 트랜치형 전계 효과 트랜지스터는 N+형 기판(10)과, 상기 N+형 기판(10)의 하면에 형성된 드레인 전극(20)과, 상기 N+형 기판(10)의 상면에 형성된 N- 드레인 영역(30)과, 상기 N- 드레인 영역(30) 상에 형성된 P형 바디 영역(40)와, 상기 P형 바디 영역(40) 상에 부분적으로 형성된 N+형 소오스 영역(50)과, 상기 소오스 영역(50), 바디 영역(40) 및 드레인 영역(30) 에 일정 깊이로 형성된 트랜치(60)와, 상기 트랜치(60)의 표면에 형성된 산화막(70)과, 상기 트랜치(60)의 산화막(70) 표면에 증착된 게이트 전극(80)과, 상기 게이트 전극(80) 상에 형성된 절연막(90)과, 상기 다수의 소오스 영역(50)을 연결하는 소오스 전극(100)을 구비하는 구조로 이루어진다. 이때, 상기 게이트 전극(80)의 재질은 도핑된 폴리 실리콘 재질로 이루어질 수 있다.
한편, 도시된 바와 같이 전계 효과 트랜지스터는 상기 절연막(90)이 상부로 돌출된 구조로 이루어짐을 알 수 있다. 따라서, 상기 절연막(90)에 의하여 상기 소오스 전극(100)의 일부가 상부로 돌출된 형태로 이루어지게 된다.
이로 인하여, 상기 소오스 전극(100)의 스텝 커버리지(step coverage)가 저하되며, 상기 소오스 전극(100)이 상기 절연막(90)에 의하여 일부가 상부로 돌출되므로, 상기 전계 효과 트랜지스터를 외부 회로와 연결하는 와이어 본딩 작업시 상기 절연막(90)이 파괴되어 내부 쇼트(short)가 발생하는 문제점이 있다.
또한, 상기 소오스 전극(100)의 일부가 상부로 돌출된 형태로 이루어지므로, 소오스 전극의 표면이 불균일하여 와이어 본딩시 와이어와의 접촉 저항이 증가하는 문제점이 있다.
본 발명의 목적은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법을 제공하는 데에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 트랜치형 전계 효과 트랜지스터는 일정 깊이로 형성된 다중 프로파일의 트랜치를 구비하는 기판과; 게이트 전극과; 상기 게이트 전극 상부에 형성된 절연막을 구비하며, 상기 게이트 전극 및 절연막은 상기 다중 프로파일의 트랜치 내부에 형성되는 것을 특징으로 한다.
상기 기판은 드레인 영역 및 상기 드레인 영역 상에 형성된 바디 영역을 구비하며, 상기 트랜치는 상기 드레인 영역 및 바디 영역에 일정 깊이로 형성된 것이 바람직하다.
상기 다중 프로파일의 트랜치는 제 1 트랜치 및 상기 제 1 트랜치 내의 일부분에 형성된 제 2 트랜치로 이루어지는 것이 바람직하다.
상기 제 1 트랜치는 상기 바디 영역에 일정 깊이로 형성되며, 상기 제 2 트랜치는 상기 바디 영역 및 드레인 영역에 일정 깊이로 형성된 것이 바람직하다.
상기 바디 영역의 일부분에 형성된 소오스 영역을 더 구비하며, 상기 소오스 영역은 상기 제 1 트랜치를 측벽 및 하부면을 따라 형성된 것이 바람직하다.
상기 게이트 전극은 상기 제 2 트랜치의 내부를 채우며 형성되며, 상기 절연막은 상기 게이트 전극의 상부에 형성되어 상기 제 1 트랜치의 내부를 채우는 것이 바람직하다.
상기 제 2 트랜치의 표면에는 산화막을 더 구비하여 상기 게이트 전극을 절연시키는 것이 바람직하다.
상기 절연막은 PE-TEOS막, PE-SiO2막, LTO막, BPSG막 및 이들의 적층막 중 어느 하나로 이루어지는 것이 바람직하다.
또한, 본 발명의 트랜치형 전계 효과 트랜지스터는 기판에 제 1 트랜치 및 상기 제 1 트랜치 내부에 형성된 제 2 트랜치를 일정 깊이로 형성하는 단계와; 상기 제 2 트랜치 내부를 채우는 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 형성되며, 상기 제 1 트랜치를 채우는 절연막을 형성하는 단계를 포함하여 이루어진다.
상기 제 1 트랜치 및 제 2 트랜치를 형성한 후, 상기 제 2 트랜치의 표면을 따라 상기 게이트 전극을 절연시키는 산화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 절연막이 형성된 기판의 상ㆍ하면에 드레인 전극 및 소오스 전극을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부된 도면을 참조하여, 본 발명의 실시예를 설명한다.
도면의 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터는
기판(210)과, 상기 기판(210)의 어느 일면, 예를 들면 하면에 형성된 드레인 전극(300)과, 상기 기판(210)의 다른 일면, 예를 들어 상면에 형성된 드레인 영역(220)과, 상기 드레인 영역(220) 상에 형성된 바디 영역(240)과, 상기 바디 영역 (240) 및 드레인 영역(220)에 일정 깊이로 형성된 다중 프로파일(profile)로 이루어지는 트랜치(230)와, 상기 트랜치(230) 표면의 일부분에 형성된 산화막(250)과, 상기 산화막(250)의 표면에 증착된 게이트 전극(260)과, 상기 바디 영역(240) 상에 부분적으로 형성된 소오스 영역(270), 상기 게이트 전극(260) 상에 형성되며 상기 트랜치(230) 내에 증착된 절연막(280)과, 상기 소오스 영역(270)과 전기적으로 연결되는 소오스 전극(290)을 구비하는 구조로 이루어진다.
상기 기판(210)은 일반적으로 미리 소정의 불순물 예를 들면, 인(P)과 같은 N형의 불순물이 도핑된 N+형의 실리콘 기판을 사용한다. 상기 N+ 형의 실리콘 기판은 일반적으로 단결정 실리콘봉의 형성시 N형 불순물을 첨가하여 형성된다.
상기 드레인 영역(220)은 상기 기판(210)의 상면에서 에피택셜(epitaxial) 공정을 통하여 형성된 N-형의 실리콘층이다. 이러한 드레인 영역(220)은 일반적으로 N형 불순물 가스와 실리콘 가스 등을 함께 주입하여 에피택셜 성장을 통하여 형성된다.
상기 바디 영역(240)은 상기 드레인 영역(220)의 상부에 보론(B) 등의 P형 불순물이 도핑된 영역이다. 물론, 상기 바디 영역은 상기 다중 프로파일의 트랜치(230)의 형성 이후에, P형의 불순물을 주입하여 형성된 것이다.
상기 다중 프로파일의 트랜치(230)는 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어진다. 상기 제 1 트랜치(231)는 상기 바디 영역(240)에 일정 깊이로 형성되며, 상기 제 2 트랜치(235)는 상기 제 1 트랜치(231)의 내부에서 상기 바디 영역(240) 및 드레인 영역(220)에 일정 깊이로 형성되어 있다.
상기 산화막(250)은 상기 제 2 트랜치(235)의 표면에 형성되어, 상기 게이트 전극(260)을 상기 드레인 영역(220), 바디 영역(240) 및 소오스 영역(270)과 절연시킨다.
상기 게이트 전극(260)은 도전성 금속 물질 또는 불순물이 도핑되어 도전성을 나타낼 수 있는 폴리 실리콘을 증착하여 상기 산화막(250)이 형성된 제 2 트랜치(235)를 채운다. 상기 게이트 전극(260)이 폴리 실리콘으로 이루어지는 경우에는 N형의 불순물이 포함된 폴리 실리콘으로 이루어지는 것이 바람직하다. 또한, 상기 게이트 전극(260)은 상기 산화막(250)을 통하여 상기 드레인 영역(220), 바디 영역(240) 및 소오스 영역(270)과 절연된다.
상기 소오스 영역(270)은 상기 제 1 트랜치(231)의 외곽의 바디 영역(240) 중 일부 영역에 N형 불순물을 이온 주입하여 형성된 것으로, 상기 소오스 영역(270)은 N+ 형태이다.
상기 절연막(280)은 상기 게이트 전극(260) 상에 형성되어 상기 제 1 트랜치(231)의 내부를 채운다. 이때, 상기 절연막(280)은 스텝커버리지(step coverage)의 문제가 무시되므로, PE-TEOS막, PE-SiO2막, LTO(Low Temperature Oxide)막, BPSG(Boron Phosphorus Silicate Glass)막 및 이들의 적층막 중 어느 하나로 이루어지며, 가격이 저렴하고 증착 속도가 높은 PE-TEOS막, PE-SiO2막으로 이루어지는 것이 바람직하다.
상기 소오스 전극(290)은 일정 두께의 알루미늄 또는 구리를 증착하여 형성된 것으로, 상기 소오스 영역(270)과 전기적으로 연결된다.
또한, 상기 드레인 전극(300)은 상기 기판(210)의 하면에 일정 두께의 금 또는 은을 증착하여 형성된 것이다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 공정도이다.
도 3a를 참조하면, 우선 N+형의 기판 상에 에피텍셜 공정을 통하여 형성된 드레인 영역(220)을 형성한다. 이때, 상기 드레인 영역(220)에는 N-형의 도핑이 수행되어 있다.
상기 드레인 영역(220)을 형성한 후, 상기 드레인 영역(220)에 일정 깊이로 다중 프로파일(profile)의 트랜치(230)를 형성한다. 이때, 상기 트랜치(230)는 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어지는 이중 프로파일의 트랜치(230)인 것이 바람직하다.
보다 상세히 설명하면, 상기 드레인 영역(220)에 소정 깊이로 제 1 트랜치(231)를 형성하고, 그런 다음, 상기 제 1 트랜치(231)의 내부에서 상기 제 1 트랜치(231)보다 적은 폭의 제 2 트랜치(235)를 상기 바디 영역(240)과 상기 드레인 영역(220)에 소정 깊이로 형성하여 제 1 트랜치(231) 및 제 2 트랜치(235)로 이루어지는 다중 프로파일의 트랜치(230)를 형성한다.
상기 제 1 트랜치(231) 및 제 2 트랜치(235)를 형성한 후, 상기 기판(210)에 소정의 불순물, 바람직하게는 보론(B) 등의 P형 불순물을 도핑하여 바디 영역(240)을 형성한다. 이때, 바디 영역(240)은 상기 제 1 트랜치(231)보다 깊게 형성되는 것이 바람직하다.
도 3b를 참조하면, 상기 제 2 트랜치(235)의 표면에 일정 두께의 산화막(250)을 형성한다.
그런 다음, 상기 산화막(250)이 표면에 형성된 제 2 트랜치(235) 내부에 소정의 도전성 금속 물질 또는 불순물이 도핑되어 도전성을 나타낼 수 있는 폴리 실리콘을 증착하여 게이트 전극(260)을 형성한다. 즉, 상기 제 2 트랜치(235)를 상기 게이트 전극(260)이 채우는 형상으로 이루어지도록 상기 게이트 전극(260)을 형성하는 것이다.
도 3c를 참조하면, 상기 산화막(250)이 표면에 형성된 제 2 트랜치(235) 내부에 상기 게이트 전극(260)을 형성한 후, 소정의 불순물을 주입(implantation)하여 상기 바디 영역(240)의 일부분에 소오소 영역(270)을 형성한다. 이때, 상기 소오스 영역(270)은 상기 바디 영역(240)의 제 1 트랜치(231)의 측벽 및 하부면을 따라 형성되는 것이 바람직하다.
도 3d를 참조하면, 상기 게이트 전극(260)을 형성한 후, 상기 제 1 트랜치(231)의 내부를 채우는 절연막(280)을 형성한다.
이때, 상기 절연막(280)은 스텝커버리지(step coverage)의 문제가 무시되므로, PE-TEOS막, PE-SiO2막, LTO(Low Temperature Oxide)막, BPSG(Boron Phosphorus Silicate Glass)막 및 이들의 적층막 중 어느 하나로 이루어지며, 가격이 저렴하고 증착 속도가 높은 PE-TEOS막, PE-SiO2막으로 이루어지는 것이 바람직하다.
도 3e를 참조하면, 상기 절연막(280)을 형성한 후, 상기 기판의 상면 및 하 면에 소정의 도전성 물질을 증착한다. 상기 도전성 물질은 금(Au), 은(Ag), 알루미늄(Al), 구리 또는 이들의 등가물인 것이 바람직하나, 본 발명에서 그 재질을 한정하는 것은 아니다.
보다 상세히 설명하며, 상기 기판의 상면에 일정 두께의 알루미늄 또는 구리를 증착하여 소오스 전극을 형성하며, 상기 기판의 하면에는 일정 두께의 금 또는 은을 증착하여 드레인 전극(300)을 형성한다.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 트랜치형 전계 효과 트랜지스터는 상기 절연막(280)을 다중 프로파일로 이루어지는 트랜치(230)의 내부를 채우는 형상으로 이루어지도록 하여 상기 소오스 전극(290)의 하부 구조가 평탄화된다.
따라서, 상기 소오스 전극(290)의 스텝 커버리지가 향상되며, 이에 따라 와이어 본딩 작업시 발생할 수 있는 상기 절연막(280)의 파괴를 방지할 수 있다.
상기한 바와 같이 본 발명에 따르면, 본 발명은 다중 트랜치를 구비하여 평탄도가 우수하며, 와이어 본딩 시에 발생할 수 있는 절연막의 파괴를 방지할 수 있는 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법을 제공할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 일정 깊이로 형성된 다중 프로파일의 트랜치를 구비하는 기판과;게이트 전극과;상기 게이트 전극 상부에 형성된 절연막을 구비하며,상기 게이트 전극 및 절연막은 상기 다중 프로파일의 트랜치 내부에 형성되는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 1항에 있어서,상기 기판은 드레인 영역 및 상기 드레인 영역 상에 형성된 바디 영역을 구비하며,상기 트랜치는 상기 드레인 영역 및 바디 영역에 일정 깊이로 형성된 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 2항에 있어서,상기 다중 프로파일의 트랜치는 제 1 트랜치 및 상기 제 1 트랜치 내의 일부분에 형성된 제 2 트랜치로 이루어지는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 3항에 있어서,상기 제 1 트랜치는 상기 바디 영역에 일정 깊이로 형성되며,상기 제 2 트랜치는 상기 바디 영역 및 드레인 영역에 일정 깊이로 형성된 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 4항에 있어서,상기 바디 영역의 일부분에 형성된 소오스 영역을 더 구비하며,상기 소오스 영역은 상기 제 1 트랜치를 측벽 및 하부면을 따라 형성된 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 3항에 있어서,상기 게이트 전극은 상기 제 2 트랜치의 내부를 채우며 형성되며,상기 절연막은 상기 게이트 전극의 상부에 형성되어 상기 제 1 트랜치의 내부를 채우는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 3항에 있어서,상기 제 2 트랜치의 표면에는 산화막을 더 구비하여 상기 게이트 전극을 절연시키는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터.
- 제 1항에 있어서,상기 절연막은 PE-TEOS막, PE-SiO2막, LTO막, BPSG막 및 이들의 적층막 중 어느 하나로 이루어지는 것을 특징으로 하는 전계 효과 트랜지스터.
- 기판에 제 1 트랜치 및 상기 제 1 트랜치 내부에 형성된 제 2 트랜치를 일정 깊이로 형성하는 단계와;상기 제 2 트랜치 내부를 채우는 게이트 전극을 형성하는 단계와;상기 게이트 전극의 상부에 형성되며, 상기 제 1 트랜치를 채우는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터의 제조 방법.
- 제 9항에 있어서,상기 제 1 트랜치 및 제 2 트랜치를 형성한 후,상기 제 2 트랜치의 표면을 따라 상기 게이트 전극을 절연시키는 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터의 제조 방법.
- 제 9항에 있어서,상기 절연막이 형성된 기판의 상ㆍ하면에 드레인 전극 및 소오스 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜치형 전계 효과 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050011775A KR100777157B1 (ko) | 2005-02-14 | 2005-02-14 | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050011775A KR100777157B1 (ko) | 2005-02-14 | 2005-02-14 | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060091087A true KR20060091087A (ko) | 2006-08-18 |
| KR100777157B1 KR100777157B1 (ko) | 2007-11-16 |
Family
ID=37592990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050011775A KR100777157B1 (ko) | 2005-02-14 | 2005-02-14 | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100777157B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004401A (ko) * | 1997-06-27 | 1999-01-15 | 김영환 | 반도체 소자의 트랜지스터 제조 방법 |
| KR19990024787A (ko) * | 1997-09-08 | 1999-04-06 | 구본준 | 반도체 소자의 구조 및 제조 방법 |
| JP2002314081A (ja) | 2001-04-12 | 2002-10-25 | Denso Corp | トレンチゲート型半導体装置およびその製造方法 |
| JP2003008010A (ja) | 2001-06-27 | 2003-01-10 | Sony Corp | 二重溝ゲート型トランジスタの製造方法 |
-
2005
- 2005-02-14 KR KR1020050011775A patent/KR100777157B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR100777157B1 (ko) | 2007-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9219003B2 (en) | Oxide terminated trench MOSFET with three or four masks | |
| US7868394B2 (en) | Metal-oxide-semiconductor transistor and method of manufacturing the same | |
| JP5089284B2 (ja) | 省スペース型のエッジ構造を有する半導体素子 | |
| US7371641B2 (en) | Method of making a trench MOSFET with deposited oxide | |
| US8735249B2 (en) | Trenched power semiconductor device and fabrication method thereof | |
| CN111969059A (zh) | 一种屏蔽栅沟槽式金属氧化物半导体场效应管 | |
| US7629646B2 (en) | Trench MOSFET with terraced gate and manufacturing method thereof | |
| JP2008084901A (ja) | 半導体装置およびその製造方法 | |
| US11527633B2 (en) | Trench gate device and method for making the same | |
| TWI644428B (zh) | Vdmos及其製造方法 | |
| CN113690303A (zh) | 半导体器件及其制备方法 | |
| US10707342B2 (en) | Transistor having at least one transistor cell with a field electrode | |
| CN113921614B (zh) | 一种半导体功率器件结构及其制造方法 | |
| CN113809148B (zh) | 功率元件及其制造方法 | |
| KR100777157B1 (ko) | 트랜치형 전계 효과 트랜지스터 및 이의 제조 방법 | |
| CN211265483U (zh) | 一种功率半导体器件 | |
| CN108376708B (zh) | 具有耐压结构的半导体器件及其制作方法 | |
| US9496357B2 (en) | Semiconductor device | |
| CN101826551A (zh) | 具有低栅电阻的沟槽型半导体功率器件及其制备方法 | |
| EP3863066A1 (en) | Transistor device and method of fabricating a gate of a transistor device | |
| US20230246071A1 (en) | Semiconductor transistor device having a titled body contact area and method of manufacturing the same | |
| US20190334019A1 (en) | Top structure of insulated gate bipolar transistor (igbt) with improved injection enhancement | |
| CN115084219A (zh) | GaN异质结垂直半导体器件及制备方法 | |
| CN116314329A (zh) | 超结沟槽栅mosfet及其制备方法 | |
| CN117059485A (zh) | 一种提升多次外延超结品质因数的器件的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
| FPAY | Annual fee payment |
Payment date: 20121031 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20131016 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20141027 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20151026 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20161024 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20171030 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20181010 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20191010 Year of fee payment: 13 |