JP2003008010A

JP2003008010A - 二重溝ゲート型トランジスタの製造方法

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Publication number: JP2003008010A
Application number: JP2001195053A
Authority: JP
Inventors: Toshiharu Suzuki; 俊治鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-27
Filing date: 2001-06-27
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】実効的なゲート長を規定する溝の加工精度を
高めて、トランジスタの閾値電圧Ｖｔｈなどの特性制御
性、均一性を向上させる。【解決手段】素子分離４０２間のほぼ中央に、０．１
８［μｍ］程度の幅で第１の溝４０７を形成する。この
第１の溝４０７内に絶縁物の側壁４０８を形成し、この
側壁４０８をマスクとして第２の溝４１０を形成するた
めに、まず水蒸気を含む雰囲気中で、酸化速度の速い熱
酸化により３０［ｎｍ］程度の厚さで酸化膜４０９を成
長させる。その後、この酸化膜４０９を除去することに
よって第２の溝４１０が高い加工精度で形成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、二重溝ゲート型
トランジスタの製造方法に関し、特に、第１の溝内に側
壁をマスクとして第２の溝を形成する二重溝ゲート型Ｍ
ＩＳトランジスタの製造方法の改良に関する。

【０００２】

【従来の技術】ＭＯＳＬＳＩは、トランジスタのゲート
電極に金属を用いることによって動作の高速化、低消費
電力化を実現している。例えば、シリコンを用いたＭＯ
ＳＬＳＩは極めて多種の電化製品に採用され、低消費電
力化されてきているが、コンピュータあるいは画像処理
機器などでは、低消費電力化に加えて、動作の高速化が
ますます要求されるようになってきた。

【０００３】従来、トランジスタ回路の動作速度を高く
するための一つの方策は、ＬＳＩを構成する個々のトラ
ンジスタを微細化し、ＬＳＩの集積度を上げることであ
る。現在は、０．１８［μｍ］のデザインルール（設計
基準）のＬＳＩが量産に移行した段階にあるが、さら
に、０．1３［μｍ］から０．１０［μｍ］のデザイン
ルールに従った加工精度で、微細化されたＬＳＩが開発
されている。このように微細化された最先端の集積回路
技術によって、大規模の集積度を持つＬＳＩを構成する
場合、ドレイン電圧の影響による短チャネル効果を抑制
することが、個々のトランジスタの性能バラツキを抑え
るうえで極めて重要な課題となる。

【０００４】現在、実用化されているポリシリコンとＷ
−シリサイドのゲートを用いた自己整合型のＭＯ（Ｉ）
Ｓ型電界効果トランジスタでは、ドレインの不純物濃度
とその形状、及びチャネル領域のウェル不純物プロファ
イルなどを最適化するとともに、ドレイン端での斜めイ
オン注入などの方法が採用されている。これにより、チ
ャネルの導電型とは反対導電型の、所謂Ｈａｌｏ、又は
ポケットと呼ばれる不純物領域を形成することができ、
短チャネル効果の抑制を図っている。しかしながら、こ
れらの方法を実行する場合には多数のパラメータを最適
にチューニングする必要があり、多くのデータの取得
と、そのための多大の労力などを要する。従って、短チ
ャネル効果を抑制したＬＳＩの開発と量産化には長時間
を要している。

【０００５】また、０．１０［μｍ］以下に微細化した
設計に際して、単にデザインルールを微細にするだけで
は微細化トレンドに従ったトランジスタ性能を達成する
ことが難しく、これまでには採用されなかったような新
しい材料が必要となる。一例として０．１０［μｍ］以
下に微細化されたトランジスタのゲート絶縁膜は、シリ
コン酸化膜換算で２［ｎｍ］以下となり、直接トンネル
電流領域となる。そのため、シリコン酸化膜に代えて高
誘電率絶縁膜の採用が必要である。ゲート電極について
は、これまで用いられてきた多結晶シリコン電極が、ゲ
ート電極そのものの空乏化によってトランジスタ性能の
向上を妨げている。そのため、金属ゲート電極の採用が
必要とされ、すでにＴｉＮ、あるいはＭｏなどの金属を
採用することが提案され、検討が進められている。

【０００６】従来のポリシリコン電極では、ゲートの電
極パターンを元に自己整合的に拡張ソース・ドレインと
ソース・ドレインとを形成するセルフアライン法が採用
されていた。これに対して、ゲート電極に金属を用いる
場合には、金属電極がソース・ドレイン形成時の熱処理
に耐えることができないため、従来方法は採用できな
い。そこで、ゲート電極に金属を採用するためにゲート
電極の置き換えを行う方法が提案された。

【０００７】以下では、金属ゲート採用のための技術と
して、ダマシンゲート・トランジスタの製造方法と構造
について説明する。図５、図６は、所謂ダマシンゲート
法によりｎ型トランジスタを形成するための工程説明図
である。

【０００８】図５（ａ）では、ｐ型基板１０１に通常の
方法を用いて素子分離１０２とスルー膜１０３を形成す
る。その後、ＳｉＯ₂などのスルー膜１０３を通して、
イオン注入によりウェル１０４、及び閾値電圧Ｖｔｈを
適正化する層（図示せず）を形成する（同図（ｂ））。

【０００９】図５（ｃ）では、１,０００℃、３０分程
度の熱酸化により、３〜５［ｎｍ］程度のゲート酸化膜
１０５を形成し、その上に減圧ＣＶＤ（Chemical Vapor
Deposition）などの通常の方法によりダミーゲートと
なる５００［ｎｍ］程度の厚さのポリシリコン１０６を
堆積する。その後、通常のリソグラフィ技術とエッチン
グ技術を用いて、所望のデザインルールのゲートパター
ン１０６ａを形成する。このゲートパターン１０６ａを
マスクとして、拡張ソース・ドレイン１０７ａ，１０７
ｂとなる砒素などの不純物を、1０［ＫｅＶ］、１×１
０¹⁵［ｃｍ^-2］程度のイオン注入法により導入する（同
図（ｄ））。

【００１０】図５（ｅ）では、通常のＣＶＤ法によるＳ
ｉＯ₂膜堆積と、異方性のエッチング技術を用いて絶縁
物の側壁１０８を形成し、その後、再びイオン注入法を
用いてソース・ドレイン１０９ａ，１０９ｂとなる砒素
を、３０［ＫｅＶ］で３×１０¹⁵［ｃｍ^-2］程度導入す
る。

【００１１】つぎに、短チャネル効果を抑制するための
ポケット形成を行う。ここでは、１０°〜３０°の角度
で硼素などのｐ型不純物を、２０［ＫｅＶ］、１×１０
¹³［ｃｍ^-2］程度で注入し、図６（ａ）に示すようなポ
ケット１１０を形成する。この工程までにイオン注入に
より導入した不純物を活性化するために、電気炉での９
００℃、３０分程度、あるいは、急速加熱法（ＲＴＡ；
Rapid Thermal Annealing）による１０５０℃、１０秒
程度のアニールを施す。この後で、通常のＣＶＤ法によ
りＳｉＯ₂などの層間絶縁膜１１１を堆積し、続いて、
化学的研磨（ＣＭＰは、Chemical Mechanical Polishin
gの略であって、以下、ＣＭＰと言う。）技術を用いて
ダミーゲートであるポリシリコンのゲートパターン１０
６ａが露出するまで研磨する。このポリシリコンゲート
は、通常のエッチング法により取り除かれる（同図
（ｂ））。

【００１２】図６（ｃ）では、ポリシリコンの取り除か
れた溝部１１２に真のゲート電極となる金属１１３をス
パッタ法、あるいはＣＶＤ法などにより形成する。そし
て、再びＣＭＰにより平坦化した後、ソース・ドレイン
の取り出し電極１１４を形成してトランジスタとする
（同図（ｄ））。

【００１３】ここでは、ゲート酸化膜１０５を予め、ダ
ミーゲート形成の前に成長させておいたが、より信頼性
の高いゲート酸化膜を得るには、ダミーゲートを取り除
いた後に熱酸化により形成することが望ましい。また、
ゲート絶縁膜として、高誘電率を採用する場合にも、ダ
ミーゲートを取り除いた後にスパッタ法、あるいは、Ｃ
ＶＤ法などによりＺｒＯ₂、あるいは、Ａｌ₂Ｏ₃などの
高誘電率膜を堆積して、その後、金属ゲート電極材料を
堆積するという手順が採用される。

【００１４】このように金属ゲート電極や、さらには高
誘電率ゲート絶縁膜をも不純物の活性化アニール工程よ
り後に形成することによって、それらの熱工程による変
性や、上下の層との反応を最小限に抑えることができ
る。また、所謂ダマシンゲート法を採用することによ
り、金属ゲート電極を採り入れてゲートの空乏化を抑制
することができる。さらには、高誘電率ゲート絶縁膜採
用にも有利となる。

【００１５】ところが、ダマシンゲート法の基本的構造
は従来のセルフアライン型のＭＯ（Ｉ）Ｓ型電界効果ト
ランジスタと同じであって、相変わらず、短チャネル効
果に対する低減効果を十分に得ることができない。ま
た、この構造のトランジスタを作製する工程として、マ
スク枚数は通常のトランジスタと変わらないものの、一
旦作製したゲートをＣＭＰ、エッチングなどで取り除
き、再び充填するというように、工程数が増えるという
問題もある。

【００１６】そこで、つぎに短チャネル効果を効率的に
抑制する溝ゲート型トランジスタについて説明する。図
７、図８は、溝ゲート型トランジスタを形成する方法を
説明する工程説明図である。

【００１７】図７（ａ）では、ｐ型のシリコン基板２０
１にシャロートレンチなどの素子分離２０２を形成し、
ＳｉＯ₂などのスルー膜２０３を通して、イオン注入に
よりウェル２０４、及び閾値電圧Ｖｔｈを適正化する層
（図示せず）を形成する。

【００１８】図７（ｂ）では、ソース・ドレイン２０５
として用いるｎ型の不純物である燐、あるいは砒素など
を、５０［ＫｅＶ］（Ａｓ）、３×１０¹⁵［ｃｍ^-2］程
度のイオン注入により導入する。さらに、拡張ソース・
ドレイン２０６を形成する場合にはソース・ドレイン２
０５形成時よりも幾分低いエネルギーで、１×１０
¹⁵［ｃｍ^-2］程度のｎ型の不純物を注入する（同図
（ｃ））。ここで、この工程までにイオン注入により導
入した不純物を、電気炉で９００℃、３０分程度、ある
いは急速昇降温のＲＴＡによる１０５０℃、１０秒程度
の熱処理により、電気的に活性化しておく。

【００１９】図７（ｄ）では、層間膜２０７であるＳｉ
Ｏ₂などを堆積し、通常のリソグラフィ技術、ドライエ
ッチング技術などを用いて、層間膜２０７とシリコン基
板２０１に、ゲートとなる溝２０８を基板内のソース・
ドレイン２０５、拡張ソース・ドレイン２０６として導
入された不純物のプロファイル端まで、あるいはプロフ
ァイル端より数１０［ｎｍ］程度深くまで形成する。

【００２０】図８（ａ）では、通常の１，０００℃、３
０分程度の熱酸化により、溝２０８の底面、及び側壁の
基板部分に３から５［ｎｍ］程度のゲート酸化膜２０９
を成長させる。さらに、この溝２０８内にポリシリコン
とＷ−シリサイド、あるいは金属ゲート電極となるＴｉ
Ｎなどの金属を、通常のＣＶＤ法、あるいはスパッタ法
を用いて充填する（同図（ｂ））。最後に、層間膜２０
７に窓を空け、ソース・ドレインの取り出し電極２１１
ａ，２１１ｂを形成してトランジスタとする（同図
（ｃ））。

【００２１】この溝ゲート型トランジスタ構造では、ソ
ース２０５ａ，２０６ａ、及びドレイン２０５ｂ，２０
６ｂの距離がゲート長より長く、直接対向していないた
め、短チャネル効果が起こりにくい。また、短チャネル
効果に配慮せずにソース・ドレイン２０５、拡張ソース
・ドレイン２０６を厚く形成することができるため、ソ
ース抵抗の低減、後のシリサイド形成によるリーク低
減、低抵抗化を図ることが容易になる。さらに、この構
造のトランジスタを作製するための工程数が従来のもの
に比べて少ないという利点も備えている。

【００２２】

【発明が解決しようとする課題】上述した従来の技術
は、いずれも金属ゲート採用を可能とするものである
が、ダマシン法によるゲート電極では短チャネル効果に
対する低減効果が不十分であり、溝ゲート型トランジス
タによって、短チャンネル効果抑制と金属ゲート対応の
両立が可能となった。

【００２３】しかしながら、図８に示す溝ゲート構造の
トランジスタでは、ソース２０５ａ，２０６ａ、ドレイ
ン２０５ｂ，２０６ｂとゲート電極２１０は、互いに極
めて薄いゲート酸化膜２０９を介して広い範囲にわたっ
て対向しているため、ドレイン２０５ｂ，２０６ｂとゲ
ート電極２１０との間で著しく大きな容量が形成される
という問題があった。また、実効的なゲート長はリソグ
ラフィの能力で規定されるデザインルールより長くなる
傾向にあるため、この構造のトランジスタは超高速の動
作速度を得る目的に適しているとは言い難い。

【００２４】そこで、上記二つの従来技術に対して、短
チャンネル効果抑制と金属ゲート対応の両立を可能と
し、かつ、ゲートとソース・ドレインとの間の容量Ｃｇ
ｄ、Ｃｇｓを低減させる二重溝ゲート型ＭＩＳトランジ
スタが考案されている。二重溝ゲート型ＭＩＳトランジ
スタは短チャネル効果抑制に有利であり、金属ゲートに
対応するものであって、高誘電率ゲート絶縁膜を採用し
やすいという利点を持つことに加えて、上述した溝ゲー
ト型トランジスタに比べてＣｇｄ、Ｃｇｓを大幅に低減
できるものである。

【００２５】図９、図１０は、従来の二重溝ゲート型Ｍ
ＩＳトランジスタの製造プロセスを示す図である。ここ
では、実効ゲート長が０．１０［μｍ］程度のｎ型トラ
ンジスタを作製する製造プロセスについて説明する。

【００２６】図９（ａ）では、通常のトランジスタと同
様に、ｐ型のシリコン基板３０１に０.３４［μｍ］程
度の間隔を設けてシャロートレンチなどの素子分離３０
２を形成し、スルー膜３０３を通したイオン注入により
ウェル３０４、及び閾値電圧Ｖｔｈを適正化する層（図
示せず）を形成する不純物を導入しておく。このシリコ
ン基板３０１に対して、例えば５×１０¹⁵［ｃｍ^-2］程
度の濃度の燐、あるいは砒素などを、例えば０.１〜０.
２［μｍ］程度の深さにイオン注入することによって、
ソース・ドレインとなるｎ型の不純物導入層３０５が形
成される（同図（ｂ））。

【００２７】図９（ｃ）では、層間膜３０６としてＳｉ
Ｏ₂を通常のＣＶＤ法などにより０.２〜０.３［μｍ］
堆積する。これに、電気炉を用いた９００℃、３０分程
度、あるいは数秒間の１，０５０℃まで急速昇降温して
急速熱処理を施して、これまでイオン注入により導入し
た不純物を電気的に活性化する。その後、シリコン基板
３０１の素子分離３０２間のほぼ中央に、０．１８［μ
ｍ］程度の幅の第１の溝３０７を形成する。この第１の
溝３０７は、例えばＫｒＦエキシマレーザなどのリソグ
ラフィ技術により、層間膜３０６を貫通してｎ型の不純
物導入層３０５のプロファイルの端より１０［ｎｍ］程
度の深さまで達するものである。

【００２８】図９（ｄ）では、第１の溝３０７内にＣＶ
Ｄ法と異方性エッチングを組み合わせた通常の方法によ
って、厚さ０.０５［μｍ］程度の絶縁物の側壁３０８
が形成されるとともに、この側壁３０８部以外の溝底面
のシリコン基板を露出させる。その後、側壁３０８をマ
スクとして、側壁３０８間に露出されたシリコン基板３
０１を選択エッチングして、ソース・ドレインの不純物
導入層３０５のプロファイル端より数［ｎｍ］深く、第
２の溝３０９を形成する。

【００２９】図１０（ａ）では、第２の溝３０９を持つ
構造に対して、９５０℃、２０分程度の乾燥酸素中での
熱酸化により、２〜３［ｎｍ］程度のゲート酸化膜３１
０を堆積する。このゲート酸化膜３１０は、スパッタや
ＣＶＤを用いて堆積される高誘電率膜のゲート絶縁膜で
あってもよい。

【００３０】図１０（ｂ）では、第２の溝３０９を含む
第１の溝３０７にポリシリコンとＷ−シリサイドの２層
構造、あるいはＴｉＮなどの金属を埋め込んでゲート電
極３１１を形成する。最後に、層間膜３０６に窓を空
け、ソース・ドレインの取り出し電極３１２ａ，３１２
ｂを形成してトランジスタとする（同図（ｃ））。

【００３１】この二重溝ゲート型ＭＩＳトランジスタで
は、二重に溝ゲートが形成され、且、第１の溝３０７の
側壁面に比較的厚い絶縁膜が介在しているため、通常の
溝ゲート型トランジスタにおける３［ｎｍ］程度の絶縁
膜だけのゲート酸化膜２０９に比べて、高濃度のソース
・ドレインとゲート電極との間の容量（Ｃｇｄ、Ｃｇ
ｓ）を１０分の１程度まで低減することができる。

【００３２】また、第１の溝３０７に対して、第２の溝
３０９は側壁により自己整合的に形成されるだけでな
く、その幅は第１の溝３０７より狭い幅で形成される。
従って、第２の溝３０９は自動的に、フォトリソグラフ
ィの能力による溝幅よりも狭い幅であっても形成できる
ことになる。

【００３３】例えば、第１の溝３０７の幅０．１８［μ
ｍ］に対して、側壁３０８が０.０５［μｍ］の厚さに
形成されていれば、ゲート長が０.０８［μｍ］程度ま
で短いトランジスタを形成されることになる。現在、実
用化されているＫｒＦエキシマレーザ光（波長２４８
［ｎｍ］）でのフォトリソグラフ工程により、ゲート長
を０.０８［μｍ］程度、あるいは側壁３０８をさらに
厚くすればそれ以下で、トランジスタの形成が可能にな
ることを意味している。

【００３４】このように、二重溝ゲート型ＭＩＳトラン
ジスタは、金属ゲートに対応できるだけでなく短チャネ
ル効果の抑制に有利であり、高誘電率ゲート絶縁膜の採
用が容易であるという利点を有するとともに、従来の溝
ゲート型トランジスタに比べてＣｇｄ，Ｃｇｓを大幅に
低減できるものである。

【００３５】ところが、二重溝ゲート型ＭＩＳトランジ
スタは、実効ゲート長が第１、第２の溝の大きさによっ
て規定されるので、閾値電圧Ｖｔｈなどトランジスタの
特性を制御し、その均一性を確保するには、これらの溝
の加工精度を高くしなければならないという問題があっ
た。

【００３６】この発明の目的は、実効的なゲート長を規
定する溝の加工精度を高めて、トランジスタの閾値電圧
Ｖｔｈなどの特性制御性、均一性を向上させ、より微細
化されたゲート構造にも対応できる二重溝ゲート型トラ
ンジスタの製造方法を提供することにある。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に、素子分離、及びソース・ドレインとなる不純物層が
形成された基板に第１の溝を形成するとともに、該第１
の溝内に絶縁物の側壁を形成する第１の工程、及び該第
１の溝内に該側壁をマスクとして第２の溝を形成する第
２の工程を含む二重溝ゲート型トランジスタの製造方法
が提供される。この二重溝ゲート型トランジスタの製造
方法は、前記第１の工程の後に実施され、酸化速度の速
い熱酸化により前記第１の溝内を酸化する熱酸化工程
と、前記第２の工程の前に実施され、前記第１の溝内の
酸化膜を除去する酸化膜除去工程とから構成される。

【００３８】この二重溝ゲート型トランジスタの製造方
法では、前記第２の溝の加工精度を高めることができ
る。

【００３９】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。（第１の実施形態）図１、図２は、この発明の二重溝ゲ
ート型ＭＩＳトランジスタの製造プロセスを示す図であ
る。

【００４０】図１（ａ）では、通常のトランジスタと同
様に、ｐ型のシリコン基板４０１に０.３４［μｍ］程
度の間隔を設けてシャロートレンチなどの素子分離４０
２を形成し、スルー膜４０３を通したイオン注入により
ウェル４０４、及び閾値電圧Ｖｔｈを適正化する層（図
示せず）を形成する不純物を導入しておく。このシリコ
ン基板４０１に対して、例えば５×１０¹⁵［ｃｍ^-2］程
度の濃度の燐、あるいは砒素などのイオン注入を行い、
熱処理を施して、ソース・ドレインとなるｎ型不純物導
入層４０５を形成しておく（同図（ｂ））。

【００４１】図１（ｃ）では、通常のＣＶＤ法などによ
り、ＳｉＯ₂あるいはＳｉ₃Ｎ₄などの層間膜４０６を０.
２〜０.３［μｍ］堆積する。その後、層間膜４０６の
上から、通常の、例えばＫｒＦエキシマレーザのリソグ
ラフィ技術により、素子分離４０２間のほぼ中央に、
０．１８［μｍ］程度の幅で第１の溝４０７を形成す
る。シリコン基板４０１内では、第１の溝４０７が層間
膜４０６を貫通してｎ型不純物導入層４０５のプロファ
イルの端から１０［ｎｍ］程度の深さに達している。

【００４２】図１（ｄ）では、ＣＶＤ法と異方性エッチ
ングを組み合わせた通常の方法により厚さ０.０５［μ
ｍ］程度の絶縁物の側壁４０８を形成するとともに、異
方性エッチングにより側壁４０８部分以外の溝底面のシ
リコン基板４０１を露出させる。領域４０５ａ，４０５
ｂは、ソース・ドレインを構成する。

【００４３】図１（ｅ）では、例えば水蒸気を含む雰囲
気中で、酸化速度の速い熱酸化により３０［ｎｍ］程度
の厚さで酸化膜４０９を成長させる。１００％水蒸気雰
囲気であれば、９００℃、３０分程度の熱酸化により酸
化膜４０９を成長させることができる。

【００４４】図２（ａ）では、前工程で成長させた酸化
膜４０９を通常の異方性エッチングにより除去して、第
２の溝４１０を形成する。酸化膜４０９は、シリコン基
板４０１が熱酸化によって消費される厚さに対して、理
論上、２.７倍の厚さに形成されるものであるから、こ
こでは約１１［ｎｍ］だけシリコン基板４０１が酸化さ
れていると考えられる。従って、結果的に１１［ｎｍ］
の深さの第２の溝４１０が形成されたことになる。

【００４５】図２（ｂ）では、この二重の溝を持つ構造
に対して、９５０℃、２０分程度の乾燥酸素中での熱酸
化により２〜３［ｎｍ］程度のゲート酸化膜、あるい
は、スパッタやＣＶＤを用いてＡｌ₂Ｏ₃などの高誘電率
膜のゲート絶縁膜４１１を堆積する。

【００４６】図２（ｃ）では、ポリシリコンとＷ−シリ
サイドの２層構造、あるいはＴｉＮなどの金属を埋め込
んでから、ＣＭＰなどの技術を用いて平坦化し、ゲート
電極４１２を形成するとともに層間膜４０６を露出させ
る。その後、層間膜４０６にソース・ドレインの取り出
し電極４１３ａ，４１３ｂを形成してトランジスタとす
る（同図（ｄ））。

【００４７】第１の実施形態に示される第２の溝４１０
を形成する方法では、エッチングより格段に制御性の優
れた熱酸化によって、第２の溝４１０の深さを規定でき
る。そのため、結果として第２の溝４１０の加工精度を
３％以内に向上させることができる。また、この第１の
実施形態では、第２の溝４１０を酸化膜４０９のエッチ
ング除去により形成する熱工程で、ソース・ドレイン不
純物の活性加熱処理を兼ねることもできる。

【００４８】以上のように、この二重溝ゲート型ＭＩＳ
トランジスタの製造方法では、金属ゲートに対応できる
だけでなく短チャネル効果の抑制に有利であり、第２の
溝となるべき部位を熱酸化し、その後にこの酸化膜を除
去することによって、高い加工精度で第２の溝を形成す
ることができる。従って、トランジスタの閾値電圧Ｖｔ
ｈなどの特性を制御性良く、かつ高均一に形成すること
ができる。

【００４９】（第２の実施形態）図３、図４は、二重溝
ゲート型ＭＩＳトランジスタの別の製造プロセスを示す
図である。

【００５０】ここでは、図３（ａ）〜（ｄ）の工程は、
第１の実施形態の図１（ａ）〜（ｄ）で説明した工程と
同じであるので、それらの説明は省略する。すなわち、
図３（ｄ）に示す工程までに、第１の溝５０７内には、
厚さ０.０５［μｍ］程度の絶縁物の側壁５０８が形成
され、この側壁５０８部分以外の溝底面で、シリコン基
板５０１が露出している。

【００５１】図３（ｅ）では、第１の溝５０７内に露出
したシリコン基板５０１の表面層５０９を１０［ｎｍ］
程度の厚さで非晶質化しておく。表面層５０９の非晶質
化には、例えば１０［ＫｅＶ］、５×１０¹⁴［ｃｍ^-2］
程度の条件で、アルゴン（Ａｒ）イオンを注入する通常
のイオン注入技術を用いている。

【００５２】図４（ａ）では、第１の溝５０７内の表面
層５０９を、例えば水蒸気を含む雰囲気中で、９００
℃、２０分程度の酸化速度の速い熱酸化を行って、第１
の溝５０７内に３０［ｎｍ］程度の酸化膜５１０を成長
させている。その後、通常の異方性エッチングにより、
成長させた酸化膜５１０を除去する。

【００５３】この熱酸化では、消費されるシリコン基板
５０１の厚さに対して、その２.７倍の厚さの酸化膜５
１０が形成されるので、約１１［ｎｍ］のシリコン基板
５０１が酸化されたこととなり、結果的に１１［ｎｍ］
の第２の溝５１１が形成される（同図（ｂ））。

【００５４】図４（ｃ）では、この二重の溝を持つ構造
に対して、９５０℃、２０分程度の乾燥酸素中での熱酸
化により２〜３［ｎｍ］程度のゲート酸化膜、あるいは
スパッタやＣＶＤを用いてＡｌ₂Ｏ₃などの高誘電率膜の
ゲート絶縁膜５１２を堆積する。

【００５５】図４（ｄ）では、ポリシリコンとＷ−シリ
サイドの２層構造、あるいはＴｉＮなどの金属を埋め込
んでからゲート電極５１３を形成する。ここでは、ＣＭ
Ｐなどの技術を用いて平坦化し、層間膜５０６を露出さ
せる。その後、層間膜５０６にソース・ドレインの取り
出し電極５１４ａ，５１４ｂを形成してトランジスタと
する（同図（ｅ））。

【００５６】この第２の実施形態に示される第２の溝５
１１を形成する方法では、エッチングより格段に制御性
の優れた熱酸化によって第２の溝５１１の深さが規定さ
れるため、結果として第２の溝５１１の加工精度を３％
以内に向上させることができる。また、予めシリコン基
板５０１を非晶質化しているので、より酸化されやす
く、基板全体のサーマルバジェット（Thermal Budget）
を少なくし、すでに形成されている不純物層の再分布を
より少なくすることができる。

【００５７】ここで、非晶質化のためのイオン注入にお
いては、注入イオンのチャネリングを防止するために、
予めＣＶＤなどで数１０［ｎｍ］程度のＳｉＯ₂のスル
ー膜を形成しておくことが望ましい。その場合は、注入
イオンのＲｐがシリコン基板の数［ｎｍ］〜１０［ｎ
ｍ］程度の深さとなるように、イオン注入のエネルギー
を選ぶことが必要である。

【００５８】以上のように、この二重溝ゲート型ＭＩＳ
トランジスタの製造方法では、第２の溝となるべき部位
の熱酸化の前に予め、Ａｒイオンなどで非晶質化してお
くことにより、溝の形状の精度向上、及びサーマルバジ
ェットの低減を図ることができる。ここでは非晶質化す
るためのイオンとしてアルゴンを用いたが、注入エネル
ギーと注入量を適当に選ぶことにより、キセノン（Ｘ
ｅ），クリプトン（Ｋｒ）などのＡｒ以外の不活性ガス
を用いることもできる。

【００５９】（第３の実施形態）第３の実施形態は、第
２の実施形態と同様に、第１の溝５０７内に露出したシ
リコン基板の表面層を非晶質化する方法であるが、ここ
では第２の溝５１１を形成する前のイオン注入におい
て、注入元素としてＡｒイオンの代わりに、酸素イオン
を用いている。

【００６０】熱酸化の前に、酸素イオンによって第２の
溝となるべき部位を予め非晶質化しておくことにより、
溝の形状の精度向上、及びサーマルバジェットの低減を
図ることができる。また、酸素イオンは、例えば３［Ｋ
ｅＶ］程度のエネルギーで１×１０¹⁵［ｃｍ^-2]程度ま
で注入されるが、その後に熱酸化を施すことにより、第
２の溝となるべき部位が同時に酸化されるという利点が
ある。

【００６１】

【発明の効果】以上に説明したように、この発明の二重
溝ゲート型トランジスタの製造方法によれば、溝の加工
精度を高めることができ、従って、トランジスタの閾値
電圧Ｖｔｈなどの特性制御性、均一性が向上するので、
微細化されたゲート構造に好適である。

【図面の簡単な説明】

【図１】第１の実施形態の二重溝ゲート型ＭＩＳトラン
ジスタを形成するための工程説明図（その１）である。

【図２】第１の実施形態の二重溝ゲート型ＭＩＳトラン
ジスタを形成するための工程説明図（その２）である。

【図３】第２の実施形態の二重溝ゲート型ＭＩＳトラン
ジスタを形成するための工程説明図（その１）である。

【図４】第２の実施形態の二重溝ゲート型ＭＩＳトラン
ジスタを形成するための工程説明図（その２）である。

【図５】従来のダマシンゲート法によりｎ型トランジス
タを形成するための工程説明図（その１）である。

【図６】従来のダマシンゲート法によりｎ型トランジス
タを形成するための工程説明図（その２）である。

【図７】従来の溝ゲート型トランジスタを形成する方法
を説明する工程説明図（その１）である。

【図８】従来の溝ゲート型トランジスタを形成する方法
を説明する工程説明図（その２）である。

【図９】従来の二重溝ゲート型ＭＩＳトランジスタの製
造プロセスを示す図（その１）である。

【図１０】従来の二重溝ゲート型ＭＩＳトランジスタの
製造プロセスを示す図（その２）である。

【符号の説明】

４０１…ｐ型のシリコン基板、３０１、４０２…素子分
離、４０３…スルー膜、４０４…ウェル、４０５…ｎ型
不純物導入層、４０６…層間膜、４０７…第１の溝、４
０８…側壁、４０９…酸化膜、４１０…第２の溝、４１
１…ゲート絶縁膜、４１２…ゲート電極、４１３ａ，４
１３ｂ…ソース・ドレインの取り出し電極

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB30 BB40 CC05 DD26 DD28 DD75 EE03 EE14 EE16 FF14 GG09 GG10 GG12 HH12 HH14 5F140 AA06 AA22 AA39 BA01 BC06 BD11 BE01 BE03 BE07 BE09 BE10 BF01 BF04 BF10 BF11 BF18 BF43 BG08 BG36 BG38 BG39 BG40 BG52 BG53 BK13 BK25 CB04 CB08 CC03 CC08 CC12 CE00

Claims

【特許請求の範囲】

【請求項１】素子分離、及びソース・ドレインとなる
不純物層が形成された基板に第１の溝を形成するととも
に、該第１の溝内に絶縁物の側壁を形成する第１の工
程、及び該第１の溝内に該側壁をマスクとして第２の溝
を形成する第２の工程を含む二重溝ゲート型トランジス
タの製造方法において、前記第１の工程の後に実施され、酸化速度の速い熱酸化
により前記第１の溝内を酸化する熱酸化工程と、前記第２の工程の前に実施され、前記第１の溝内の酸化
膜を除去する酸化膜除去工程と、を備え、前記第２の溝の加工精度を高めたことを特徴とする二重
溝ゲート型トランジスタの製造方法。
【請求項２】前記熱酸化工程では、酸化速度の速い熱
酸化法として水蒸気酸化を行うことを特徴とする請求項
１記載の二重溝ゲート型トランジスタの製造方法。
【請求項３】前記熱酸化工程の前に、前記第１の溝内
の所定領域をイオン注入により非晶質化するイオン注入
工程を実施することを特徴とする請求項１記載の二重溝
ゲート型トランジスタの製造方法。
【請求項４】前記イオン注入工程では、注入元素とし
て不活性ガスイオンを用いることを特徴とする請求項３
記載の二重溝ゲート型トランジスタの製造方法。
【請求項５】前記イオン注入工程では、注入元素とし
て酸素イオンを用いて酸化膜を形成することを特徴とす
る請求項３記載の二重溝ゲート型トランジスタの製造方
法。
【請求項６】さらに、前記第２の工程の後に、シリコ
ン酸化膜より誘電率の高いゲート絶縁膜を前記第２の溝
内に形成する工程を実施することを特徴とする請求項１
記載の二重溝ゲート型トランジスタの製造方法。
【請求項７】さらに、前記第２の溝内にゲート電極と
なる金属を埋め込む工程を実施することを特徴とする請
求項１記載の二重溝ゲート型トランジスタの製造方法。