CN117059485A - 一种提升多次外延超结品质因数的器件的制作方法 - Google Patents
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Abstract
本发明涉及一种提升多次外延超结品质因数的器件的制作方法。本发明包括提供第一导电类型硅衬底；在所述第一导电类型衬底表面制作第一导电类型外延层；在所述第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；在所述第二导电类型柱上方形成第二导电类型体区和位于第二导电类型体区内的第一导电类型源区；在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层及位于栅氧化层上的栅极多晶硅；在器件表面通过光刻形成沟槽，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区。本发明将栅极从平面型变为沟槽型，可同时降低Rdson和Qgd，有效改善器件品质因数FOM。
Description
技术领域
本发明涉及微电子技术领域，尤其是指一种提升多次外延超结品质因数的器件的制作方法。
背景技术
传统功率MOSFET器件的导通电阻主要由漂移区的长度和掺杂浓度决定，漂移区的长度越小，导通电阻越小，漂移区的掺杂浓度越高，导通电阻越小。然而这两方面的改变会导致器件的击穿电压降低，因此导通电阻和击穿电压是矛盾关系或者折中关系，即导通电阻的降低受击穿电压的限制。
现有平面型Multi-EPI超结MOSFET由于N型外延层（N-EPI）浓度的提高，器件总体导通电阻（Rdson）中外延电阻（RN-EPI）的占比已大幅下降，JFET电阻RJFET（结型场效应晶体管的电阻）占比大幅提升，且对于功率器件的品质因数FOM（Figure of Merit，FOM=Rdson*Qgd）的提升需要从Rdson和Qgd（栅-漏电荷，Gate-Drain Charge）两个方面来改善；对平面型超结而言，单纯缩短多晶硅（Polysilicon）宽度，虽然可以大幅降低Qgd，但是也可能带来RJFET大幅提高，从而使得Rdson大幅提高，工艺控制难度略大，易导致产品Rdson稳定性下降。
发明内容
为此，本发明提供一种提升多次外延超结品质因数的器件的制作方法，通过此方法得到的器件使其栅极（Gate）从平面型变为沟槽型，可同时降低Rdson和Qgd，有效改善器件品质因数FOM。
为解决上述技术问题，本发明提供一种提升多次外延超结品质因数的器件的制作方法，所述器件包括若干个相互并联的超结器件单，所述超结器件单元的制作方法包括：
提供第一导电类型硅衬底；
在所述第一导电类型衬底表面制作第一导电类型外延层；
在所述第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；
在器件表面通过光刻形成沟槽，在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层及位于栅氧化层上的栅极多晶硅；
通过注入第二导电类型杂质，并高温退火，在所述第二导电类型柱上方形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区；
在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；
在金属接触通孔内淀积金属，得到源极金属；
在所述第一导电类型衬底的下表面制作漏极金属。
在本发明的一种实施方式中，所述在所述第一导电类型衬底表面制作第一导电类型外延层，包括：
在所述第一导电类型衬底表面生长一层第一第一导电类型外延层；
在所述第一第一导电类型外延层的表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层，然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区；
在所述第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在所述第二第一导电类型外延层表面继续普遍注入第二导电类型杂质，然后再选择性注入第一导电类型杂质；
重复上述步骤，依次形成第三第一导电类型外延层、第四第一导电类型外延层、第五第一导电类型外延层，最后再生长一层顶层第一导电类型外延层，形成第一导电类型外延层。
在本发明的一种实施方式中，所述第二导电类型柱和所述第一导电类型柱通过对所述第一导电类型外延层注入的杂质离子进行高温退火形成。
在本发明的一种实施方式中，所述绝缘介质层分别与所述栅氧化层、所述栅极多晶硅和所述第一导电类型源区接触。
在本发明的一种实施方式中，所述栅氧化层形成有氧化层沟槽，所述栅极多晶硅位于所述氧化层沟槽内。
在本发明的一种实施方式中，所述栅极多晶硅上表面与所述沟槽上端面齐平。
在本发明的一种实施方式中，所述栅氧化层上表面与所述沟槽上端面齐平。
在本发明的一种实施方式中，所述源极金属包围所述绝缘介质层并与所述第一导电类型源区和所述第二导电类型体区接触。
在本发明的一种实施方式中，所述器件包括N型功率半导体器件的超结器件单元和P型功率半导体器件的超结器件单元，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，所述第一导电类型为P型，所述第二导电类型为N型。
在本发明的一种实施方式中，所述器件包括IGBT器件和MOSFET器件。
本发明的上述技术方案相比现有技术具有以下优点：
本发明所述的一种提升多次外延超结品质因数的器件的制作方法，将器件Gate从平面型变为沟槽型可以同时降低Rdson和Qgd，有效改善器件品质因数FOM。由于平面型Multi-EPI超结结构中常有JFET电阻，它的存在会增加器件的Rdson，通过转变为沟槽型结构，可以去除RJFET，从而有效降低器件的Rdson。
本发明通过工艺过程中温度、压力、气体流量等参数的调节，可以使沟槽底部栅氧层相较于沟槽侧壁更厚，从而降低了器件的栅-漏电荷（Qgd），进一步改善了器件的品质因数FOM。
本发明的沟槽型Multi-EPI超结还具有相同AA（（Anode to Anode））面积下更低的Rdson的优势。因此，它具有更小的单位面积导通电阻(Rsp)，这意味着在相同大小的晶圆上可以制造更多的器件，从而有效降低器件的成本。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明。
图1是本发明的制作流程图。
图1a为本发明在N型衬底上形成第一N型外延层的剖视结构示意图。
图1b为本发明形成未扩散的P型层和N型区的剖视结构示意图。
图1c为本发明在第一N型外延层上形成第二N型外延层的剖视结构示意图。
图1d为本发明形成N型外延层的剖视结构示意图。
图1e为本发明形成P型柱、N型柱的剖视结构示意图。
图1f为本发明形成P型体区、N型源区的剖视结构示意图。
图1g为本发明形成栅氧化层、栅极多晶硅的剖视结构示意图。
图1h为本发明形成源极金属和漏极金属的剖视结构示意图。
图2为现有的平面型Multi-EPI超结MOSFET结构示意图。
说明书附图标记说明：
1、漏极金属；2、N型衬底；3、N型外延层；31、第一N型外延层；32、第二N型外延层、33、第三N型外延层；34、第四N型外延层；35、第五N型外延层；36、顶层N型外延层；4、P型柱；5、N型柱；6、栅氧化层；7、栅极多晶硅；8、P型体区；9、N型源区；10、绝缘介质层；11、源极金属；12、P型层；13、N型区。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
本发明中，如果有描述到方向(上、下、左、右、前及后)时，其仅是为了便于描述本发明的技术方案，而不是指示或暗示所指的技术特征必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明中，“若干”的含义是一个或者多个，“多个”的含义是两个以上，“大于”“小于”“超过”等理解为不包括本数；“以上”“以下”“以内”等理解为包括本数。在本发明的描述中，如果有描述到“第一”“第二”仅用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明中，除非另有明确的限定，“设置”“安装”“连接”等词语应做广义理解，例如，可以是直接相连，也可以通过中间媒介间接相连；可以是固定连接，也可以是可拆卸连接，还可以是一体成型；可以是机械连接，也可以是电连接或能够互相通讯；可以是两个元件内部的连通或两个元件的相互作用关系。所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
参照图1所示，一种提升多次外延超结品质因数的器件的制作方法，适用于IGBT器件和MOSFET器件，以N型功率半导体器件的超结结构为例，所述器件包括若干个相互并联的超结器件单，所述超结器件单元的制作方法包括：
S1、提供N型硅衬底；
S2、在所述N型衬底2表面制作N型外延层3；具体包括：
S201、在所述N型衬底2表面生长一层第一N型外延层31；参照图1a所示；
S202、在所述第一N型外延层31的表面普遍注入P型杂质，形成未扩散的P型层12，然后再选择性注入N型杂质，形成未扩散的N型区13；参照图1b所示；
S203、在所述第一N型外延层31上继续生长一层第二N型外延层32，在所述第二N型外延层32表面继续普遍注入P型杂质，然后再选择性注入N型杂质；参照图1c所示；
S204、重复上述步骤，依次形成第三N型外延层3、第四N型外延层34、第五N型外延层35，最后再生长一层顶层N型外延层36，形成N型外延层3。参照图1d所示；
S3、在所述N型外延层3内形成交替分布的P型柱4和N型柱5；所述P型柱4和所述N型柱5通过对所述N型外延层3注入的杂质离子进行高温退火形成。参照图1e所示；
S4、在器件表面通过光刻形成沟槽，在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层6及位于栅氧化层6上的栅极多晶硅7；参照图1f所示；
S5、通过注入P型杂质，并高温退火，在所述P型柱4上方形成P型体区8，然后再选择性注入N型杂质，形成位于P型体区8内的N型源区9，其中：
所述沟槽分别延伸至所述N型源区9和所述P型体区8，所述栅氧化层6形成有氧化层沟槽，所述栅极多晶硅7位于所述氧化层沟槽内；所述栅极多晶硅7上表面与所述沟槽上端面齐平；所述栅氧化层6上表面与所述沟槽上端面齐平。参照图1g所示。
S6、在器件表面淀积绝缘介质层10，选择性刻蚀绝缘介质层10，形成金属接触通孔；其中，所述绝缘介质层10分别与所述栅氧化层6、所述栅极多晶硅7和所述N型源区9接触。
S7、在金属接触通孔内淀积金属，得到源极金属11；其中，所述源极金属11包围所述绝缘介质层10并与所述N型源区9和所述P型体区8接触。
S8、在所述N型衬底2的下表面制作漏极金属1，从而完成制作。参照图1h所示。
参照图2所示，现有结构的平面型Multi-EPI超结MOSFET由于N型外延层3（N-EPI）浓度的提高，器件总体导通电阻（Rdson）中外延电阻（RN-EPI）的占比已大幅下降，JFET电阻RJFET（结型场效应晶体管的电阻）占比大幅提升，且对于功率器件的品质因数FOM（Figureof Merit，FOM=Rdson*Qgd）的提升需要从Rdson和Qgd（栅-漏电荷，Gate-Drain Charge）两个方面来改善；对平面型超结而言，单纯缩短多晶硅（Polysilicon）宽度，虽然可以大幅降低Qgd，但是也可能带来RJFET大幅提高，从而使得Rdson大幅提高，工艺控制难度略大，易导致产品Rdson稳定性下降。
而通过本发明制作方法形成的器件结构，其Gate从平面型变为沟槽型可以同时降低Rdson和Qgd，有效改善器件品质因数FOM。由于平面型Multi-EPI超结结构中常有JFET电阻，它的存在会增加器件的Rdson，通过转变为沟槽型结构，可以去除RJFET，从而有效降低器件的Rdson；通过工艺过程中温度、压力、气体流量等参数的调节，可以使沟槽底部栅氧层相较于沟槽侧壁更厚，从而降低了器件的栅-漏电荷（Qgd），进一步改善了器件的品质因数FOM。并在相同AA（（Anode to Anode））面积下更低的Rdson的优势。因此，它具有更小的单位面积导通电阻(Rsp)，在相同大小的晶圆上可以制造更多的器件，从而有效降低器件的成本。
最后所应说明的是，以上具体实施方式仅用以说明本发明的技术方案而非限制，尽管参照实例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种提升多次外延超结品质因数的器件的制作方法，所述器件包括若干个相互并联的超结器件单，其特征在于，所述超结器件单元的制作方法包括：
提供第一导电类型硅衬底；
在所述第一导电类型衬底表面制作第一导电类型外延层；
在所述第一导电类型外延层内形成交替分布的第二导电类型柱和第一导电类型柱；
在器件表面通过光刻形成沟槽，在所述沟槽表面生长一层氧化层，在所述氧化层上沉积导电多晶硅，在所述沟槽内得到栅氧化层及位于栅氧化层上的栅极多晶硅；
通过注入第二导电类型杂质，并高温退火，在所述第二导电类型柱上方形成第二导电类型体区，然后再选择性注入第一导电类型杂质，形成位于第二导电类型体区内的第一导电类型源区，所述沟槽分别延伸至所述第一导电类型源区和所述第二导电类型体区；
在器件表面淀积绝缘介质层，选择性刻蚀绝缘介质层，形成金属接触通孔；
在金属接触通孔内淀积金属，得到源极金属；
在所述第一导电类型衬底的下表面制作漏极金属。
2.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述在所述第一导电类型衬底表面制作第一导电类型外延层，包括：
在所述第一导电类型衬底表面生长一层第一第一导电类型外延层；
在所述第一第一导电类型外延层的表面普遍注入第二导电类型杂质，形成未扩散的第二导电类型层，然后再选择性注入第一导电类型杂质，形成未扩散的第一导电类型区；
在所述第一第一导电类型外延层上继续生长一层第二第一导电类型外延层，在所述第二第一导电类型外延层表面继续普遍注入第二导电类型杂质，然后再选择性注入第一导电类型杂质；
重复上述步骤，依次形成第三第一导电类型外延层、第四第一导电类型外延层、第五第一导电类型外延层，最后再生长一层顶层第一导电类型外延层，形成第一导电类型外延层。
3.根据权利要求2所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述第二导电类型柱和所述第一导电类型柱通过对所述第一导电类型外延层注入的杂质离子进行高温退火形成。
4.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述绝缘介质层分别与所述栅氧化层、所述栅极多晶硅和所述第一导电类型源区接触。
5.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述栅氧化层形成有氧化层沟槽，所述栅极多晶硅位于所述氧化层沟槽内。
6.根据权利要求1或5所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述栅极多晶硅上表面与所述沟槽上端面齐平。
7.根据权利要求1或5所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述栅氧化层上表面与所述沟槽上端面齐平。
8.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述源极金属包围所述绝缘介质层并与所述第一导电类型源区和所述第二导电类型体区接触。
9.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述器件包括N型功率半导体器件的超结器件单元和P型功率半导体器件的超结器件单元，对于N型功率半导体器件的超结结构，所述第一导电类型为N型，所述第二导电类型为P型，对于P型半导体器件的超结结构，所述第一导电类型为P型，所述第二导电类型为N型。
10.根据权利要求1所述的一种提升多次外延超结品质因数的器件的制作方法，其特征在于，所述器件包括IGBT器件和MOSFET器件。
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| CN202311028751.XA Pending CN117059485A (zh) | 2023-08-16 | 2023-08-16 | 一种提升多次外延超结品质因数的器件的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117059485A (zh) |
-
2023
- 2023-08-16 CN CN202311028751.XA patent/CN117059485A/zh active Pending
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