KR20060090224A - 기판처리방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 61
- 229910052751 metal Inorganic materials 0.000 claims abstract description 61
- 150000003377 silicon compounds Chemical class 0.000 claims abstract description 36
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000002344 surface layer Substances 0.000 claims abstract description 20
- 238000003672 processing method Methods 0.000 claims abstract description 17
- 238000000137 annealing Methods 0.000 claims description 17
- 239000007789 gas Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 13
- 239000012495 reaction gas Substances 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 11
- 230000004913 activation Effects 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 239000003963 antioxidant agent Substances 0.000 claims description 4
- 230000003078 antioxidant effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 abstract description 23
- 239000012535 impurity Substances 0.000 abstract description 9
- 238000009826 distribution Methods 0.000 abstract description 5
- 230000002411 adverse Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 78
- 238000004140 cleaning Methods 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 13
- 229910019001 CoSi Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
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- Ceramic Engineering (AREA)
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Abstract
이 기판처리방법 및 기판처리장치는, MOSFET(11)의 게이트(21), 소스(15), 드레인(17) 표층에 형성된 자연 산화막을, 활성화된 NF3 가스로 제거하고, 이 자연산화막이 제거된 게이트(21), 소스(15), 드레인(17)의 표면에 Co막(91)을 형성하고, 이 MOSFET에 대해서 저온 어닐을 실시하여, 이 Co막(91)과 게이트(21), 소스(15), 드레인(17)의 실리콘 화합물을 반응시켜 이 실리콘 화합물의 표층에 금속 실리사이드층을 형성한다. 따라서, 열이력이 기판중의 불순물의 분포에 바람직하지 않은 영향을 주게 되는 고온 어닐을 필요로 하지 않는 처리방법을 제공할 수 있다.
Description
본 발명은, 금속 실리사이드층을 Si계 재료층의 표층에 형성하는 기판처리방법 및 처리장치에 관한 것이다.
반도체장치의 고집적화에 수반하여, 예를 들면 MOSFET에 있어서, 불순물 확산층인 소스, 드레인의 낮은 저항화가 중요시되고 있다.
이 불순물 확산층의 낮은 저항화의 수법으로서는, 전기저항이 낮은 금속 실리사이드층을 불순물 확산층의 표면에 형성하는 실리사이드화 수법이 개발되어 있다. 실리사이드화 수법은, Si계 재료층의 전체면에 실리사이드화할 수 있는 금속막을 얇게 퇴적시켜, 열처리(실리사이드화 어닐링)를 실시하고, 금속막과 Si계 재료층이 접촉한 부분에서 실리사이드화 반응을 진행시켜, 금속 실리사이드를 형성하는 방법이다.
이 실리사이드화 공정을 실시하기 위해서는, 그 전공정으로서 Si계 재료층의 표면에 형성되어 있는 자연 산화막을 제거할 필요가 있다. 종래에, 이 자연 산화막의 제거 방법으로서는, DHF(HF/H2O) 등의 웨트세정이 채택되고 있었다.
한편, 종래의 기술에 관해서는, 일본 특허공개공보 2000-315662호, 특허공개공보 평성 10-335316호가 있다.
그런데, 이 DHF 세정을 채택하는 방법에서는, 금속 실리사이드층의 저항값을 충분히 내리기 위해서, 어닐 공정으로 550℃이상으로 가열할 필요가 있다. 도 6은 이것을 나타내는 그래프로서, DHF 세정을 채용했을 경우, 코발트 실리사이드의 저항값을 60ohm/sq 정도로 억제하기 위해서는, 550℃이상으로 가열할 필요가 있는 것을 알 수 있다. 이것은, DHF 세정을 하더라도 여전히 Si계 재료층 표면에 약간이나마 산화막이 잔존하고, 그 때문에 실리사이드화를 위해서 보다 많은 에너지를 필요로 하기 때문이다.
그러나, 가열 온도를 높게 하면, 이 고온 어닐에 기인하는 열이력(熱履歷) 이 기판속의 불순물의 분포에 바람직하지 않은 영향을 주어 버린다고 하는 문제점이 있었다.
본 발명은, 상기 문제점을 해결하기 위해서 이루어진 것으로서, 금속 실리사이드형성을 위한 고온 처리를 필요로 하지 않는 기판처리방법 및 기판처리장치를 제공하는 것을 목적으로 하고 있다.
[발명의 개시]
상기 목적을 달성하기 위해서, 청구의 범위 제 1 항에 기재된 발명은, 실리콘 화합물의 표층에 형성된 산화막을, 활성화된 반응 가스로 제거하는 공정과, 이 산화막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 공정과, 이 성막된 금속과 실리콘 화합물을 반응시켜 상기 실리콘 화합물의 표층에 금속 실리사이드를 형 성하는 공정을 구비한 것을 특징으로 하고 있다. 따라서, 열이력이 기판속의 불순물의 분포에 바람직하지 않은 영향을 미치게 되는 고온 어닐을 필요로 하지 않는 처리방법을 제공할 수 있다.
청구의 범위 제 2 항에 기재된 발명은, 상기 실리콘 화합물의 표면에 금속막을 성막하는 공정과, 상기 금속 실리사이드를 형성하는 공정을 동시에 행하는 것을 특징으로 하고 있다.
청구의 범위 제 3 항에 기재된 발명은, 상기 성막된 금속과 실리콘 화합물과의 반응은, 어닐하는 것에 의하여 행해짐과 함께, 상기 성막된 금속과 실리콘 화합물의 반응은 상기 실리콘 화합물의 표면에 금속을 성막하는 공정후에 이루어지는 것을 특징으로 하고 있다.
청구의 범위 제 4 항에 기재된 발명은, 상기 반응 가스가, NF3인 것을 특징으로 하고 있다.
청구의 범위 제 5 항에 기재된 발명은, 상기 활성화는, 플라즈마에 의해서 활성화된 활성화 가스에 반응 가스를 첨가하여 실시하는 것을 특징으로 하고 있다.
청구의 범위 제 6 항에 기재된 발명은, 상기 활성화 가스가, N2와 H2와의 혼합 가스인 것을 특징으로 하고 있다.
청구의 범위 제 7 항에 기재의 발명은, 상기 성막되는 금속이, Co인 것을 특징으로 하고 있다.
청구의 범위 제 8 항에 기재된 발명은, 상기 성막되는 금속이, Ni인 것을 특 징으로 하고 있다.
청구의 범위 제 9 항에 기재된 발명은, 상기 실리콘 화합물의 표면에 금속막을 성막하는 공정과, 상기 금속 실리사이드를 형성하는 공정과의 사이에, 형성된 금속막상에 산화방지막을 성막하는 공정을 구비한 것을 특징으로 하고 있다.
청구의 범위 제 10 항에 기재된 발명은, 상기 산화 방지막은, TiN막인 것을 특징으로 하고 있다.
청구의 범위 제 11 항에 기재된 발명은, 게이트와 소스, 드레인 영역과의 사이에 사이드월을 가진 MOS 트랜지스터에 있어서, 상기 게이트, 소스, 드레인 영역의 표층에 형성된 산화막을 활성화된 반응 가스로 제거하는 공정과, 이 산화막이 제거된 상기 게이트, 소스, 드레인 영역의 표면에 금속을 성막하는 공정과, 이 금속막이 성막된 상기 게이트, 소스, 드레인 영역을 어닐하여 상기 게이트, 소스, 드레인 영역의 표층에 금속 실리사이드를 형성하는 공정을 구비한 것을 특징으로 하고 있다.
청구의 범위 제 12 항에 기재된 발명은, 실리콘 화합물의 표층에 형성된 산화막을, 활성화된 반응 가스로 제거하는 산화막 제거실과, 이 산화막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 금속 성막실과, 상기 산화막 제거실과 상기 금속 성막실에 접속되어, 피처리체를 이들 산화막 제거실과 금속 성막실의 사이에서 반송하는 반송장치를 가진 반송실을 구비한 것을 특징으로 하고 있다.
청구의 범위 제 13 항에 기재된 발명은, 실리콘 화합물의 표층에 형성된 산화막에 활성화된 반응 가스를 반응시켜 생성막을 형성하는 생성막 형성실과, 이 생 성막이 형성된 실리콘 화합물을 가열하여, 상기 생성막을 기화시켜 제거하는 생성막 제거실과, 상기 생성막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 금속 성막실과, 상기 생성막 형성실과 상기 생성막 제거실과 상기 금속 성막실에 접속되고, 이들 생성막 형성실과 생성막 제거실과 금속 성막실의 사이에서 피처리체를 비반응성 분위기내에서 반송하는 반송장치를 가진 반송실을 구비한 것을 특징으로 하고 있다.
도 1은, 본 발명의 실시형태의 기판처리방법으로 MOSFET를 처리하는 경우의 제 1의 단계를 나타내는 단면도이다.
도 2는, 본 발명의 실시형태의 기판처리방법으로 MOSFET를 처리하는 경우의 제 2의 단계를 나타내는 단면도이다.
도 3은, 본 발명의 실시형태의 기판처리방법으로 MOSFET를 처리하는 경우의 제 3의 단계를 나타내는 단면도이다.
도 4는, 본 발명의 실시형태의 기판처리장치를 나타내는 평면도이다.
도 5는, 본 발명의 실시형태에 있어서 저온 처리를 실시하는 저온 처리실을 나타내는 단면도이다.
도 6은, DHF 세정을 실시했을 경우와 NOR 세정을 실시했을 경우에 있어서의 어닐 온도와 코발트 실리사이드 저항과의 관계를 나타내는 그래프이다.
[발명을 실시하기 위한 최선의 형태]
이하에, 본 발명의 기판처리방법 및 기판처리장치의 실시형태에 대하여 도 1 내지 도 6을 참조하여 설명한다.
도 1은, 본 발명의 처리 방법이 적용되는 MOSFET(11)를 나타내는 단면도이다. 이 도면에서 부호 13은 Si기판을 나타낸다. 이 Si기판(13)의 양측에는 불순물 확산층인 소스(15)와 드레인(17)이 형성되어 있다. 이 소스(15), 드레인(17)의 사이의 Si기판이 노출하고 있는 부분에는 게이트 산화막(19)을 통하여 다결정 실리콘으로 이루어지는 게이트(21)가 형성되어 있다. 그리고, 이 게이트(21)의 양측에는, 사이드월(23)이 형성되어 있다.
이러한 MOSFET(11)은, 도 4에 나타내는 기판처리장치(41)에서 처리된다. 이 기판처리장치(41)는, 중앙부에 반송실(43)을 가지고 있다. 이 반송실(43)에는, 웨이퍼 반송용의 반송장치가 설치되고 있다. 이 반송실(43)의 내부는, 비반응성 분위기, 예를 들면 진공으로 되어 있으며, 웨이퍼(W)의 반송중에 웨이퍼(W)에 자연 산화막이 발생하는 것을 억제할 수 있다. 이 반송실(43)에는, 처리되지 않은 웨이퍼(W)를 반송실(43)로 반입하기 위한 로드록실(45)이 접속되어 있다.
이 로드록실(45)의 반대측에는, 반송실(43)에 접속하여 저온처리실(47)이 설치되어 있다.
이 저온처리실(47)은, 도 5에 나타낸 바와 같이, 진공흡인할 수 있는 처리 용기(49)를 가지고 있으며, 이 처리 용기(49)내에는 처리될 웨이퍼(W)를 얹어 놓기 위한 얹어놓음대(51)가 설치되어 있다. 한편, 이 처리 용기(49)의 천정벽에는 플라즈마 형성관(53)이 설치되고, 이 플라즈마 형성관(53)을 통하여, 플라즈마에 의 해서 활성화된 N2가스, H2가스가 처리 용기(49)내로 공급된다. 이 플라즈마 형성관(53)의 하단에는, 아래쪽을 향하여 우산모양으로 펼쳐진 덮개부재(55)가 접속되어 있으며, 얹어놓음대(51) 위의 웨이퍼(W)를 향하여 가스를 효율적으로 흘러내리게 할 수 있도록 되어 있다.
또한, 덮개부재(55)의 안둘레측에는, 다수의 가스구멍(57)을 가진 고리형상의 샤워 헤드(59)가 배열설치되고, 이 샤워 헤드(59)에는, 연통관(61)이 접속되어 있다. 그리고, 이 연통관(61)을 통하여 NF3 가스가 샤워 헤드(59)에 공급되고, 다수의 가스구멍(57)으로부터 덮개부재(55)내로 공급된다. 이렇게 해서, 이 덮개부재(55)내에서 NF3 가스가 N2, H2의 활성 가스종에 충돌하여, NF3 가스도 활성화한다. 그리고, 이 활성화한 NF3가스가 웨이퍼(W) 상의 MOSFET의 표면에 형성된 자연 산화막과 반응하여, 생성막이 형성된다.
저온처리실(47)의 옆에는, 가열실(71)이 반송실(43)에 접속하여 설치되어 있다. 이 가열실(71)에는, 웨이퍼(W)가 저온처리실(47)로부터 반송실(43)을 경유하여 반입된다. 여기서는, 저온처리실(47)에서 웨이퍼(W)상의 MOSFET의 표면에 형성된 생성막을 가열함으로써, 기화시켜, 웨이퍼 표면을 세정한다.
상기 저온처리실(47)의 가열실(71)과 반대측에는, Co스퍼터링실(81)이 반송실(43)에 접속하여 설치되고, 이 Co스퍼터링실의 옆에는, TiN스퍼터링실(83)이 마찬가지로 반송실(43)에 접속하여 설치되어 있다. 이 Co스퍼터링실(81)에서는, 세정된 MOSFET의 표면에 스퍼터링에 의해서 Co막을 형성한다. 그리고, 다음의 TiN스 퍼터링실(83)에서는, 계속해서 이 Co막 위에 TiN막을 스퍼터링에 의해서 형성한다.
TiN 스퍼터링실(83)의 옆에는, 어닐실(85)이 반송실(43)에 접속하여 설치되어 있다. 이 어닐실(85)는, Co성막이 된 웨이퍼(W)에 어닐 공정을 실시하는 부분이다.
한편, 가열실(71)의 옆에는, 냉각실(87)이 반송실(43)에 접속되어 설치되어 있다. 여기서는, 처리되어 가열된 웨이퍼(W)를 냉각함으로써, 웨이퍼가 반응성 분위기로 되돌아와도, 반응하지 않도록 되어 있다.
이어서, 이러한 기판처리실(41)을 이용하여 MOSFET에 실리사이드화 처리를 실시하는 방법에 대하여 도 1 내지 도 3을 참조하여 설명한다.
먼저, 도 1에 나타내는 MOSFET를, 도 4에 나타내는 저온처리실(47)로 반입한다. 그리고, 그 속에서 활성화된 NF3와 자연 산화막을 반응시켜, 생성막을 형성시킨다.
그 다음에, 이 MOSFET를 가열실(71)로 반입하여 가열하고, 생성막을 기화시켜 세정을 실시한다(이하, 이 세정 방법을 NOR 세정이라고 한다).
이렇게 해서, 표면이 세정된 MOSFET를, 먼저 Co스퍼터링실(81)로 반입하고, 도 2에 나타낸 바와 같이, 표면에 Co막(91)을 형성하여, TiN 스퍼터링실(83)로 반입하여, 그 표면에 TiN막(93)을 형성한다. 이 TiN막(93)은 Co막(91)이 산화하는 것을 방지하기 위한 것이다.
그 다음에, 이 MOSFET를 어닐실(85)로 반입한다. 그리고, 여기서 저온(450∼550℃)에서 어닐을 실시하여, 소스(15), 드레인(17), 게이트(21) 표면에 CoSi층 (95)을 형성한다. 이 CoSi층(95)은 후술하는 CoSi2층과는 달리, 이 후에 실시되는 세정시의 마스크로서 기능하는 것이다.
여기서, 저온(450∼550℃) 어닐이 가능한 것은, 이하의 이유와 같다.
즉, 도 6에 나타낸 바와 같이, NOR 세정을 채택했을 경우, 어닐 온도 450∼550℃에서, 코발트 실리사이드의 저항을 60ohm/sq로 할 수 있다. 따라서, 이 기판처리방법에 있어서는, DHF 세정을 채택했을 경우와 달리 훨씬 저온에서 어닐할 수 있게 되어, 고온 어닐에 기인하는 열이력이 기판속의 불순물의 분포에 바람직하지 않은 영향을 주어 버리는 것을 방지할 수 있다.
다음에, 이 MOSFET를 반송실(43)과 로드록실(45)을 통하여 반출하고, 메탈 세정실(도시하지 않음)로 반입한다. 그리고, 여기서 SPM 세정을 실시하여, 잔존하고 있는 Co막과 TiN막을 제거한다. 여기서 먼저 형성한 CoSi층(95)은 SPM 세정을 해도 용해되지 않기 때문에 도 3에 나타낸 바와 같이, CoSi층(95)이 게이트(21), 소스(15), 드레인(17)의 표층에 노출한다.
그 후, 이 MOSFET를 메탈 세정실로부터 반출하여 제 2 어닐실(도시하지 않음)로 반입하여 650℃이상에서, 다시 어닐을 실시한다. 이에 따라서, 소스(15), 드레인(17), 게이트(21)의 표면에 형성된 CoSi층(95)을 CoSi2층(97)으로 변화시켜, 낮은 저항의 Co실리사이드층을 형성한다.
이와 같이, 상기 기판처리방법에 있어서는, MOSFET(11)의 게이트(21), 소스(15), 드레인(17) 표층에 형성된 자연산화막을, 활성화된 NF3 가스로 제거하고, 이 자연산화막이 제거된 게이트(21), 소스(15), 드레인(17)의 표면에 Co막(91)을 형성하고, 이 MOSFET에 대해서 저온 어닐(450∼550℃)을 실시하여, 이 Co막(91)과 게이트(21), 소스(15), 드레인(17)의 실리콘 화합물을 반응시켜 이 실리콘 화합물의 표층에 금속 실리사이드층을 형성하도록 하고 있다. 따라서, 자연산화막을 DHF 세정을 채택하여 제거하는 경우에 비해서, 어닐 공정을 보다 저온에서 실시할 수 있으며, 고온 어닐에 기인하는 열이력이 기판속의 불순물의 분포에 바람직하지 않은 영향을 미치는 것을 방지할 수 있다.
또한, Co막(91)의 표면에 TiN막(93)을 성막하고 있기 때문에, Co막 형성후에 Co막이 산화하는 것을 방지할 수 있다.
또한, 상기 기판처리장치(41)에 있어서는, 실리콘 화합물의 표층에 형성된 산화막에 활성화된 반응가스를 반응시켜 생성막을 형성하는 저온처리실(47)과, 이 생성막이 형성된 실리콘 화합물을 가열하여, 상기 생성막을 기화시켜 제거하는 가열실(71)과, 상기 생성막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 Co스퍼터링실(81)과, 상기 저온처리실(47)과 상기 가열실(71)과 Co스퍼터링실(81)에 접속되고, 이들 저온처리실(47)과 가열실(71)과 Co스퍼터링실(81)의 사이에서 웨이퍼를 비반응성 분위기에서 반송하는 반송장치를 가진 반송실(43)을 구비하고 있기 때문에, 산화막제거, Co막형성, Co실리사이드층 형성을 효율적으로 실시할 수 있음과 동시에, 이들 공정중에 불필요한 산화가 발생하는 것을 방지할 수 있다.
한편 상기 실시형태에서는, MOSFET의 게이트, 소스, 드레인 표면에 Co막을 형성하는 공정후에, Co실리사이드를 형성하는 공정을 실시하도록 하고 있지만, 이 것에 한정할 필요는 없고, 게이트, 소스, 드레인 표면에 Co막을 형성하는 공정과 Co실리사이드를 형성하는 공정을 동시에 실시하도록 해도 좋다. 이렇게 하면, 공정을 단축할 수 있어, 스루풋을 향상시킬 수 있다.
또한, 상기 실시형태에서는, MOSFET의 게이트, 소스, 드레인 표면에 Co 막을 형성하도록 하고 있지만, 이것에 한정할 필요는 없고, Ni막을 형성하도록 해도 좋다.
또한, 상기 실시형태에서는, MOSFET의 게이트, 소스, 드레인의 표면에 Co실리사이드를 형성하는 경우에 대하여 설명하고 있지만, 이것에 한정할 필요는 없고, 표층에 산화막이 형성되어 있는 실리콘 화합물에 있어서, 이 산화막을 제거한 후에 금속실리사이드를 형성하는 모든 경우에 적용해도 좋고, 예를 들면, 엘레베이티드 소스, 드레인에도 적용할 수 있음은 물론이다.
Claims (13)
- 실리콘 화합물의 표층에 형성된 산화막을, 활성화된 반응 가스로 제거하는 공정과,이 산화막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 공정과,이 성막된 금속과 실리콘 화합물을 반응시켜 상기 실리콘 화합물의 표층에 금속 실리사이드를 형성하는 공정을 구비한 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 실리콘 화합물의 표면에 금속막을 성막하는 공정과, 상기 금속 실리사이드를 형성하는 공정을 동시에 행하는 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 성막된 금속과 실리콘 화합물과의 반응은, 어닐함으로써 이루어짐과 함께, 상기 성막된 금속과 실리콘 화합물과의 반응은 상기 실리콘 화합물의 표면에 금속을 성막하는 공정의 후에 행하여지는 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 반응 가스는, NF3인 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 활성화는, 플라즈마에 의해서 활성화된 활성화 가스에 반응 가스를 첨가하여 행하는 것을 특징으로 하는 기판처리방법.
- 제 5 항에 있어서, 상기 활성화 가스는, N2와 H2와의 혼합 가스인 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 성막되는 금속은, Co인 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 성막되는 금속은, Ni인 것을 특징으로 하는 기판처리방법.
- 제 1 항에 있어서, 상기 실리콘 화합물의 표면에 금속막을 성막하는 공정과 상기 금속 실리사이드를 형성하는 공정의 사이에, 형성된 금속막상에 산화 방지막을 성막하는 공정을 구비한 것을 특징으로 하는 기판처리방법.
- 제 9 항에 있어서, 상기 산화 방지막은, TiN막인 것을 특징으로 하는 기판처리방법.
- 게이트와 소스, 드레인 영역의 사이에 사이드월을 가진 MOS 트랜지스터에 있어서,상기 게이트, 소스, 드레인 영역의 표층에 형성된 산화막을 활성화된 반응 가스로 제거하는 공정과,이 산화막이 제거된 상기 게이트, 소스, 드레인 영역의 표면에 금속을 성막하는 공정과,이 금속막이 성막된 상기 게이트, 소스, 드레인 영역을 어닐하여 상기 게이트, 소스, 드레인 영역의 표층에 금속 실리사이드를 형성하는 공정을 구비한 것을 특징으로 하는 기판처리방법.
- 실리콘 화합물의 표층에 형성된 산화막을, 활성화된 반응 가스로 제거하는 산화막제거실과,이 산화막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 금속 성막실과,상기 산화막제거실과 상기 금속 성막실에 접속되어, 피처리체를 이들 산화막 제거실과 금속 성막실의 사이에서 반송하는 반송장치를 가진 반송실을 구비한 것을 특징으로 하는 기판처리장치.
- 실리콘 화합물의 표층에 형성된 산화막에 활성화된 반응 가스를 반응시켜 생 성막을 형성하는 생성막 형성실과,이 생성막이 형성된 실리콘 화합물을 가열하여, 상기 생성막을 기화시켜 제거하는 생성막 제거실과,상기 생성막이 제거된 실리콘 화합물의 표면에 금속을 성막하는 금속 성막실과,상기 생성막 형성실과 상기 생성막 제거실과 상기 금속 성막실에 접속되어, 이들 생성막 형성실과 생성막 제거실과 금속 성막실의 사이에서 피처리체를 비반응성 분위기내에서 반송하는 반송장치를 가진 반송실을 구비한 것을 특징으로 하는 기판처리장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003328226A JP2005093909A (ja) | 2003-09-19 | 2003-09-19 | 基板処理方法及び基板処理装置 |
| JPJP-P-2003-00328226 | 2003-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060090224A true KR20060090224A (ko) | 2006-08-10 |
| KR100855767B1 KR100855767B1 (ko) | 2008-09-01 |
Family
ID=34372894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067005453A KR100855767B1 (ko) | 2003-09-19 | 2004-09-01 | 기판처리방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20070032073A1 (ko) |
| JP (1) | JP2005093909A (ko) |
| KR (1) | KR100855767B1 (ko) |
| CN (1) | CN1853259A (ko) |
| WO (1) | WO2005029562A1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550381B2 (en) | 2005-07-18 | 2009-06-23 | Applied Materials, Inc. | Contact clean by remote plasma and repair of silicide surface |
| JP2007214538A (ja) * | 2006-01-11 | 2007-08-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100920054B1 (ko) * | 2008-02-14 | 2009-10-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW209308B (en) * | 1992-03-02 | 1993-07-11 | Digital Equipment Corp | Self-aligned cobalt silicide on MOS integrated circuits |
| JPH0738104A (ja) * | 1993-07-22 | 1995-02-07 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0950973A (ja) * | 1995-08-10 | 1997-02-18 | Sony Corp | シリサイド層の形成方法 |
| US6114216A (en) * | 1996-11-13 | 2000-09-05 | Applied Materials, Inc. | Methods for shallow trench isolation |
| US6706334B1 (en) * | 1997-06-04 | 2004-03-16 | Tokyo Electron Limited | Processing method and apparatus for removing oxide film |
| JP4057198B2 (ja) * | 1999-08-13 | 2008-03-05 | 東京エレクトロン株式会社 | 処理装置及び処理方法 |
| KR20010051575A (ko) * | 1999-11-09 | 2001-06-25 | 조셉 제이. 스위니 | 살리사이드 처리를 위한 화학적 플라즈마 세정 |
| US6494959B1 (en) * | 2000-01-28 | 2002-12-17 | Applied Materials, Inc. | Process and apparatus for cleaning a silicon surface |
| KR100316721B1 (ko) * | 2000-01-29 | 2001-12-12 | 윤종용 | 실리사이드막을 구비한 반도체소자의 제조방법 |
| US6335249B1 (en) * | 2000-02-07 | 2002-01-01 | Taiwan Semiconductor Manufacturing Company | Salicide field effect transistors with improved borderless contact structures and a method of fabrication |
| JP4493796B2 (ja) * | 2000-03-30 | 2010-06-30 | 東京エレクトロン株式会社 | 誘電体膜の形成方法 |
| KR100434110B1 (ko) * | 2002-06-04 | 2004-06-04 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| KR100452273B1 (ko) * | 2002-10-22 | 2004-10-08 | 삼성전자주식회사 | 챔버의 클리닝 방법 및 반도체 소자 제조 방법 |
| KR100688493B1 (ko) * | 2003-06-17 | 2007-03-02 | 삼성전자주식회사 | 폴리실리콘 콘택 플러그를 갖는 금속-절연막-금속캐패시터 및 그 제조방법 |
-
2003
- 2003-09-19 JP JP2003328226A patent/JP2005093909A/ja active Pending
-
2004
- 2004-09-01 US US10/571,256 patent/US20070032073A1/en not_active Abandoned
- 2004-09-01 CN CNA2004800268715A patent/CN1853259A/zh active Pending
- 2004-09-01 WO PCT/JP2004/012647 patent/WO2005029562A1/ja active Application Filing
- 2004-09-01 KR KR1020067005453A patent/KR100855767B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1853259A (zh) | 2006-10-25 |
| WO2005029562A1 (ja) | 2005-03-31 |
| JP2005093909A (ja) | 2005-04-07 |
| KR100855767B1 (ko) | 2008-09-01 |
| US20070032073A1 (en) | 2007-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |