KR20060087584A - 입력 제어장치 및 입력 제어 방법 - Google Patents

입력 제어장치 및 입력 제어 방법 Download PDF

Info

Publication number
KR20060087584A
KR20060087584A KR1020067005821A KR20067005821A KR20060087584A KR 20060087584 A KR20060087584 A KR 20060087584A KR 1020067005821 A KR1020067005821 A KR 1020067005821A KR 20067005821 A KR20067005821 A KR 20067005821A KR 20060087584 A KR20060087584 A KR 20060087584A
Authority
KR
South Korea
Prior art keywords
bits
parity
input
turbo decoder
bit
Prior art date
Application number
KR1020067005821A
Other languages
English (en)
Other versions
KR100831524B1 (ko
Inventor
지펭 리
Original Assignee
마쓰시다 일렉트릭 인더스트리얼 컴패니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쓰시다 일렉트릭 인더스트리얼 컴패니 리미티드 filed Critical 마쓰시다 일렉트릭 인더스트리얼 컴패니 리미티드
Publication of KR20060087584A publication Critical patent/KR20060087584A/ko
Application granted granted Critical
Publication of KR100831524B1 publication Critical patent/KR100831524B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes

Abstract

특성 열화를 억제하면서, 터보 복호기의 회로 규모를 삭감함과 동시에, 터보 복호기의 메모리를 유효하게 이용할 수 있는 입력 제어장치. 이 장치에서는, 제어부(110)는, 수신한 신호의 부호화율 및 부호화 블록 길이 정보를 취득하여, 부호화율 및/또는 부호화 블록 길이에 맞추어, 또 패리티 부분의 1 계열의 비트 수가 조직 부분 Y1의 비트 수보다 적어지도록, 조직 부분 Y1, 패리티 부분 Y2 및 Y3의 비트 수를 결정하고, 결정한 비트 수가 되도록 비트 수 삭제부(109)를 제어한다. 비트 수 삭제부(109)는, 분리부(108)로부터 출력된 조직 부분 Y1, 패리티 부분 Y2 및 Y3의 비트 수를 제어부(110)의 제어에 따라 삭제하고, 복호기(111)는, 비트 수 삭제부(109)에서 삭제된 각 계열을 이용하여 터보 복호를 행한다

Description

입력 제어장치 및 입력 제어 방법{INPUT CONTROL DEVICE AND INPUT CONTROL METHOD}
본 발명은, 복호에 쓰는 데이터를 양자화하는 입력 제어장치 및 입력 제어 방법에 관한 것이다
도 1은, 종래의 OFDM(Orthogonal Frequency Division Multiplex) 송신 장치(10) 및 OFDM 수신장치(20)의 구성을 나타내는 블록도이다. 우선, OFDM 송신 장치(10)의 구성에 대해 설명한다. 비트 계열 송신 데이터는, 부호화기(11)에서 채널 부호화(터보 부호화)되고, 부호화 후의 신호는 레이트 매칭(rate matching)부(12)에서 데이터의 반복 처리나 펑처링(puncturing) 처리(레이트 매치 처리)가 행해진다. 레이트 매치 처리 후의 신호는, 변조부(13)에서 데이터 변조 매핑(mapping)되어 IFFT(Inverse Fast Fourier Transform)부(14)에 출력된다.
변조부(13)로부터 출력된 신호는, IFFT부(14)에서 역고속 푸리에 변환됨으로써 OFDM 신호가 형성되고, GI(Guard Interval) 삽입부(15)에서 OFDM 신호에 가드 인터벌이 삽입된다. 가드 인터벌이 삽입된 OFDM 신호는, D/A 변환부(16)에서 디지털 신호로부터 아날로그 신호로 변환되고, 아날로그 신호가 RF(Radio Frequency) 변환부(17)에서 무선 주파수로 업 컨버트(up-convert) 되어, 안테나(18)를 경유하 여 OFDM 수신장치(20)에 송신된다.
다음에, OFDM 수신장치(20)의 구성에 대해 설명한다. OFDM 송신 장치(10)로부터 송신된 신호는, 전파로에서 잡음이 중첩되어 안테나(21)에서 수신된다. 안테나(21)에서 수신된 신호는, RF 변환부(22)에서 무선 주파수로부터 중간 주파수로 다운 컨버트(down-convert) 되어, I성분 및 Q성분 채널 신호로 분리(직교 검파)된 후, A/D 변환부(23)에 출력된다. I성분 및 Q성분 채널 신호는, A/D 변환부(23)에서 아날로그 신호로부터 디지털 신호로 변환되고, 디지털 신호가 GI 삭제부(24)에서 가드 인터벌이 삭제되어 FFT(Fast Fourier Transform)부(25)에 출력된다.
GI 삭제부(24)로부터 출력된 신호는, FFT부(25)에서 부반송파(sub-carrier) 마다의 계열로 분리되고, 분리된 신호는 복조부(26)에서 복조된다. 복조된 신호는, 레이트 디매칭(de-matching)부(27)에서 레이트 디매칭 처리되고, 레이트 디매칭 처리된 신호는 분리부(28)에서 3개의 계열로 분리된다. 분리된 3개의 계열은, 비트 수 삭제부(29)에서 각각 동일 수의 비트 수가 삭제되고, 비트 수가 삭제된 각 계열은 복호기(30)에서 채널 복호(터보 복호)되어 수신 데이터가 얻어진다.
도 2는, OFDM 송신 장치(10)에 있어서의 부호화기(11)의 내부 구성을 나타내는 블록도이다. 이 도면에 있어서, 조직 비트 계열(송신 데이터) u는 조직 비트 계열 X1로서 그대로 출력되는 한편, 요소(要素) 부호기(31)와 인터리버(32)에 입력된다. 요소 부호기(31)는, 입력된 조직 비트 계열 u에 대해 부호어를 생성한다. 생성된 부호어는 패리티 비트 계열 X2로서 출력된다.
인터리버(32)는, 기록 순서에 대해서 판독 순서를 변환하는 변환 함수를 가 져, 입력된 조직 비트 계열 u를 입력 순서와는 다른 순서로 요소 부호기(33)에 출력한다. 요소 부호기(33)는 인터리버(32)로부터 출력된 비트 계열에 대해 부호어를 생성한다. 생성된 부호어는 패리티 비트 계열 X3으로서 출력된다.
도 3은, OFDM 수신장치(20)에 있어서의 복호기(30)의 내부 구성을 나타내는 블록도이다. 수신 신호 계열은 잡음(여기에서는 가법적(加法的) 백색 가우스 잡음(white gauss noise)이라고 함)을 받고 있으며, 각각 조직 비트와 패리티 비트에 대응하고 있다. 이 수신 신호 계열이 복호기(30)에 입력된다.
요소 복호기(41)에서는, 조직 비트 계열 X1에 대응한 수신 신호 계열(이하, 「조직 부분 Y1」라고 함) 및 패리티 비트 계열 X2에 대응한 수신 신호 계열(이하, 「패리티 부분 Y2」라고 함)이, 디인터리버(45)로부터 전해진 신뢰도 정보인 사전값 La1과 함께 복호 처리되어, 외부값 Le1이 인터리버(42)에 출력된다. 외부값이란, 요소 복호기에 의한 심볼의 신뢰도의 증분을 나타낸다. 외부값 Le1은 인터리버(42)에서 재배열되어 사전값 La2로서 요소 복호기(44)에 입력된다. 덧붙여서, 1회째 반복에서는, 요소 복호기(44)에서의 복호가 행해져 있지 않으므로 사전값으로는 0이 대입된다.
요소 복호기(44)에서는, 조직 부분 Y1이 인터리버(43)에서 재배열된 계열과, 패리티 비트 계열 X3에 대응한 수신 신호 계열(이하, 「패리티 부분 Y3」라고 함)과, 사전값 La2가 입력되어, 복호 처리가 행해져, 외부값 Le2가 디인터리버(45)에 출력된다. 외부값 Le2는, 디인터리버(45)에서 인터리버에 의한 재배열을 되돌리는 조작을 받고, 사전값 La1로서 요소 복호기(41)에 입력되어, 반복해서 복호가 행해 진다. 수 회에서 수십 회 반복한 후, 요소 복호기(44)는, 대수(對數) 사후 확률비로서 정의되는 사후값 L2를 계산하고, 디인터리버(46)가 그 계산 결과를 디인터리브 한다. 그리고, 경판정부(47)가 디인터리브 후의 계열을 경판정함으로써 복호 비트 계열을 출력하고, 오류 검출부(48)가 복호 비트 계열의 오류 검출을 행하여 검출 결과를 출력한다.
[비특허 문헌 1]
C.Berrou, A.Glavieux “Near Optimum Error Correcting Coding And Decoding:Turbo-Codes, ”IEEE Trans.Commun., Vol.44, pp.1261-1271, Oct. 1996.
발명이 해결하려고 하는 과제
그렇지만, 상기 종래의 터보 복호기에는 아래와 같은 문제가 있다. 터보 복호기에 입력되는 비트 수(數)는, 조직 부분과 패리티 부분의 연정보 비트에 대해서 구별없이 한결같이 양자화가 행해지기 때문에, 항상 고정적이며, 또, 조직 부분 Y1, 패리티 부분 Y2 및 Y3이 각각 동일 수의 비트 수로 터보 복호기에 입력된다. 터보 복호기의 회로 규모는 복호의 연산에 이용되는 메모리 용량에 크게 의존하고 있어, 터보 복호기에 입력되는 비트 수에 맞는 메모리 용량이 필요하며, 메모리 용량을 삭감할 수 없어, 회로 규모를 삭감할 수 없는 문제가 있다. 또, 메모리 용량을 삭감하기 위해 부호화율을 높이는 것을 고려할 수 있지만, 이 경우, 패리티 부분 데이터가 적어져서, 오류율 특성도 열화해 버리므로, 회로 규모를 삭감할 수 없다.
또, 실제 시스템에서는, 부호화율이나 부호화 블록 길이가 가변이므로, 시스템에서 규정되는 최소의 부호화율이면서 또, 가장 긴 블록 길이에 대응할 수 있는 메모리 용량이 필요한데, 항상 전부의 메모리 용량이 다 이용되는 것은 아니기 때문에, 빈 용량이 생겨 버려, 메모리가 유효하게 이용되지 않는 문제가 있다.
본 발명의 목적은, 특성 열화를 억제하면서, 터보 복호기의 회로 규모를 삭감함과 동시에, 터보 복호기의 메모리가 유효하게 이용되는 입력 제어장치 및 입력 제어 방법을 제공하는 것이다.
과제를 해결하기 위한 수단
본 발명의 입력 제어장치는, 터보 복호기에 입력되는 조직 부분의 비트 수와 복수 계열을 가지는 패리티 부분의 각 비트 수를 각각 삭제하는 비트 수 삭제수단과, 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록 상기 비트 수 삭제수단을 제어하는 제어수단을 구비하는 구성을 취한다.
이 구성에 의하면, 터보 복호기에 입력되는 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록 각각의 비트 수를 삭제함으로써, 터보 복호기의 복호 연산을 적은 비트 수로 행할 수 있으므로, 이 연산에 이용되는 메모리 용량을 삭감할 수 있다.
발명의 효과
본 발명에 의하면, 터보 복호기에 입력하는 비트 수에 대해, 조직 부분의 비트 수보다 패리티 부분의 1 계열의 비트 수를 적게 함으로써, 터보 복호기의 메모리 용량을 삭감할 수 있으며, 따라서 회로 규모를 삭감할 수 있다. 또, 터보 복호기에 입력하는 조직 부분의 비트 수 및 패리티 부분의 비트 수를 부호화율 및/또는 부호화 블록 길이에 따라 변경시킴으로써 메모리를 유효하게 이용할 수 있다.
도 1은 종래의 OFDM 송신 장치 및 OFDM 수신장치의 구성을 나타내는 블록도
도 2는 종래의 OFDM 송신 장치에 있어서의 부호화기의 내부 구성을 나타내는 블록도
도 3은 종래의 OFDM 수신장치에 있어서의 복호기의 내부 구성을 나타내는 블록도
도 4는 본 발명의 실시형태 1에 따른 OFDM 수신장치의 구성을 나타내는 블록도
도 5는 비트 수 삭제부에 대해서 설명하기 위한 도면
도 6은 본 발명의 실시형태 1에 따른 OFDM 수신장치의 시뮬레이션 결과를 나타내는 도면
이하, 본 발명의 실시형태에 대해서 도면을 이용하여 설명한다.
(실시형태 1)
도 4는, 본 발명의 실시형태 1에 따른 OFDM 수신장치의 구성을 나타내는 블록도이다. 이 도면에 있어서, 송신 장치로부터 송신된 신호는, 안테나(101)에서 수신되어, RF(Radio Frequency) 변환부(102)에 출력된다.
RF 변환부(102)는, 안테나(101)에서 수신된 신호의 주파수를 무선 주파수로 부터 중간 주파수로 다운 컨버트하여, I성분 및 Q성분 채널 신호로 분리(직교 검파)한다. I성분 및 Q성분 채널 신호로 분리된 신호는, 각각 A/D 변환부(103)에 출력된다.
A/D 변환부(103)는, RF 변환부(102)로부터 출력된 신호를 아날로그 신호로부터 디지털 신호로 변환하고, 디지털 신호를 GI(Guard Interval) 삭제부(104)에 출력한다.
GI 삭제부(104)는, A/D 변환부(103)로부터 출력된 신호로부터 가드 인터벌을 삭제하고, 가드 인터벌을 삭제한 신호를 FFT(Fast Fourier Transform)부(105)에 출력한다.
FFT부(105)는, GI 삭제부(104)로부터 출력된 신호를 고속 푸리에 변환하고, 부반송파 마다의 계열로 분리한다. 분리된 신호는 복조부(106)에 출력된다.
복조부(106)는 FFT부(105)로부터 출력된 신호를 복조하고, 레이트 디매칭부(107)는 복조 후의 신호에 레이트 디매칭 처리하여 분리부(108)에 출력한다.
분리부(108)는, 레이트 디매칭부(107)로부터 출력된 신호를 조직 비트 계열에 대응하는 수신 신호 계열(이하, 「조직 부분 Y1」라고 함)과, 패리티 비트 계열에 대응하는 수신 신호 계열(이하, 「패리티 부분」이라고 함)로 분리하고, 분리한 각 계열을 비트 수 삭제부(109)에 출력한다. 또한, 패리티 부분은, 패리티 비트 계열 X2 및 X3에 각각 대응하는 패리티 부분 Y2 및 Y3으로 분리된다. 또, 여기서 분리된 각 계열의 비트 수는 동일한 수이며, K 비트라고 한다.
비트 수 삭제부(109)는, 분리부(108)로부터 출력된 조직 부분 Y1, 패리티 부 분 Y2 및 Y3의 각각에 대해서 제어부(110)로부터의 제어에 따라 비트 수를 삭제한다. 비트 수가 삭제된 조직 부분 Y1, 패리티 부분 Y2 및 Y3은 복호기(111)에 출력된다. 또한, 복호기(111)에 출력되는 조직 부분 Y1의 비트 수를 M 비트, 복호기(111)에 출력되는 패리티 부분 Y2 및 Y3의 비트 수를 각각 L 비트라고 한다.
제어부(110)는, 수신한 신호의 부호화율 및 부호화 블록 길이 정보를 취득하여, 부호화율 및 또는 부호화 블록 길이에 맞추어, 또, 패리티 부분의 1 계열 비트 수 L이 조직 부분 Y1의 비트 수 M보다 적어지도록 조직 부분 Y1, 패리티 부분 Y2 및 Y3의 비트 수를 결정하고, 결정한 비트 수가 되도록 비트 수 삭제부(109)를 제어한다. 구체적으로는, 부호화율이 낮을 때는 패리티 부분의 비트 수 L을 적게 하고, 부호화율이 높을 때는 패리티 부분의 비트 수 L을 많아지도록 제어한다. 또, 부호화 블록 길이가 짧을 때는 패리티 부분의 비트 수 L을 많게 하고, 부호화 블록 길이가 길 때는 패리티 부분의 비트 수 L을 적어지도록 제어한다. 이렇게 함으로써, 터보 복호기에 입력되는 블록당 비트 수의 변동 범위를 작게 할 수 있으므로, 사용되지 않는 메모리의 빈 용량이 적어져, 메모리를 유효하게 이용할 수 있다.
복호기(111)는, 비트 수 삭제부(109)로부터 출력된 신호를 채널 복호(터보 복호)하여 수신 데이터를 얻는다.
여기서, 제어부(110)에 있어서 복호기(111)에 입력시키는 비트 수의 결정 방법에 대해서 설명한다. 제어부(110)는 이하의 일반적인 제어식을 가지고 있다.
Figure 112006020624026-PCT00001
상기의 [수학식 1]에 있어서 M을 고정시키고, L을 R의 함수로 나타내면, L은 이하의 식으로 나타낼 수 있다.
Figure 112006020624026-PCT00002
단, int는 괄호 내의 수식(數式)의 값을 초과하지 않는 최대 정수를 나타낸다. [수학식 2]에 있어서, 예를 들면, R=1이라고 하면 L=0이 된다. 이 식에서는, 부호화율 R이 낮을 경우는 패리티 부분의 비트 수 L이 커지고, 부호화율 R이 높을 경우는, 패리티 부분의 비트 수 L이 작아진다.
또, M 및 L은 다음과 같은 방법으로 구할 수가 있다. 즉, 어느 정수 C를 이용하면, M은 이하의 [수학식 3]으로 나타낼 수 있으며, L은 [수학식 4]로 나타낼 수 있다.
Figure 112006020624026-PCT00003
Figure 112006020624026-PCT00004
다만, Ｎmax는 부호화 블록 길이의 최대 길이이다. 또, H는 정수이며, 0＜H＜=M를 만족시키는 것이라고 한다. 이 [수학식 3]에 있어서, Ｎblock이 작아짐에 따라, M 및 L은 커지고, Ｎblock이 Ｎmax에 가까워짐에 따라, M 및 L은 작아진다. 예를 들면, Ｎblock=Ｎmax/2 인 경우, Ｍ＝２×Ｃ，Ｌ＝Ｍ－Ｈ가 된다.
이와 같이, 제어부(110)에서는, 복호기(111)에 입력시키는 조직 부분 Y1, 패리티 부분 Y2 및 Y3의 비트 수가 결정된다.
다음에, 비트 수 삭제부(109)에 대해 구체적으로 설명한다. 도 5는, 비트 수 삭제부(109)에 대해 설명하기 위한 도면이다. 이 도면에 있어서, 분리부(108)로부터 출력된 조직 부분 Y1의 비트 계열을 「101110001110」인 12 비트라고 하고, 패리티 부분 Y2의 비트 계열을 「110010110111」인 12 비트라고 한다. 마찬가지로 패리티 부분 Y3의 비트 계열을 「011001110001」인 12 비트라고 한다.
비트 수 삭제부(109)는, 제어부(110)로부터의 제어를 받아, 입력된 각 비트 계열에 대해서, 조직 부분 Y1를 6 비트로, 패리티 부분 Y2를 4 비트로, 또 패리티 부분 Y3을 4 비트로 각각 삭제한다. 이로써, 비트수 삭제부(109)로부터 출력되는 조직 부분 Y1의 비트 계열은 「101110」이 되고, 패리티 부분 Y2의 비트 계열은 「1100」이 되고, 패리티 부분 Y3의 비트 계열은 「0110」이 된다.
이와 같이, 비트 수 삭제부(109)는, 터보 복호에 있어서 조직 부분보다도 중요도가 낮은 패리티 부분에 대해서, 패리티 부분의 1 계열을 조직 부분의 비트 수보다도 적도록 한다. 이로써, 터보 복호기의 복호 연산을 적은 비트 수로 행할 수 있으므로, 메모리 용량을 삭감할 수 있다. 또, 비트 수 삭제부(109)는, 입력된 비트 수 중 하위 비트를 삭제하고, 상위 비트를 출력한다.
도 6은, 본 발명의 실시형태 1에 따른 OFDM 수신장치의 시뮬레이션 결과를 나타내는 도면이다. 단, 시뮬레이션 제원은 아래와 같다.
부반송파 수 ： 1024
확산율 ： 8
변조 방식(데이터) : QPSK
터보 블록 길이 ：3196
채널 코딩 ：터보 부호(R=1/3, K=4) K：구속 길이, Max－Log－MAP 복호
반복 회수 ：8회
채널 모델 ：AWGN
도 6에 있어서, 세로축은 BER(Bit Error Rate)를, 가로축은 Eb/N0를 나타내고 있다. 또, 조직 부분의 비트 수를 8 비트로 하고, 패리티 부분의 비트 수를 5, 6, 8 비트의 3가지로 했다. 이 도면으로부터 분명한 바와 같이, 패리티 부분의 비트 수가 6 비트와 8 비트인 경우의 특성은 완전히 일치하고 있으며, 패리티 부분의 비트 수가 5 비트인 경우에서도, BER가 1.0 E－04에 있어서 약 0.05[dB]의 열화에 지나지 않는다. 이것은, 터보 복호기가 반복해서 복호를 행하기 때문에, 높은 복호 특성을 실현하기 때문이다. 다만, 패리티 부분의 비트 수가 너무 적어도 높은 복호 특성을 실현할 수 없기 때문에, 메모리 용량의 삭감과 특성 열화 회피를 도모할 필요가 있다.
이와 같이 본 실시형태에 의하면, 터보 복호기에 입력하는 비트 수에 대해, 조직 부분의 비트 수보다도 패리티 부분의 1 계열의 비트 수를 적게함으로써, 터보 복호기의 메모리 용량을 삭감할 수 있어, 회로 규모를 삭감할 수 있다. 또, 터보 복호기에 입력하는 조직 부분의 비트 수 및 패리티 부분의 비트 수를 부호화율 및/또는 부호화 블록 길이에 따라 변경함으로써 메모리의 유효 이용을 꾀할 수 있다.
또한, 본 실시형태에서는, OFDM 수신장치에 터보 복호기를 탑재했을 경우를 예로 설명했지만, 본 발명은 이것에 한하지 않고, 광통신을 이용한 수신장치, 자기 디스크 및 광디스크 등의 재생장치에 터보 복호기를 탑재한 경우도 가능하다. 또, 터보 부호에 한하지 않고, 길쌈부호(Convolution Code)라도 된다.
본 발명의 제1의 형태는, 터보 복호기에 입력되는 조직 부분의 비트 수와 복수 계열을 가지는 패리티 부분의 각 비트 수를 각각 삭제하는 비트 수 삭제수단과, 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록 상기 비트 수 삭제수단을 제어하는 제어수단을 구비하는 입력 제어장치이다.
이 구성에 의하면, 터보 복호기에 입력되는 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록 각각의 비트 수를 삭제함으로써, 터보 복호기의 복호 연산을 적은 비트 수로 행할 수 있으므로, 이 연산에 이용되는 메모 리 용량을 삭감할 수 있다.
본 발명의 제2의 형태는, 상기 형태에 있어서, 상기 제어 수단이, 터보 복호기에 입력되는 비트 계열의 부호화율 및/또는 부호화 블록 길이의 길이에 맞는 패리티 부분의 비트 수가 되도록 상기 비트 수 삭제수단을 제어하는 입력 제어장치이다.
이 구성에 의하면, 터보 복호기에 입력되는 비트 계열의 부호화율 및/또는 부호화 블록 길이의 길이에 맞는 패리티 부분의 비트 수가 되도록 조직 부분의 비트 수와 패리티 부분의 각 비트 수를 각각 삭제함으로써, 터보 복호기에 입력되는 블록당 비트 수의 변동 범위를 작게 할 수 있으므로, 사용되지않는 메모리의 빈 용량이 적어져, 메모리를 유효하게 이용할 수 있다.
본 발명의 제3의 형태는, 상기 형태에 있어서, 상기 제어수단이, 터보 복호기에 입력되는 비트 계열의 부호화율이 낮아짐에 따라, 패리티 부분의 비트 수가 적어지고, 부호화율이 높아짐에 따라, 패리티 부분의 비트 수가 많아지도록 제어하는 입력 제어장치이다.
이 구성에 의하면, 부호화율이 낮아짐에 따라, 복호에 이용되는 비트 수가 많아지는 때, 패리티 부분의 비트 수를 적게하고, 부호화율이 높아짐에 따라, 복호에 이용되는 비트 수가 적어지는 때, 패리티 부분의 비트 수를 많게 함으로써, 터보 복호기에 입력되는 블록당 비트수의 변동 범위를 작게 할 수 있으므로, 사용되지 않는 메모리의 빈 용량이 적어져, 메모리를 유효하게 이용할 수 있다.
본 발명의 제4의 형태는, 상기 형태에 있어서, 상기 제어 수단이, 터보 복호 기에 입력되는 부호화 블록 길이가 길어짐에 따라, 패리티 부분의 비트 수가 적어지고, 부호화 블록 길이가 짧아짐에 따라, 패리티 부분의 비트 수가 많아지도록 제어하는 입력 제어장치이다.
이 구성에 의하면, 부호화 블록 길이가 길어짐에 따라, 패리티 부분의 비트 수가 적어지고, 부호화 블록 길이가 짧아짐에 따라, 패리티 부분의 비트 수가 많아지도록, 제어 수단이 비트 수 삭제수단을 제어함으로써, 터보 복호기에 입력되는 블록당 비트 수의 변동 범위를 작게 할 수 있으므로, 사용되지 않는 메모리의 빈 용량이 적어져, 메모리를 유효하게 이용할 수 있다.
본 발명의 제5의 형태는, 터보 복호기에 입력되는 조직 부분과 복수 계열의 패리티 부분 중, 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록, 조직 부분의 비트 수와 패리티 부분의 비트 수를 각각 삭제하는 입력 제어 방법이다.
이 방법에 의하면, 터보 복호기에 입력되는 비트 계열의 부호화율 및/또는 부호화 블록 길이의 길이에 맞추어, 또, 패리티 부분의 1 계열 분의 비트 수가 조직 부분의 비트 수보다 적어지도록, 각각의 비트 수를 삭제함으로써, 터보 복호기에 입력되는 블록당 비트 수의 변동 범위를 작게 할 수 있으므로, 사용되지 않는 메모리의 빈 용량이 적어져, 메모리를 유효하게 이용할 수 있다. 또, 터보 복호기의 복호 연산을 적은 비트 수로 실시할 수 있으므로, 이 연산에 이용되는 메모리 용량을 삭감할 수 있다.
본 명세서는, 2003년 9월 25일에 출원한 일본특허출원 제2003－333489호에 기초하고 있는 것이다. 이 내용은 모두 여기에 포함시켜 놓는다.
본 발명의 입력 제어장치 및 입력 제어 방법은, 터보 복호기에 입력하는 비트 수에 대해, 조직 부분의 비트 수보다 패리티 부분의 1 계열의 비트 수를 적게 함으로써, 터보 복호기의 메모리 용량을 삭감하고, 또, 터보 복호기에 입력하는 조직 부분의 비트 수 및 패리티 부분의 비트 수를 부호화율 및/또는 부호화 블록 길이에 따라 변경함으로써, 메모리를 유효하게 이용한다고 하는 효과를 가지며, 무선 통신을 이용한 수신장치, 광통신을 이용한 수신장치, 자기 디스크 및 광디스크 등의 재생장치 등 터보 복호기를 가지는 장치에 이용하는데 적합하다.

Claims (5)

  1. 터보 복호기에 입력되는 조직 부분의 비트 수와 복수의 계열을 가지는 패리티 부분의 각 비트 수를 각각 삭제하는 비트 수 삭제수단과,
    패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록 상기 비트수 삭제수단을 제어하는 제어 수단을 구비하는 입력 제어장치.
  2. 제1항에 있어서,
    상기 제어 수단은, 터보 복호기에 입력되는 비트 계열의 부호화율 및/또는 부호화 블록 길이의 길이에 맞는 패리티 부분의 비트 수가 되도록 상기 비트 수 삭제수단을 제어하는 입력 제어장치.
  3. 제2항에 있어서,
    상기 제어 수단은, 터보 복호기에 입력되는 비트 계열의 부호화율이 낮아짐에 따라, 패리티 부분의 비트 수가 적어지고, 부호화율이 높아짐에 따라, 패리티 부분의 비트 수가 많아지도록 제어하는 입력 제어장치.
  4. 제 2항에 있어서,
    상기 제어 수단은, 터보 복호기에 입력되는 부호화 블록 길이가 길어짐에 따라, 패리티 부분의 비트 수가 적어지고, 부호화 블록 길이가 짧아짐에 따라, 패리 티 부분의 비트 수가 많아지도록 제어하는 입력 제어장치.
  5. 터보 복호기에 입력되는 조직 부분과 복수 계열의 패리티 부분 중, 패리티 부분의 1 계열분의 비트 수가 조직 부분의 비트 수보다 적어지도록, 조직 부분의 비트 수와 패리티 부분의 비트 수를 각각 삭제하는 입력 제어 방법.
KR1020067005821A 2003-09-25 2004-09-17 입력 제어장치 및 입력 제어 방법 KR100831524B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003333489A JP4224370B2 (ja) 2003-09-25 2003-09-25 入力制御装置及び入力制御方法
JPJP-P-2003-00333489 2003-09-25

Publications (2)

Publication Number Publication Date
KR20060087584A true KR20060087584A (ko) 2006-08-02
KR100831524B1 KR100831524B1 (ko) 2008-05-22

Family

ID=34385987

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067005821A KR100831524B1 (ko) 2003-09-25 2004-09-17 입력 제어장치 및 입력 제어 방법

Country Status (6)

Country Link
US (1) US7734983B2 (ko)
EP (1) EP1670144A4 (ko)
JP (1) JP4224370B2 (ko)
KR (1) KR100831524B1 (ko)
CN (1) CN100463370C (ko)
WO (1) WO2005031982A1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101291266B (zh) * 2007-04-18 2011-05-11 中兴通讯股份有限公司 超移动宽带技术中对“删除特性请求消息”的响应方法
JP5355033B2 (ja) 2008-10-24 2013-11-27 株式会社東芝 無線中継装置、無線受信装置及び復号方法
JP4898858B2 (ja) 2009-03-02 2012-03-21 パナソニック株式会社 符号化器、復号化器及び符号化方法
JP5696604B2 (ja) * 2011-06-30 2015-04-08 富士通株式会社 誤り訂正符号の復号装置、誤り訂正符号の復号方法及び基地局装置ならびに移動局装置
US9231893B2 (en) * 2013-05-15 2016-01-05 Mediatek Inc. Processing circuits of telecommunications devices and related methods
US9553613B2 (en) 2013-09-18 2017-01-24 Samsung Electronics Co., Ltd. Transmitter and puncturing method thereof
CN109150420B (zh) * 2017-06-19 2022-02-25 华为技术有限公司 信息处理的方法、装置、通信设备和通信系统

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE34562E (en) * 1986-10-16 1994-03-15 Mitsubishi Denki Kabushiki Kaisha Amplitude-adaptive vector quantization system
JPS646805A (en) 1987-06-30 1989-01-11 Hitachi Ltd Throttle sensor
JP3334468B2 (ja) 1995-12-28 2002-10-15 ソニー株式会社 量子化ビット数変換装置および方法
SE9601606D0 (sv) * 1996-04-26 1996-04-26 Ericsson Telefon Ab L M Sätt vid radiotelekommunikationssystem
DE19630343B4 (de) * 1996-07-26 2004-08-26 Telefonaktiebolaget L M Ericsson (Publ) Verfahren und Paket-Übertragungssystem unter Verwendung einer Fehlerkorrektur von Datenpaketen
US5983383A (en) * 1997-01-17 1999-11-09 Qualcom Incorporated Method and apparatus for transmitting and receiving concatenated code data
DE19736626C1 (de) * 1997-08-22 1998-12-10 Siemens Ag Verfahren zur Datenübertragung in einem digitalen Übertragungssystem bei paketvermitteltem Dienst
GB9814960D0 (en) * 1998-07-10 1998-09-09 Koninkl Philips Electronics Nv Coding device and communication system using the same
FR2785743A1 (fr) * 1998-11-09 2000-05-12 Canon Kk Dispositif et procede d'adaptation des turbocodeurs et des decodeurs associes a des sequences de longueur variable
IL141800A0 (en) * 1999-07-06 2002-03-10 Samsung Electronics Co Ltd Rate matching device and method for a data communication system
US6628723B1 (en) * 1999-10-15 2003-09-30 Cisco Technology Coding rate reduction for turbo codes
CA2397893C (en) * 2000-01-20 2011-05-03 Nortel Networks Limited Hybrid arq schemes with soft combining in variable rate packet data applications
JP4827343B2 (ja) * 2000-09-08 2011-11-30 株式会社半導体エネルギー研究所 液晶表示装置及び液晶表示装置の作製方法
JP2002271209A (ja) * 2001-03-13 2002-09-20 Matsushita Electric Ind Co Ltd ターボ符号器およびターボ復号器
US6886127B2 (en) * 2001-07-12 2005-04-26 Sony Corporation Implementation of a turbo decoder
US7143336B1 (en) * 2001-08-15 2006-11-28 Regents Of The Univerisity Of Minnesota Decoding parallel concatenated parity-check code
JP4634672B2 (ja) * 2001-09-25 2011-02-16 三菱電機株式会社 サイトダイバーシチ送受信装置
US7260770B2 (en) * 2001-10-22 2007-08-21 Motorola, Inc. Block puncturing for turbo code based incremental redundancy
EP1317070A1 (en) 2001-12-03 2003-06-04 Mitsubishi Electric Information Technology Centre Europe B.V. Method for obtaining from a block turbo-code an error correcting code of desired parameters
SG107576A1 (en) * 2002-01-17 2004-12-29 Oki Techno Ct Singapore Pte Communication system employing turbo codes and a hybrid automatic repeat request scheme
JP4032065B2 (ja) * 2003-05-27 2008-01-16 富士通株式会社 受信装置およびハイブリッドａｒｑ通信システム
US20060218459A1 (en) * 2004-08-13 2006-09-28 David Hedberg Coding systems and methods

Also Published As

Publication number Publication date
KR100831524B1 (ko) 2008-05-22
CN1856939A (zh) 2006-11-01
US7734983B2 (en) 2010-06-08
EP1670144A4 (en) 2006-10-18
JP2005101939A (ja) 2005-04-14
JP4224370B2 (ja) 2009-02-12
EP1670144A1 (en) 2006-06-14
CN100463370C (zh) 2009-02-18
WO2005031982A1 (ja) 2005-04-07
US20070022356A1 (en) 2007-01-25

Similar Documents

Publication Publication Date Title
US8537919B2 (en) Encoding and decoding using constrained interleaving
EP2055009B1 (en) Method and apparatus for turbo encoding
JP2005521269A (ja) 多数のスケール選択を備えたターボデコーダ
CA2300999A1 (en) Communications systems and methods employing parallel coding without interleaving
CN1352824A (zh) 使用恒定或准恒定信噪比的最佳特播解码体系结构和方法
KR100831524B1 (ko) 입력 제어장치 및 입력 제어 방법
AU755851B2 (en) Quantization method for iterative decoder in communication system
EP1821415B1 (en) Hybrid decoding using multiple turbo decoders in parallel
US10461776B2 (en) Device and method of controlling an iterative decoder
JP4405676B2 (ja) マップ・デコーダのためのメモリ・アーキテクチャ
US7272771B2 (en) Noise and quality detector for use with turbo coded signals
US7634703B2 (en) Linear approximation of the max* operation for log-map decoding
EP2985916A1 (en) Reduced memory iterative demodulation and decoding
KR20080030493A (ko) 임의 개수의 정보 비트들을 위한 테일바이팅 터보 코드
US8196003B2 (en) Apparatus and method for network-coding
CN110798229B (zh) 一种Turbo码交织器的产生方法
KR100353859B1 (ko) 터보 복호화 장치의 반복복호 제어기 및 그 방법
US20100070826A1 (en) Turbo decoder with extrinsic information scaling modules
KR100768676B1 (ko) 감소된 정규화 복잡성을 가진 ｓｏｖａ 터보 디코더
JP2000253083A (ja) 差動変調符号を検出しデコードする方法
Umehara et al. Turbo decoding over impulsive noise channel
US20080279297A1 (en) Method and Apparatus for Decoding Transmission Signals in a Wireless Communication System
JP2001257602A (ja) データ誤り訂正方法及び装置
KR200427972Y1 (ko) 무선통신 장치에서의 전송 신호 수신 장치
JP2004222197A (ja) データ受信方法及び装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120423

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130419

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee