WO2005031982A1 - 入力制御装置及び入力制御方法 - Google Patents

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WO2005031982A1
WO2005031982A1 PCT/JP2004/013686 JP2004013686W WO2005031982A1 WO 2005031982 A1 WO2005031982 A1 WO 2005031982A1 JP 2004013686 W JP2004013686 W JP 2004013686W WO 2005031982 A1 WO2005031982 A1 WO 2005031982A1
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turbo decoder
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Jifeng Li
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Matsushita Electric Industrial Co., Ltd.
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    • H03—ELECTRONIC CIRCUITRY
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    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
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    • H03M13/13—Linear codes
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Definitions

  • the present invention relates to an input control device and an input control method for quantizing data used for decoding.
  • FIG. 1 is a block diagram showing the configuration of a conventional Orthogonal Frequency Division Multiplex (OFDM) transmitting apparatus 10 and OFDM receiving apparatus 20.
  • OFDM Orthogonal Frequency Division Multiplex
  • the transmission data of the bit sequence is channel-coded (turbo-coded) by the encoder 11, and the signal after the coding is subjected to data repetition processing and puncturing (rate-matching processing) by the rate matching unit 12.
  • the signal after the rate matching processing is subjected to data modulation mapping in modulation section 13 and output to IFFT (Inverse Fast Fourier Transform) section 14.
  • OFDM Orthogonal Frequency Division Multiplex
  • the signal output from modulation section 13 is subjected to inverse fast Fourier transform in IFFT section 14, whereby an OFDM signal is formed.
  • Guard interval (GI) input section 15 inserts a guard interval into the OFDM signal. Is done.
  • the OFDM signal with the guard interval inserted is converted into an analog signal in the digital signal power by the DZA conversion unit 16, the analog signal is up-converted to a radio frequency by an RF (Radio Frequency) conversion unit 17, and the OFDM signal is transmitted through an antenna 18. It is transmitted to the receiving device 20.
  • GI Guard interval
  • the signal transmitted from OFDM transmitting apparatus 10 is superimposed with noise in the propagation path and received by antenna 21.
  • the signal received by the antenna 21 is down-converted from the radio frequency to the intermediate frequency by the RF conversion unit 22, separated into I and Q component channel signals (quadrature detection), and then transmitted to the AZD conversion unit 23. Is output.
  • the I- and Q-component channel signals are converted to analog signal digital signals by the AZD conversion unit 23, the digital signal is deleted from the guard interval by the GI deletion unit 24, and the FFT (Fast Fourier Transform) unit Output to 25.
  • the signal output from the GI deletion unit 24 is separated into a sequence for each subcarrier by the FFT unit 25.
  • the separated signal is demodulated by the demodulation unit 26.
  • the demodulated signal is subjected to rate dematching processing in a rate dematching section 27, and the signal subjected to rate dematching processing is separated into three streams in a separation section.
  • the same number of bits are deleted from each of the separated three sequences by the bit number deletion unit 29, and each of the sequences from which the number of bits has been deleted is subjected to channel decoding (turbo decoding) by the decoder 30 to obtain received data.
  • FIG. 2 is a block diagram showing an internal configuration of the encoder 11 in the OFDM transmitting apparatus 10.
  • a systematic bit sequence (transmission data) u is output as it is as a systematic bit sequence XI, while being input to an element encoder 31 and an interleaver 32.
  • the element encoder 31 generates a codeword for the input systematic bit sequence u.
  • the generated codeword is output as parity bit sequence X2.
  • the interleaver 32 has a conversion function for converting the reading order with respect to the writing order, and outputs the input systematic bit sequence u to the element encoder 33 in an order different from the input order.
  • Element encoder 33 generates a codeword for the bit sequence output from interleaver 32. The generated codeword is output as parity bit sequence X3.
  • FIG. 3 is a block diagram showing an internal configuration of the decoder 30 in the OFDM receiving apparatus 20.
  • the received signal sequence has received noise (here, additive white Gaussian noise), and corresponds to a systematic bit and a parity bit, respectively. This received signal sequence is input to decoder 30.
  • noise here, additive white Gaussian noise
  • element decoder 41 a received signal sequence corresponding to systematic bit sequence XI (hereinafter, referred to as “systematic portion Yl”) and a received signal sequence corresponding to parity bit sequence ⁇ 2 (hereinafter, parity portion ⁇ 2 ) Is decoded together with the prior value L al which is the reliability information transmitted from the Dintaleva 45, and the external value Lei is output to the interlino 2.
  • the extrinsic value indicates an increase in the reliability of the symbol by the element decoder.
  • the external value Lei is rearranged by the interleaver 42 and input to the element decoder 44 as the prior value La2.
  • the element decoder 44 a sequence in which the systematic part Y1 is rearranged by the interleaver 43, a received signal sequence corresponding to the parity bit sequence X3 (hereinafter, referred to as "parity part Y3"), The previous value La2 is input, a decoding process is performed, and the external value Le2 is output to the ding liver 45.
  • the external value Le2 is subjected to an operation of returning the rearrangement by the interleaver at the din taller 45, and is input to the element decoder 41 as the prior value Lai, and iterative decoding is performed.
  • the element decoder 44 calculates the posterior value L2, which is defined as the log posterior probability ratio, and the ding liver 46 dingles the calculation result. Then, the hard decision unit 47 makes a hard decision on the sequence after the dent leaving, and outputs a decoded bit sequence.
  • the error detection unit 48 performs error detection on the decoded bit sequence and outputs a detection result.
  • Non-Patent Document 1 C. Berrou, A. ulacreme 'Near Optimum Error Correcting Coding And Decoding: Turbo-Codes, "IEEE Trans. Commun., Vol. 44, pp. 12bl-1271, Oct. 1996.
  • the conventional turbo decoder has the following problems.
  • the number of bits input to the turbo decoder is always fixed since the soft information bits of the systematic portion and the parity portion are uniformly quantized without distinction, and the systematic portion Yl and the parity portion ⁇ 2 And ⁇ 3 are input to the turbo decoder with the same number of bits.
  • the circuit size of the turbo decoder depends greatly on the memory capacity used for decoding operations, and a memory capacity corresponding to the number of bits input to the turbo decoder is required, and the memory capacity cannot be reduced.
  • the circuit scale cannot be reduced. Incidentally, it is conceivable to increase the coding rate in order to reduce the memory capacity.However, in this case, the data in the notice portion is reduced and the error rate characteristics are degraded. Can not.
  • the coding ratio and the coding block length are variable, it is the minimum coding ratio specified by the system and can correspond to the longest block length. Memory capacity is required, but the full memory capacity is not always used, so free space is created! / There is a problem that memory is not used effectively.
  • An object of the present invention is to provide an input control device and an input control method that reduce the circuit scale of a turbo decoder while suppressing characteristic degradation and that effectively use the memory of the turbo decoder. is there. Means for solving the problem
  • the input control device of the present invention includes: a bit number deletion unit that deletes the number of bits of the systematic part input to the turbo decoder and each bit number of the parity part having a plurality of sequences; And control means for controlling the number-of-bits deleting means so that the number of bits for one series is smaller than the number of bits in the systematic portion.
  • turbo decoding is performed. Since the decoding operation of the decoder can be performed with a small number of bits, the memory capacity used for this operation can be reduced.
  • the number of bits to be input to the turbo decoder is set to be smaller than the number of bits in the systematic portion, so that the number of bits in one sequence of the knowledge portion is smaller than that of the turbo decoder.
  • the amount can be reduced, and thus the circuit scale can be reduced.
  • the memory can be used effectively.
  • FIG. 1 is a block diagram showing the configuration of a conventional OFDM transmitting apparatus and OFDM receiving apparatus
  • FIG. 2 is a block diagram showing an internal configuration of an encoder in a conventional OFDM transmitting apparatus
  • FIG. 3 is a block diagram showing the internal configuration of a decoder in a conventional OFDM receiver.
  • FIG. 4 is a block diagram showing a configuration of an OFDM receiving apparatus according to Embodiment 1 of the present invention.
  • FIG. 5 A diagram for explaining a bit number deletion unit.
  • FIG. 6 shows a simulation result of the OFDM receiver according to Embodiment 1 of the present invention.
  • FIG. 4 is a block diagram showing a configuration of the OFDM receiving apparatus according to Embodiment 1 of the present invention.
  • a signal transmitted from a transmitting device is received by an antenna 101,
  • RF conversion section 102 down-converts the frequency of the signal received by antenna 101 from a radio frequency to an intermediate frequency, and separates (quadrature detection) into I and Q component channel signals.
  • the signals separated into the I-component and Q-component channel signals are output to the AZD converter 103, respectively.
  • AZD conversion section 103 converts the signal output from RF conversion section 102 into an analog signal digital signal, and outputs the digital signal to GI (Guard Interval) deletion section 104.
  • GI deletion section 104 also deletes the guard interval from the signal power output from AZD conversion section 103, and outputs the signal from which the guard interval has been deleted to FFT (Fast Fourier Transform) section 105.
  • FFT Fast Fourier Transform
  • FFT section 105 performs a fast Fourier transform on the signal output from GI deletion section 104, and separates the signal into a sequence for each subcarrier. The separated signal is output to demodulation section 106.
  • Demodulation section 106 demodulates the signal output from FFT section 105, and rate dematching section 107 performs rate dematching processing on the demodulated signal and outputs the result to demultiplexing section 108.
  • Separating section 108 converts a signal output from rate dematching section 107 into a sequence of a received signal corresponding to a systematic bit sequence (hereinafter referred to as a "organized portion Yl") and a received signal corresponding to a nonessity bit sequence. It is separated into sequences (hereinafter, referred to as “parity portion”), and each separated sequence is output to bit number deletion section 109. Note that the parity part is separated into parity parts # 2 and # 3 corresponding to the parity bit sequences # 2 and # 3, respectively.
  • the number of bits in each of the separated sequences is the same, and is ⁇ bits.
  • Bit number deleting section 109 deletes the number of bits according to the control from control section 110 for each of tissue part Yl and knowledge parts # 2 and # 3 output from separation section 108.
  • the organization part Yl and the knowledge parts # 2 and # 3 from which the number of bits has been deleted are output to the decoder 111.
  • the number of bits of the systematic part Y1 output to the decoder 111 is ⁇ bits
  • the number of bits of the knowledge parts ⁇ 2 and ⁇ 3 output to the decoder 111 is L bits.
  • the control unit 110 acquires information on the coding rate and the coding block length of the received signal, The number of bits in the systematic part Yl, the knowledge part ⁇ 2 and ⁇ 3 according to the coding rate and / or the coding block length, and such that the number L of bits in one sequence of the noness part is smaller than the number M of bits in the systematic part Y1 Is determined, and the bit number deleting section 109 is controlled so as to have the determined bit number. Specifically, when the coding rate is low, the number of bits L of the parity part is reduced, and when the coding rate is high, the number of bits L of the notice part is increased.
  • the coding block length is short, the number of bits L in the parity part is increased, and when the coding block length is long, the number of bits L in the parity part is controlled to be small. As a result, the fluctuation range of the number of bits per block input to the turbo decoder can be reduced, so that the free space of unused memory is reduced and the memory can be used effectively.
  • Decoder 111 performs channel decoding (turbo decoding) on the signal output from bit number deletion section 109, and obtains received data.
  • control unit 110 has the following general control formula.
  • L when M is fixed and L is represented by a function of R, L can be represented by the following equation.
  • int represents the largest integer that does not exceed the value of the expression in parentheses.
  • the coding ratio R when the coding ratio R is low, the number L of bits in the parity portion increases, and when the coding ratio R is high, the number L of bits in the knowledge portion decreases.
  • M and L can be obtained by the following method. That is, using an integer C Then, M can be expressed by the following equation (3), and L can be expressed by the following equation (4) c
  • N is the maximum length of the code block.
  • H is an integer, and 0 ⁇ H ⁇
  • N N + M + L decrease.
  • N N
  • control unit 110 determines the number of bits of the systematic part Yl and the parity parts # 2 and # 3 to be input to the decoder 111.
  • FIG. 5 is a diagram for explaining the bit number deletion unit 109.
  • the bit sequence of the tissue part Y1 output from the separation unit 108 is 12 bits of “101110001110”
  • the bit sequence of the knowledge part # 2 is 12 bits of “110010110111”.
  • the bit sequence of the knowledge part # 3 be 12 bits of “011001110001”.
  • the bit number deletion unit 109 Under control of the control unit 110, the bit number deletion unit 109, for each input bit sequence, sets the organizational part Y1 to 6 bits, the knowledge part ⁇ 2 to 4 bits, and furthermore, ⁇ 3 is deleted to 4 bits. As a result, the bit sequence of the organization part Y1 output from the bit number deletion unit 109 becomes “101110”, the bit sequence of the knowledge part ⁇ 2 becomes “1100”, and the bit sequence of the parity part ⁇ 3 becomes “0110”. Become.
  • the bit number deletion unit 109 reduces the number of bits of the notice portion to less than the number of bits of the systematic portion for the parity portion having lower importance than the systematic portion in turbo decoding. As a result, the decoding operation of the turbo decoder can be performed with a small number of bits, so that the memory capacity can be reduced.
  • the bit number deletion unit 109 deletes lower bits of the input bit number and outputs upper bits.
  • FIG. 6 shows a simulation result of the OFDM receiving apparatus according to Embodiment 1 of the present invention.
  • the simulation specifications are as follows.
  • the vertical axis indicates BER (Bit Error Rate), and the horizontal axis indicates EbZNO.
  • the number of bits in the organizational part was set to 8 bits, and the number of bits in the knowledge part was set to 5, 6, and 8 bits.
  • the characteristics when the number of bits in the noise portion is 6 bits and 8 bits are completely the same, and even when the number of bits in the noise portion is 5 bits, the BER is 1. It is only about 0.05 [dB] degradation at 0 E-04. This is because the turbo decoder repeatedly performs decoding, thereby realizing high decoding characteristics.
  • the decoding performance cannot be realized if the number is too small. Therefore, it is necessary to reduce the memory capacity and avoid the characteristic deterioration.
  • the number of bits to be input to the turbo decoder is set to be smaller than the number of bits in the organization part, so that the number of bits in one part of the parity part is smaller than that of the organization part.
  • the memory capacity can be reduced, and the circuit scale can be reduced. Further, by changing the number of bits of the systematic portion and the number of bits of the parity portion to be input to the turbo decoder according to the coding ratio and / or the coding block length, it is possible to effectively use the memory.
  • turbo decoder is mounted on an OFDM receiving apparatus
  • the present invention is not limited to this, and a receiving apparatus using optical communication, a magnetic disk, an optical disk, and the like. May be equipped with a turbo decoder.
  • turbo code a convolutional code may be used.
  • the first aspect of the present invention relates to the number of bits of a systematic part input to a turbo decoder and a Bit number deleting means for deleting each bit number of a parity part having a column, and control for controlling the bit number deleting means such that the number of bits for one series of the parity part is smaller than the number of bits for the systematic part. And an input control device.
  • the turbo decoding is performed by deleting each bit number so that the number of bits for one sequence of the parity part input to the turbo decoder is smaller than the number of bits of the systematic part. Since the decoding operation of the decoder can be performed with a small number of bits, the memory capacity used for this operation can be reduced.
  • control means is arranged such that the control unit determines a parity of the bit sequence input to the turbo decoder in accordance with a coding ratio and / or a length of the coding block length.
  • This is an input control device for controlling the bit number deleting means so as to obtain the number of bits of the part.
  • the number of bits in the systematic part is set to be the number of bits in the parity part according to the coding rate of the bit sequence input to the turbo decoder and / or the length of the coding block length.
  • the number of bits in the parity part respectively, the range of variation in the number of bits per block input to the turbo decoder can be reduced. It can be used effectively.
  • control means reduces the number of bits of the notice portion as the coding rate of the bit sequence input to the turbo decoder decreases.
  • This is an input control device that controls the number of bits in the notice portion to increase as the code rate increases.
  • control means reduces the number of bits of the notice portion as the length of the coding block input to the turbo decoder increases. Therefore, as the length of the code block becomes shorter, the number of bits in the notice portion increases.
  • the control means controls the number-of-bits deleting means so that the fluctuation range of the number of bits per block input to the turbo decoder can be reduced.
  • the memory can be used effectively.
  • the number of bits for one sequence of the parity part is smaller than the number of bits of the systematic part, out of the systematic part and the plurality of series of notice parts input to the turbo decoder. As described above, this is an input control method in which the number of bits in the systematic part and the number of bits in the parity part are deleted.
  • the number of bits for one sequence of the notice portion depends on the coding ratio and / or the length of the coding block length of the bit sequence input to the turbo decoder. Since the number of bits per block input to the turbo decoder can be reduced by removing the number of bits so that the number of bits is smaller than the number of bits in the systematic part, the unused memory space can be reduced. The capacity is reduced, and the memory can be used effectively. Further, since the decoding operation of the turbo decoder can be performed with a small number of bits, the memory capacity used for this operation can be reduced.
  • the input control device and the input control method of the present invention provide turbo decoding by reducing the number of bits of one sequence of a parity part to the number of bits input to a turbo decoder, from the number of bits of a systematic part.
  • the memory is effective. It is suitable for use in a device having a turbo decoder, such as a receiving device using wireless communication, a receiving device using optical communication, and a reproducing device such as a magnetic disk and an optical disk.

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Abstract

　特性劣化を抑えつつ、ターボ復号器の回路規模を削減すると共に、ターボ復号器のメモリを有効に利用することができる入力制御装置。この装置では、制御部（１１０）は、受信した信号の符号化率及び符号化ブロック長の情報を取得し、符号化率及び又は符号化ブロック長に応じ、かつ、パリティ部分の１系列のビット数が組織部分Ｙ１のビット数より少なくなるように、組織部分Ｙ１、パリティ部分Ｙ２及びＹ３のビット数を決定し、決定したビット数となるようにビット数削除部（１０９）を制御する。ビット数削除部（１０９）は、分離部（１０８）から出力された組織部分Ｙ１、パリティ部分Ｙ２及びＹ３のビット数を制御部（１１０）の制御にしたがって削除し、復号器（１１１）は、ビット数削除部（１０９）で削除された各系列を用いてターボ復号を行う。

Description

明 細 書
入力制御装置及び入力制御方法
技術分野
[0001] 本発明は、復号に用いるデータを量子化する入力制御装置及び入力制御方法に 関する。
背景技術
[0002] 図 1は、従来の OFDM(Orthogonal Frequency Division Multiplex)送信装置 10及 び OFDM受信装置 20の構成を示すブロック図である。まず、 OFDM送信装置 10の 構成について説明する。ビット系列の送信データは、符号化器 11でチャネル符号ィ匕 (ターボ符号化）され、符号ィ匕後の信号がレートマッチング部 12でデータの繰り返し 処理やパンクチャリング処理（レートマッチ処理）が行われる。レートマッチ処理後の 信号は、変調部 13でデータ変調マッピングが行われ、 IFFT (Inverse Fast Fourier Transform)部 14に出力される。
[0003] 変調部 13から出力された信号は、 IFFT部 14で逆高速フーリエ変換されることによ り、 OFDM信号が形成され、 GI (Guard Interval)揷入部 15で OFDM信号にガード インターバルが挿入される。ガードインターバルが挿入された OFDM信号は、 DZA 変換部 16でディジタル信号力もアナログ信号に変換され、アナログ信号が RF (Radio Frequency)変換部 17で無線周波数にアップコンバートされ、アンテナ 18を介して O FDM受信装置 20に送信される。
[0004] 次に、 OFDM受信装置 20の構成について説明する。 OFDM送信装置 10から送 信された信号は、伝搬路中で雑音が重畳し、アンテナ 21で受信される。アンテナ 21 で受信された信号は、 RF変換部 22で無線周波数から中間周波数にダウンコンパ一 トされ、 I成分及び Q成分のチャネルの信号に分離 (直交検波）された後、 AZD変換 部 23に出力される。 I成分及び Q成分のチャネルの信号は、 AZD変換部 23でアナ ログ信号カゝらディジタル信号に変換され、ディジタル信号が GI削除部 24でガードイン ターバルを削除され、 FFT(Fast Fourier Transform)部 25に出力される。
[0005] GI削除部 24から出力された信号は、 FFT部 25でサブキャリア毎の系列に分離さ れ、分離された信号は、復調部 26で復調される。復調された信号は、レートデマッチ ング部 27でレートデマッチング処理が行われ、レートデマッチング処理された信号が 分離部 28で 3つの系列に分離される。分離された 3つの系列は、ビット数削除部 29 でそれぞれ同数のビット数が削除され、ビット数が削除された各系列は復号器 30で チャネル復号 (ターボ復号)され、受信データが得られる。
[0006] 図 2は、 OFDM送信装置 10における符号化器 11の内部構成を示すブロック図で ある。この図において、組織ビット系列（送信データ) uは組織ビット系列 XIとしてその まま出力される一方、要素符号器 31とインタリーバ 32に入力される。要素符号器 31 は、入力された組織ビット系列 uについて符号語を生成する。生成された符号語はパ リティビット系列 X2として出力される。
[0007] インタリーバ 32は、書き込み順序に対して読み出し順序を変換する変換関数を有 し、入力された組織ビット系列 uを入力順序とは異なる順序で要素符号器 33に出力 する。要素符号器 33は、インタリーバ 32から出力されたビット系列について符号語を 生成する。生成された符号語はパリティビット系列 X3として出力される。
[0008] 図 3は、 OFDM受信装置 20における復号器 30の内部構成を示すブロック図であ る。受信信号系列は、雑音 (ここでは加法的白色ガウス雑音とする）を受けており、そ れぞれ組織ビットとパリティビットに対応して 、る。この受信信号系列が復号器 30に 入力される。
[0009] 要素復号器 41では、組織ビット系列 XIに対応した受信信号の系列（以下、「組織 部分 Yl」という）及びパリティビット系列 Χ2に対応した受信信号の系列（以下、「パリ ティ部分 Υ2」という）が、ディンタリーバ 45から伝えられた信頼度情報である事前値 L alと共に復号処理され、外部値 Leiがインタリーノ 2に出力される。外部値とは、要 素復号器によるシンボルの信頼度の増分を表す。外部値 Leiはインタリーバ 42で並 ベ替えられ、事前値 La2として要素復号器 44に入力される。ちなみに、 1回目の繰り 返しでは、要素復号器 44での復号が行なわれていないので、事前値には 0が代入さ れる。
[0010] 要素復号器 44では、組織部分 Y1がインタリーバ 43で並べ替えられた系列と、パリ ティビット系列 X3に対応した受信信号の系列（以下、「パリティ部分 Y3」という）と、事 前値 La2とが入力され、復号処理が行われ、外部値 Le2がディンタリーバ 45に出力 される。外部値 Le2は、ディンタリーバ 45でインタリーバによる並べ替えを戻す操作 を受け、事前値 Laiとして要素復号器 41に入力され、繰り返し復号が行われる。数 回から十数回の繰り返し後、要素復号器 44は、対数事後確率比として定義される事 後値 L2を計算し、ディンタリーバ 46がその計算結果をディンタリーブする。そして、 硬判定部 47がディンタリーブ後の系列を硬判定することで、復号ビット系列を出力し 、誤り検出部 48が復号ビット系列の誤り検出を行って、検出結果を出力する。
非特干文献 1 : C. Berrou, A. ulavieux 'Near Optimum Error Correcting Coding And Decoding: Turbo-Codes, "IEEE Trans. Commun., Vol.44, pp. 12bl- 1271, Oct. 1996.
発明の開示
発明が解決しょうとする課題
[0011] し力しながら、上記従来のターボ復号器には以下のような問題がある。ターボ復号 器に入力されるビット数は、組織部分とパリティ部分の軟情報ビットに対して区別なく 一様に量子化が行われるため、常に固定であり、かつ、組織部分 Yl、パリティ部分 Υ 2及び Υ3がそれぞれ同数のビット数でターボ復号器に入力される。ターボ復号器の 回路規模は復号の演算に用いられるメモリ容量に大きく依存しており、ターボ復号器 に入力されるビット数に応じたメモリ容量が必要であり、メモリ容量を削減することがで きず、回路規模を削減できないという問題がある。ちなみに、メモリ容量を削減するた め符号化率を高くすることが考えられるが、この場合、ノ^ティ部分のデータが少なく なり、誤り率特性も劣化してしまうので、回路規模を削減することができない。
[0012] また、実際のシステムでは、符号ィ匕率や符号ィ匕ブロック長が可変であるので、シス テムで規定される最小の符号ィヒ率であり、かつ、最長のブロック長に対応できるメモリ 容量が必要であるが、常に全メモリ容量が利用されるわけではないので、空き容量が 生じてしま!/、、メモリが有効に利用されな 、という問題がある。
[0013] 本発明の目的は、特性劣化を抑えつつ、ターボ復号器の回路規模を削減すると共 に、ターボ復号器のメモリが有効に利用される入力制御装置及び入力制御方法を提 供することである。 課題を解決するための手段
[0014] 本発明の入力制御装置は、ターボ復号器に入力される組織部分のビット数と複数 の系列を有するパリティ部分の各ビット数とをそれぞれ削除するビット数削除手段と、 ノ^ティ部分の 1系列分のビット数が組織部分のビット数より少なくなるように前記ビッ ト数削除手段を制御する制御手段と、を具備する構成を採る。
[0015] この構成によれば、ターボ復号器に入力されるパリティ部分の 1系列分のビット数が 組織部分のビット数より少なくなるようにそれぞれのビット数を削除することにより、タ 一ボ復号器の復号演算を少な 、ビット数で行うことができるので、この演算に用いら れるメモリ容量を削減することができる。
発明の効果
[0016] 本発明によれば、ターボ復号器に入力するビット数にっ 、て、組織部分のビット数 よりもノ リティ部分の 1系列のビット数を少なくすることにより、ターボ復号器のメモリ容 量を削減することができ、よって、回路規模を削減することができる。また、ターボ復 号器に入力する組織部分のビット数及びパリティ部分のビット数を符号ィ匕率及び又 は符号ィ匕ブロック長に応じて変更することにより、メモリを有効に利用することができる 図面の簡単な説明
[0017] [図 1]従来の OFDM送信装置及び OFDM受信装置の構成を示すブロック図
[図 2]従来の OFDM送信装置における符号化器の内部構成を示すブロック図
[図 3]従来の OFDM受信装置における復号器の内部構成を示すブロック図
[図 4]本発明の実施の形態 1に係る OFDM受信装置の構成を示すブロック図
[図 5]ビット数削除部について説明するための図
[図 6]本発明の実施の形態 1に係る OFDM受信装置のシミュレーション結果を示す 図
発明を実施するための最良の形態
[0018] 以下、本発明の実施の形態について図面を用いて説明する。
[0019] (実施の形態 1) 図 4は、本発明の実施の形態 1に係る OFDM受信装置の構成を示すブロック図で ある。この図において、送信装置から送信された信号は、アンテナ 101で受信され、
RF (Radio Frequency)変換部 102に出力される。
[0020] RF変換部 102は、アンテナ 101で受信された信号の周波数を無線周波数から中 間周波数にダウンコンバートし、 I成分及び Q成分のチャネルの信号に分離 (直交検 波）する。 I成分及び Q成分のチャネルの信号に分離された信号は、それぞれ AZD 変換部 103に出力される。
[0021] AZD変換部 103は、 RF変換部 102から出力された信号をアナログ信号カゝらディ ジタル信号に変換し、ディジタル信号を GI (Guard Interval)削除部 104に出力する。
[0022] GI削除部 104は、 AZD変換部 103から出力された信号力もガードインターバルを 削除し、ガードインターバルを削除した信号を FFT (Fast Fourier Transform)部 105 に出力する。
[0023] FFT部 105は、 GI削除部 104から出力された信号を高速フーリエ変換し、サブキヤ リア毎の系列に分離する。分離された信号は、復調部 106に出力される。
[0024] 復調部 106は FFT部 105から出力された信号を復調し、レートデマッチング部 107 は復調後の信号にレートデマッチング処理を行い、分離部 108に出力する。
[0025] 分離部 108は、レートデマッチング部 107から出力された信号を組織ビット系列に 対応する受信信号の系列（以下、「組織部分 Yl」という）と、ノリティビット系列に対応 する受信信号の系列 (以下、「パリティ部分」という）に分離し、分離した各系列をビット 数削除部 109に出力する。なお、ノ リティ部分は、ノ リティビット系列 Χ2及び Χ3にそ れぞれ対応するパリティ部分 Υ2及び Υ3に分離される。また、ここで、分離された各系 列のビット数は同数であり、 Κビットとする。
[0026] ビット数削除部 109は、分離部 108から出力された組織部分 Yl、 ノ リティ部分 Υ2 及び Υ3のそれぞれについて制御部 110からの制御に従ってビット数の削除を行う。 ビット数が削除された組織部分 Yl、 ノ リティ部分 Υ2及び Υ3は、復号器 111に出力 される。なお、復号器 111に出力される組織部分 Y1のビット数を Μビット、復号器 11 1に出力されるノ リティ部分 Υ2及び Υ3のビット数をそれぞれ Lビットとする。
[0027] 制御部 110は、受信した信号の符号化率及び符号化ブロック長の情報を取得し、 符号化率及び又は符号化ブロック長に応じ、かつ、ノリティ部分の 1系列のビット数 L が組織部分 Y1のビット数 Mより少なくなるように組織部分 Yl、 ノ リティ部分 Υ2及び Υ 3のビット数を決定し、決定したビット数となるようにビット数削除部 109を制御する。 具体的には、符号ィ匕率が低いときはパリティ部分のビット数 Lを少なくし、符号化率が 高いときはノ^ティ部分のビット数 Lを多くするように制御する。また、符号化ブロック 長が短いときはパリティ部分のビット数 Lを多くし、符号ィ匕ブロック長が長いときはパリ ティ部分のビット数 Lを少なくするように制御する。これにより、ターボ復号器に入力さ れるブロック当たりのビット数の変動範囲を小さくすることがきるので、使用されないメ モリの空き容量が少なくなり、メモリを有効に利用することができる。
[0028] 復号器 111は、ビット数削除部 109から出力された信号をチャネル復号 (ターボ復 号)し、受信データを得る。
[0029] ここで、制御部 110において復号器 111に入力させるビット数の決定方法について 説明する。制御部 110は、以下の一般的な制御式を有している。
[数 1]
M,L ^ f(R,NbIock ) … ( 1 )
M :組織部分 Y1のビット数
L：ノ リティ部分 Y2及び Y3のビット数
R:符号化率
N
block：符号化ブロック長
[0030] 上式（1)において Mを固定とし、 Lを Rの関数で表すと、 Lは以下の式で表すことが できる。
[数 2]
L = int[M x (L - log33i?)| · · · ( 2 )
[0031] ただし、 intは括弧内の数式の値を越えな 、最大の整数を表す。式（2)にお 、て、 例えば、 R= lとすると L = 0となる。この式では、符号ィ匕率 Rが低い場合にはパリティ 部分のビット数 Lが大きくなり、符号ィ匕率 Rが高い場合には、ノ リティ部分のビット数 L が小さくなる。
[0032] また、 M及び Lは次のような方法で求めることができる。すなわち、ある整数 Cを用い ると、 Mは以下の式（3)で表すことができ、 Lは式 (4)で表すことができる c
[数 3]
Figure imgf000009_0001
画
L ^ M - H - · · ( 4 )
[0033] ただし、 N は符号ィ匕ブロック長の最大長である。また、 Hは整数であり、 0< H<
max
=Mを満たすものとする。この式（3)において、 N 力 、さくなるに従って、 M及び L
block
は大きくなり、 N が N に近づくに従って、 M及び Lは小さくなる。例えば、 N
block max block
=N /2の場合、 M = 2 X C, L = M— Hとなる。
max
[0034] このように、制御部 110では、復号器 111に入力させる組織部分 Yl、パリティ部分 Υ2及び Υ3のビット数が決定される。
[0035] 次に、ビット数削除部 109について具体的に説明する。図 5は、ビット数削除部 109 について説明するための図である。この図において、分離部 108から出力された組 織部分 Y1のビット系列を「101110001110」の 12ビットとし、ノ リティ部分 Υ2のビッ ト系列を「110010110111」の 12ビットとする。同様に、ノ リティ部分 Υ3のビット系列 を「011001110001」の 12ビットとする。
[0036] ビット数削除部 109は、制御部 110からの制御を受けて、入力された各ビット系列に 対して、組織部分 Y1を 6ビットに、ノ リティ部分 Υ2を 4ビットに、さらに、ノ リティ部分 Υ 3を 4ビットにそれぞれ削除する。これにより、ビット数削除部 109から出力される組織 部分 Y1のビット系列は「101110」となり、ノ リティ部分 Υ2のビット系列は「1100」とな り、パリティ部分 Υ3のビット系列は「0110」となる。
[0037] このように、ビット数削除部 109は、ターボ復号において組織部分よりも重要度の低 いパリティ部分について、ノ^ティ部分の 1系列を組織部分のビット数よりも少なくする 。これにより、ターボ復号器の復号演算を少ないビット数で行うことができるので、メモ リ容量を削減することができる。なお、ビット数削除部 109は、入力されたビット数のう ち下位ビットを削除し、上位ビットを出力する。
[0038] 図 6は、本発明の実施の形態 1に係る OFDM受信装置のシミュレーション結果を示 す図である。ただし、シミュレーション諸元は以下の通りである。
[0039] サブキャリア数 ： 1024
拡散率 ：8
変調方式 (データ） ： QPSK
ターボブロック長 : 3196
チャネルコーディング：ターボ符号（R= lZ3、 K=4)K:拘束長、 Max— Log— ΜΑ P復号
繰り返し回数 ：8回
チャネルモデル ： AWGN
[0040] 図 6にお!/、て、縦軸は BER (Bit Error Rate)を、横軸は EbZNOを示して!/、る。また 、組織部分のビット数を 8ビットとし、ノ リティ部分のビット数を 5, 6, 8ビットの 3通りとし た。この図から明らかなように、ノ リティ部分のビット数が 6ビットと 8ビットの場合の特 性は完全に一致しており、ノ リティ部分のビット数が 5ビットの場合でも、 BERが 1. 0 E— 04において約 0. 05 [dB]の劣化に過ぎない。これは、ターボ復号器が繰り返し 復号を行うため、高い復号特性を実現することによる。ただし、パリティ部分のビット数 が少なすぎても高 、復号特性を実現することはできな 、ので、メモリ容量の削減と特 性劣化の回避を図る必要がある。
[0041] このように本実施の形態によれば、ターボ復号器に入力するビット数について、組 織部分のビット数よりもパリティ部分の 1系列のビット数を少なくすることにより、ターボ 復号器のメモリ容量を削減することができ、回路規模を削減することができる。また、 ターボ復号器に入力する組織部分のビット数及びパリティ部分のビット数を符号ィ匕率 及び又は符号ィ匕ブロック長に応じて変更することにより、メモリの有効利用を図ること ができる。
[0042] なお、本実施の形態では、 OFDM受信装置にターボ復号器を搭載した場合を例 に説明したが、本発明はこれに限らず、光通信を用いた受信装置、磁気ディスク及び 光ディスク等の再生装置にターボ復号器を搭載した場合でもよい。また、ターボ符号 に限らず、畳み込み符号でもよい。
[0043] 本発明の第 1の態様は、ターボ復号器に入力される組織部分のビット数と複数の系 列を有するパリティ部分の各ビット数とをそれぞれ削除するビット数削除手段と、パリ ティ部分の 1系列分のビット数が組織部分のビット数より少なくなるように前記ビット数 削除手段を制御する制御手段と、を具備する入力制御装置である。
[0044] この構成によれば、ターボ復号器に入力されるパリティ部分の 1系列分のビット数が 組織部分のビット数より少なくなるようにそれぞれのビット数を削除することにより、タ 一ボ復号器の復号演算を少な 、ビット数で行うことができるので、この演算に用いら れるメモリ容量を削減することができる。
[0045] 本発明の第 2の態様は、上記態様において、前記制御手段が、ターボ復号器に入 力されるビット系列の符号ィ匕率及び又は符号ィ匕ブロック長の長さに応じたパリティ部 分のビット数となるように前記ビット数削除手段を制御する入力制御装置である。
[0046] この構成によれば、ターボ復号器に入力されるビット系列の符号ィ匕率及び又は符 号化ブロック長の長さに応じたパリティ部分のビット数となるように組織部分のビット数 とパリティ部分の各ビット数とをそれぞれ削除することにより、ターボ復号器に入力さ れるブロック当たりのビット数の変動範囲を小さくすることができるので、使用されない メモリの空き容量が少なくなり、メモリを有効に利用することができる。
[0047] 本発明の第 3の態様は、上記態様において、前記制御手段が、ターボ復号器に入 力されるビット系列の符号ィ匕率が低くなるにしたがって、ノ^ティ部分のビット数が少 なくなり、符号ィ匕率が高くなるにしたがって、ノ^ティ部分のビット数が多くなるように制 御する入力制御装置である。
[0048] この構成によれば、符号ィ匕率が低くなるにしたがって、復号に用いられるビット数が 多くなるところ、ノ リティ部分のビット数を少なくし、符号ィ匕率が高くなるにしたがって、 復号に用いられるビット数が少なくなるところ、ノ^ティ部分のビット数を多くすることに より、ターボ復号器に入力されるブロック当たりのビット数の変動範囲を小さくすること 力 Sきるので、使用されないメモリの空き容量が少なくなり、メモリを有効に利用すること ができる。
[0049] 本発明の第 4の態様は、上記態様において、前記制御手段が、ターボ復号器に入 力される符号ィ匕ブロック長が長くなるにしたがって、ノ^ティ部分のビット数が少なくな り、符号ィ匕ブロック長が短くなるにしたがって、ノ^ティ部分のビット数が多くなるように 制御する入力制御装置である。
[0050] この構成によれば、符号ィ匕ブロック長が長くなるにしたがって、ノ^ティ部分のビット 数が少なくなり、符号ィ匕ブロック長が短くなるにしたがって、ノ^ティ部分のビット数が 多くなるように、制御手段がビット数削除手段を制御することにより、ターボ復号器に 入力されるブロック当たりのビット数の変動範囲を小さくすることがきるので、使用され ないメモリの空き容量が少なくなり、メモリを有効に利用することができる。
[0051] 本発明の第 5の態様は、ターボ復号器に入力される組織部分と複数系列のノ^ティ 部分のうち、パリティ部分の 1系列分のビット数が組織部分のビット数より少なくなるよ うに、組織部分のビット数とパリティ部分のビット数とをそれぞれ削除する入力制御方 法である。
[0052] この方法によれば、ターボ復号器に入力されるビット系列の符号ィ匕率及び又は符 号ィ匕ブロック長の長さに応じ、かつ、ノ^ティ部分の 1系列分のビット数が組織部分の ビット数より少なくなるように、それぞれのビット数を削除することにより、ターボ復号器 に入力されるブロック当たりのビット数の変動範囲を小さくすることができるので、使用 されないメモリの空き容量が少なくなり、メモリを有効に利用することができる。また、タ 一ボ復号器の復号演算を少な 、ビット数で行うことができるので、この演算に用いら れるメモリ容量を削減することができる。
[0053] 本明細書は、 2003年 9月 25日出願の特願 2003— 333489に基づくものである。こ の内容は全てここに含めておく。
産業上の利用可能性
[0054] 本発明の入力制御装置及び入力制御方法は、ターボ復号器に入力するビット数に ついて、組織部分のビット数よりもパリティ部分の 1系列のビット数を少なくすることに より、ターボ復号器のメモリ容量を削減し、また、ターボ復号器に入力する組織部分 のビット数及びパリティ部分のビット数を符号ィ匕率及び又は符号ィ匕ブロック長に応じ て変更することにより、メモリを有効に利用するという効果を有し、無線通信を用いた 受信装置、光通信を用いた受信装置、磁気ディスク及び光ディスク等の再生装置な どターボ復号器を有する装置に用いるのに適して!/、る。

Claims

請求の範囲
[1] ターボ復号器に入力される組織部分のビット数と複数の系列を有するパリティ部分 の各ビット数とをそれぞれ削除するビット数削除手段と、
ノ リティ部分の 1系列分のビット数が組織部分のビット数より少なくなるように前記ビ ット数削除手段を制御する制御手段と、
を具備する入力制御装置。
[2] 前記制御手段は、ターボ復号器に入力されるビット系列の符号ィ匕率及び又は符号 化ブロック長の長さに応じたパリティ部分のビット数となるように前記ビット数削除手段 を制御する請求項 1に記載の入力制御装置。
[3] 前記制御手段は、ターボ復号器に入力されるビット系列の符号ィ匕率が低くなるにし たがって、ノ^ティ部分のビット数が少なくなり、符号ィ匕率が高くなるにしたがって、パ リティ部分のビット数が多くなるように制御する請求項 2に記載の入力制御装置。
[4] 前記制御手段は、ターボ復号器に入力される符号ィ匕ブロック長が長くなるにしたが つて、ノ リティ部分のビット数が少なくなり、符号ィ匕ブロック長が短くなるにしたがって、 パリティ部分のビット数が多くなるように制御する請求項 2に記載の入力制御装置。
[5] ターボ復号器に入力される組織部分と複数系列のパリティ部分のうち、パリティ部分 の 1系列分のビット数が組織部分のビット数より少なくなるように、組織部分のビット数 とパリティ部分のビット数とをそれぞれ削除する入力制御方法。
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