CN1856939A - 输入控制装置及输入控制方法 - Google Patents

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Abstract

本发明提供一种输入控制装置，可以在抑制特性恶化的同时，减小Turbo解码器的电路规模，并且有效地利用Turbo解码器的存储。该装置中，控制单元(110)获得接收信号的编码率以及编码块长的信息，根据编码率以及编码块长，决定系统部分Y1、奇偶校验部分Y2以及Y3的比特数以便使奇偶校验部分的1个序列的比特数比系统部分Y1的比特数少，并控制比特数删除单元(109)使比特数成为决定出的比特数。比特数删除单元(109)依照控制单元(110)的控制，减少由分离单元(108)输出的系统部分Y1、奇偶校验部分Y2以及Y3的比特数，解码器(111)利用由比特数删除单元(109)所删减的各个序列来进行Turbo解码。

Description

输入控制装置及输入控制方法
技术领域
本发明涉及一种输入控制装置及输入控制方法，将用于解码的数据量化。
背景技术
图1是表示现有的OFDM(Orthogonal Frequency Division Multiplex：正交频分复用)发送装置10以及OFDM接收装置20的结构的方框图。首先说明OFDM发送装置10的结构。比特序列的发送数据由编码器11进行信道编码(Turbo编码)，编码后的信号由速率匹配单元12进行数据的重复处理或穿孔处理(速率匹配处理)。速率匹配处理后的信号由调制单元13进行数据调制映射，并输出到IFFT(Inverse Fast Fourier Transform：逆快速傅立叶转换)单元14。
由调制单元13输出的信号，由IFFT单元14进行逆快速傅立叶转换，形成OFDM信号，并由GI(Guard Interval：保护间隔)加插单元15将保护间隔插入OFDM信号。插入保护间隔后的OFDM信号，由D/A转换单元16，从数字信号转换成模拟信号，模拟信号由RF(Radio Frequency：射频)转换单元17上变频，经由天线18发送到OFDM接收装置20。
接下来，说明OFDM接收装置20的结构。由OFDM接收装置10发送的信号，在传输路径中混杂噪声，由天线21接收。由天线21接收的信号，再由RF转换单元22从无线电频率下变频成中间频率，并分离(正交检波)成I分量以及Q分量的信道的信号，然后输出到A/D转换单元23。I分量以及Q分量的信道的信号，由A/D转换单元23从模拟信号转换成数字信号，数字信号由GI删除单元24删除掉保护间隔，并输出到FFT 25(Fast FourierTransform：快速傅立叶变换)。
由GI删除单元24输出的信号由FFT单元25分离成以每个副载波为单位的序列。被分离后的信号由解调单元26解调。解调后的信号由速率解匹配单元(rate dematching section)27进行速率解匹配处理(rate dematchingprocessing)。经速率解匹配处理后的信号由分离单元28分离成3个序列。被分离了的3个序列由比特数删除单元29分别删除相同数目的比特数。被删除了比特的各个序列由解码器30信道解码(Turbo解码)从而得到接收数据。
图2是表示现有的OFDM发送装置10中的编码器11内部结构的方框图。在该图中，系统比特序列(发送数据)u作为系统比特序列X1按照原样输出，同时其也被输出到码元编码器(element coder)31和交织器32。码元编码器31生成关于输入的系统比特序列u的码字。生成后的码字作为奇偶校验位比特序列X2输出。
交织器32具有转换函数，用于相对于写入顺序改变读出顺序，将输入的系统比特序列u按照与输入顺序不同的顺序输出到码元编码器33。码元编码器33生成关于由交织器32输出的比特序列的码字。生成后的码字作为奇偶校验位比特序列X3输出。
图3是表示现有的OFDM接收装置20中的解码器30的内部结构的方框图。接收信号序列具有噪声(在此假设为加性高斯白噪声)，并且分别对应于系统比特和奇偶校验位。该接收信号序列被输入到解码器30。
码元解码器41(element decoder)对与系统比特序列X1对应的接收信号序列(以下简称“系统部分Y1”)、与奇偶校验位序列X2对应的接收信号序列(以下简称“奇偶校验部分Y2”)以及由去交织器45传输来的可靠性信息的先验值La1进行解码处理，并且将外部值Le1输出到交织器42。所谓外部值是指依据码元解码器的码元可靠性的增值。外部值Le1由交织器42重新排列，并且作为先验值La2输入到码元解码器44。另外，在第1次的重复时，因为在码元解码器44不进行解码，所以将“0”代入先验值。
码元解码器44接收通过由交织器43对系统部分Y1进行重新排列而得到的序列、对应于奇偶校验位序列X3的接收信号的序列(以下简称“奇偶校验部分Y3”)、先验值La2，对它们进行解码处理，并且将外部值Le2输出到解交织器45。外部值Le2接受解交织器45进行的恢复在由交织器进行重新排列之前的顺序的操作，然后作为先验值La1输入到码元解码器41，并进行反复解码。经过如此的几次到十几次的反复处理后，码元解码器44计算定义为对数后验概率比的后验值L2，并由解交织器46将该计算结果进行解交织处理。然后，通过硬判决单元47对解交织后的序列进行硬判决，输出解码比特序列，差错检测单元48对解码比特序列进行差错检测，并输出检测结果。
“非专利文献1”
C.Berrou，A.Glavieux“Near Optimum Error Correcting Coding AndDecoding：Turbo-Codes，”IEEE Trans.Commun.，Vol.44，pp.1261-1271，Oct.1996(C.Berrou，A.Glavieux“接近最佳纠错编码和解码：Turbo-编码”IEEETrans.Commun.，第44卷，第1261-1271页，1996年10月)。
发明内容
但是，上述现有的Turbo解码器存在着以下问题。因为对系统部分和奇偶校验部分的软信息比特不做任何区别而进行同样的量化处理，所以输入到Turbo解码器的比特数一直是固定的，而且系统部分Y1、奇偶校验部分Y2以及Y3分别以同样的比特数输入到Turbo解码器。Turbo解码器的电路规模在很大程度上依赖于用于解码计算的存储容量，并且需要相应于输入到Turbo解码器的比特数的存储容量，因此无法减小存储容量，从而无法减小电路规模。另外，为了减小存储容量也可以考虑提高编码率，但是这样的话，由于奇偶校验部分的数据会变少，差错率特性也会恶化，而无法减小电路规模。
另外，在实际的系统中，由于编码率或编码块长是可以变化的，并且因此，系统需要可以对应由系统规定的最小的编码率，以及可以对应最长的编码块长的存储容量，但因为并不是一直使用所有的存储容量，所以会产生空闲容量而不能有效地使用存储。
本发明旨在提供一种输入控制装置及输入控制方法，用于在抑制特性恶化的同时，减小Turbo解码器的电路规模，并且有效地利用Turbo解码器的存储。
本发明的输入控制装置具有：比特数删除单元，分别减少输入到Turbo解码器的系统部分的比特数和具有多个序列的奇偶校验部分的各个比特数；控制单元，控制上述比特数删除单元，使奇偶校验部分的1个序列的比特数比系统部分的比特数少。
根据该结构，通过分别删除各个比特数，从而使输入到Turbo解码器的奇偶校验部分的1个序列的比特数比系统部分的比特数少，可以使Turbo解码器的解码计算利用较少的比特数来进行，最终可以减少用于该计算的存储容量。
根据本发明，对输入到Turbo解码器的比特数，通过使奇偶校验部分的1个序列的比特数比系统部分的比特数少，可以减小Turbo解码器的存储容量，从而减小电路规模。另外，通过根据编码率和/或编码块长来改变输入到Turbo解码器的系统部分的比特数以及奇偶校验部分的比特数，可以有效地使用存储。
附图说明
图1表示现有的OFDM发送装置以及OFDM接收装置的结构的方框图。
图2表示现有的OFDM发送装置中的编码器的内部结构的方框图。
图3表示现有的OFDM接收装置中的解码器的内部结构的方框图。
图4表示根据本发明的实施方式1的OFDM接收装置结构的方框图。
图5表示用来说明比特数删除单元的图。以及
图6表示根据本发明的实施方式1的OFDM接收装置的模拟结果的图。
具体实施方式
以下，参照附图说明本发明的实施方式。
图4是表示根据本发明的实施方式1的OFDM接收装置结构的方框图。在该图中，由发送装置发送的信号，通过天线101接收，并输出到RF(RadioFrequency：射频)转换单元102。
RF转换单元102将由天线101接收的信号从无线电频率下变频到中间频率，并分离(正交检测)成I分量以及Q分量的信道的信号。被分离成I分量以及Q分量的信道的信号分别输出到A/D转换单元103。
A/D转换单元103将由RF转换单元102输出的信号从模拟信号转换成数字信号，并输出到GI(Guard Interval：保护间隔)删除单元104。
GI删除单元104将由A/D转换单元103输出的信号中的保护间隔删除，并将删除了保护间隔的信号输出到FFT(Fast Fourier Transform：快速傅立叶变换)单元105。
FFT单元105将由GI删除单元104输出的信号进行FFT变换，并分离成以每个副载波为单位的序列。被分离后的信号输出到解调单元106，
解调单元106将由FFT单元105输出的信号解调。速率解匹配单元107对被解调后的信号进行速率解匹配处理，并输出到分离单元108。
分离单元108将由速率解匹配单元107输出的信号分离成对应于系统比特序列的接收信号序列(以下简称“系统部分Y1”)、对应于奇偶比特序列的接收信号序列(以下简称“奇偶检验部分”)，并将分离后的各个序列输出到比特数删除单元109。另外，奇偶检验部分被分离成分别对应于奇偶检验位序列X2以及X3的奇偶检验部分Y2以及Y3。另外，在此被分离的各个序列的比特数相同，设为K比特。
比特数删除单元109对于分离单元108输出的系统部分Y1、奇偶校验部分Y2以及Y3，分别根据控制单元110的控制来进行比特数的减少。比特数减少后的系统部分Y1、奇偶校验部分Y2以及Y3被输出到解码器111。另外，假设输出到解码器111的系统部分Y1的比特数为M比特、分别输出到解码器111的奇偶校验部分Y2以及Y3的比特数为L比特。
控制单元110获得接收信号的编码率以及编码块长的信息，然后根据编码率和/或编码块长来决定系统部分Y1、奇偶校验部分的Y2以及Y3的比特数以便使奇偶校验部分的1个序列的比特数L比系统部分Y1的比特数M少，并控制比特数删除单元109以使比特数成为决定好了的比特数。具体来说，控制部分110执行控制以便：当编码率低时，减少奇偶校验部分的比特数L；而当编码率高时，增加奇偶校验部分的比特数L。另一方面，控制部分110执行控制以便：当编码块短时，增加奇偶校验部分的比特数L；而当编码块长时，减少奇偶校验部分的比特数L。由此，可以缩小输入到Turbo编码器的每块的比特数的波动范围，可以减小未被使用的存储的空闲容量，从而可以有效地使用存储。
解码器111将由比特数删除单元109输出的信号进行信道解码(Turbo解码)，从而得到接收数据。
在此，说明在控制单元110是如何决定输入到解码器111的比特数。控制单元110具有以下普遍的控制算式。
M，L＝f(R，Nblock)…(算式1)
M：系统部分Y1的比特数
L：奇偶校验部分Y2以及Y3的比特数
R：编码率
Nblock：编码块长
在上述算式(1)里，如果M固定不变，并且将L作为R的函数来表示，则L可以由下面的算式来表示。
L＝intM×(1-log33R)…(算式2)
其中，int表示不超过括弧中的算式的值的最大整数。在算式(2)，比如R＝1，则L＝0。根据该算式，当编码率R较小时，奇偶校验部分的比特数L就变大；而当编码率R较大时，奇偶校验部分的比特数L则变小。
另外，M以及L可以通过以下的方法可以求出。也就是，利用某个整数C就可以通过下面的算式(3)来表示M，并可以通过下面的算式(4)来表示L.
M = int [ C × N max N block ] · · ·  (算式3)
L＝M-H…(算式4)
其中，Nmax为最大编码块长度。另外，假定H为整数，而且满足0＜H＜＝M。在该算式(3)中，随着Nblock变小，M以及L变大；随着Nblock接近Nmax，M以及L则变小。比如，Nblock＝Nmax/2时，M＝2×C，L＝M-H。
因而，控制单元110确定输出到解码器111的系统部分Y1、奇偶校验部分Y2以及Y3的比特数。
接下来，具体说明比特数删除单元109。图5是表示用来说明比特数删除单元109的图。在该图中，假设由分离单元108输出的系统部分Y1的比特序列为“101110001110”的12比特，奇偶校验部分Y2的比特序列为“110010110111”的12比特。同样，假设奇偶校验部分Y3的比特序列为“011001110001”的12比特。
比特数删除单元109受控制单元110的控制，对各个输入比特序列的比特进行删除，以便系统部分Y1、奇偶校验部分Y2和奇偶校验部分Y3分别成为6比特、4比特和4比特。该操作使由比特数删除单元109输出的系统部分Y1的比特序列为“101110”、奇偶校验部分Y2的比特序列为“1100”、奇偶校验部分Y3的比特序列为“0110”。
这样，在Turbo解码时，比特数删除单元109使与系统部分相比重要度较低的奇偶校验部分的1个序列的比特数比系统部分的比特数少。由此，可以将Turbo解码器的解码计算用更少的比特数来进行，从而可以减少存储容量。另外，比特数删除单元109将输入的比特中的低位比特删除，而输出高位比特。
图6表示根据本发明的实施方式1的OFDM接收装置的模拟结果的图。其中，进行模拟时使用的各种要素如下所示。
副载波数        ：1024
扩频率          ：8
调制方式(数据)  ：QPSK
Turbo块长       ：3196
信道编码        ：Turbo编码(R＝1/3，K＝4)K：约束长度，
Max-Log-MAP解码
重复回数        ：8回
信道模式        ：AWGN
在图6里，纵轴表示BER(Bit Error Rate：比特差错率)，横轴表示Eb/NO。另外，假定系统部分的比特数为8比特，奇偶校验部分的比特数具有分别为5、6、8比特的三种模式。从该图可以看出：奇偶校验部分的比特数为6比特和为8比特时的特性完全相同，甚至在奇偶校验部分的比特数为5比特时，BER在1.0E-4处仅仅恶化了约0.05dB。这是由于Turbo解码器重复进行解码，从而实现了高的解码特性。可是，奇偶校验部分的比特数过少也不能实现高的解码特性，所以仍然需要考虑减小存储容量和避免特性的恶化。
根据本实施方式，对输入到Turbo解码器的比特数，通过使奇偶校验部分的1个序列的比特数比系统部分的比特数少，可以减小Turbo解码器的存储容量，从而减小电路规模。另外，通过根据编码率和/或编码块长来改变输入到Turbo解码器的系统部分的比特数以及奇偶校验部分的比特数，可以有效地使用存储。
另外，在本实施方式，说明了将Turbo解码器配备于OFDM接收装置上的例子。本发明不限于此，将Turbo解码器配备于利用光通信的接收装置、诸如磁盘以及光盘等的再现装置上也可以。另外，不限于Turbo编码，卷积码也可以。
本发明的第一方面是一种输入控制装置，所述输入控制装置具有：比特数删除单元，分别减少输入到Turbo解码器的系统部分的比特数和具有多个序列的奇偶校验部分的各个比特数；控制单元，控制上述比特数删除单元，使奇偶校验部分的1个序列的比特数比系统部分的比特数少。
根据该结构，通过分别减少输入到Turbo解码器的系统部分的比特数和奇偶校验部分的各个比特数，从而使奇偶校验部分的1个序列的比特数比系统部分的比特数少，可以利用较少的比特数进行Turbo解码器的解码计算，最终可以减少用于该计算的存储容量。
本发明的第二方面是在上述方面中的输入控制装置，其中所述控制单元控制所述比特数删除单元，以便根据输入到Turbo解码器的比特序列的编码率和/或编码块长来得到奇偶校验部分的比特数。
根据该结构，通过分别减少系统部分的比特数和奇偶校验部分的比特数，从而根据输入到Turbo解码器的比特序列的编码率和/或编码块长来得到奇偶校验部分的比特数，可以缩小输入到Turbo编码器的每块的比特数的波动范围，而能够减小未被使用的存储的空闲容量，有效地使用存储。
本发明的第三方面是在上述方面中的输入控制装置，其中，所述控制单元执行控制以便随着输入到Turbo解码器的比特序列的编码率变低而减少奇偶校验部分的比特数；随着编码率变高而增加奇偶校验部分的比特数。
根据该结构，在随着编码率变低而用于解码的比特数要变多的情况下，减少奇偶校验部分的比特数；在随着编码率的变高而用于解码的比特数要变少的情况下，增加奇偶校验部分的比特数，由此可以缩小输入到Turbo编码器的每块的比特数的波动范围，而能够减小未被使用的存储的空闲容量，有效地使用存储。
本发明的第四方面是上述方面的输入控制装置，其中所述控制单元执行控制以便随着输入到Turbo解码器的编码块长变长而减少奇偶校验部分的比特数；随着编码块长变短而增加奇偶校验部分的比特数。
根据该结构，控制单元控制比特数删除单元，以使随着编码块长变长，减少奇偶校验部分的比特数；随着编码块长变短，增加奇偶校验部分的比特数，由此可以缩小输入到Turbo编码器的每块的比特数的波动范围，而能够减小未被使用的存储的空闲容量，有效地使用存储。
本发明的第五方面是一种输入控制方法，所述方法具有步骤：分别减少系统部分的比特数和奇偶校验部分的比特数，使得在输入到Turbo解码器的系统部分的比特数和奇偶校验部分的比特数当中，奇偶校验部分的1个序列的比特数比系统部分的比特数少。
根据本方法，通过根据输入到Turbo解码器的编码率和/或编码块长而分别减少各个比特数，以便奇偶校验部分的1个序列的比特数比系统部分的比特数少，而由此可以缩小输入到Turbo编码器的每块的比特数的波动范围，而能够减小未被使用的存储的空闲容量，有效地使用存储。另外，通过利用少的比特数进行Turbo解码器的计算，可以减少用于该计算的存储容量。
本申请基于2003年9月25日提交的日本专利申请第2003-333489号，其内容全部包含于此用来参考。
工业实用性
本发明的输入控制装置及输入控制方法，对输入到Turbo解码器的比特数，通过使奇偶校验部分的1个序列的比特数比系统部分的比特数少，而具有减小Turbo解码器的存储容量的效果，另外，通过根据编码率和/或编码块长来改变输入到Turbo解码器的系统部分的比特数以及奇偶校验部分的比特数，具有有效地使用存储的良好效果，而适用于诸如利用无线通信的接收装置、利用光通信的接收装置、磁盘以及光盘等的再现装置之类的、具有Turbo解码器的装置。

Claims (5)

1.一种输入控制装置，其特征在于包括：
比特数删除单元，用于减少输入到Turbo解码器的系统部分的比特数和具有多个序列的奇偶校验部分的各个比特数；以及
控制单元，用于控制所述比特数删除单元，以使奇偶校验部分的1个序列的比特数比系统部分的比特数少。
2.如权利要求1所述的输入控制装置，其特征在于，所述控制单元控制所述比特数删除单元，以使得根据输入到Turbo解码器的比特序列的编码率和/或编码块长度来得到奇偶校验部分的比特数。
3.如权利要求2所述的输入控制装置，其特征在于，所述控制单元执行控制以便随着输入到Turbo解码器的比特序列的编码率变低而减少奇偶校验部分的比特数，随着编码率变高而增加奇偶校验部分的比特数。
4.如权利要求2所述的输入控制装置，其特征在于，所述控制单元执行控制以便随着输入到Turbo解码器的比特序列的编码块长变长而减少奇偶校验部分的比特数，随着编码块长变短而增加奇偶校验部分的比特数。
5.一种输入控制方法，其特征在于，所述方法包括步骤：在输入到Turbo解码器的系统部分和具有多个序列的奇偶校验部分中，分别减少系统部分的比特数和奇偶校验部分的比特数，以使奇偶校验部分的1个序列的比特数少于系统部分的比特数。
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