KR20130057488A

KR20130057488A - 절단된 인터리버들 및 디-인터리버들을 위한 능률적인 어드레스 생성기

Info

Publication number: KR20130057488A
Application number: KR1020137010282A
Authority: KR
Inventors: 모하매드 만소우어
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-12-21
Filing date: 2008-12-17
Publication date: 2013-05-31
Also published as: EP2238690A2; CN101904102A; CN101904102B; US8751769B2; KR101331516B1; WO2009085871A2; KR20100105729A; WO2009085871A3; JP2011508530A; US20090164748A1; JP5231570B2; TW200935758A

Abstract

절단된 인터리버들 및 절단된 디-인터리버들에 대한 어드레스들을 능률적으로 생성하기 위한 기술들이 개시된다. 일 양상에서, 선형 어드레스가 자신에 대응하는 무효 매핑들의 전체 수를 결정함으로써 절단된 인터리버에 대한 인터리빙된 어드레스로 매핑될 수 있다. 선형 어드레스는 중간 어드레스를 획득하기 위해 무효 매핑들의 전체 수와 합산될 수 있다. 절단된 인터리버에 대한 인터리빙된 어드레스는 그리고나서 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 결정될 수 있다. 절단된 인터리버는 절단된 비트-반전 인터리버, 비트-반전 함수 및 선형 구성 시퀀스 함수로 구성된 절단된 터보 인터리버, 또는 몇몇 다른 타입의 인터리버일 수 있다. 무효 매핑들의 전체 수가 반복적으로 결정될 수 있고, 각각의 반복은 상이한 타입의 절단된 인터리버에 대해 상이한 방식으로 수행될 수 있다.

Description

절단된 인터리버들 및 디-인터리버들을 위한 능률적인 어드레스 생성기{EFFICIENT ADDRESS GENERATION FOR PRUNED INTERLEAVERS AND DE-INTERLEAVERS}

본 출원은 일반적으로 데이터 프로세싱에 관한 것이고, 보다 구체적으로는 인터리버들 및 디-인터리버들에 관한 것이다.

본 발명은 출원일은 2007년 12월 21일이고, 발명의 명칭은 "PARALLEL PRUNED INTERLEAVER METHOD AND APPARATUS"인 미국 특허 가출원 제61/016,045호에 우선권의 이익을 주장하며, 이 출원의 양수인에게 양도되었으며, 여기서 참조로써 통합된다.

인터리버는 입력 데이터를 수신하고, 입력된 데이터를 셔플(shuffle) 또는 재-정렬하며, 셔플된 데이터를 출력 데이터로서 제공하는 기능 블록이다. 인터리버들은 성능에 대한 잡음 및 간섭의 영향을 감소시키기 위해 대부분의 무선 통신 시스템들에서 이용된다. 예를 들어, 채널 인터리빙은 잡음 및 간섭으로 인한 에러들의 버스트(burst)에 대해 보호하기 위해 널리 이용된다. 송신기에서, 채널 인터리버는 채널 인코더로부터의 코드 비트들을 셔플하고, 그 결과 연속하는 코드 비트들이 인터리빙된 비트들에서 산산이 확산된다. 인터리빙된 비트들의 시퀀스가 에러들의 버스트에 관여되는 경우, 이러한 인터리빙된 비트들은 수신기에서 채널 디-인터리버에 의한 상보적인 재-셔플 이후에 산산이 확산된다. 따라서, 인터리빙은 에러들의 버스트에 포함되는 연속적인 비트들 사이의 임시적인 상호관계를 깨며(break), 이는 성능을 개선시킬 수 있다.

인터리빙은 특정 선형 어드레스에서 데이터 값(예를 들어, 코드 비트)을 수신하고, 선형 어드레스에 기반하여 인터리빙된 어드레스를 결정하며, 그리고 인터리빙된 어드레스에서 데이터 값을 저장함으로써 수행될 수 있다. 선형 어드레스에서 인터리빙된 어드레스로의 매핑이 룩-업 테이블에 기반할 수 있다. 다수의 패킷 사이즈들이 지원될 수 있고, 룩-업 테이블이 각각의 지원되는 패킷 사이즈에 대해 생성될 수 있다. 많은 양의 메모리가 그리고나서 많은 상이한 패킷 사이즈들에 대한 인터리빙된 어드레스들로의 선형 어드레스들의 매핑에 대해 많은 룩-업 테이블들을 저장하도록 요청될 수 있다. 따라서 필요한 만큼 실 시간으로 인터리빙된 어드레스들을 능률적으로 계산하는 것이 바람직할 수 있다.

절단된 인터리버들 및 절단된 디-인터리버들에 대한 어드레스들을 능률적으로 결정하기 위한 기술들이 여기서 설명된다. 비-절단된 인터리버들 및 비-절단된 디-인터리버들은 2의 거듭제곱인 크기들을 가지며, 그 결과 0 내지 M-1의 전체 어드레스 범위가 유효(valid)하며, 여기서 M=2ⁿ이고 n은 어드레스들에 대한 비트들의 수이다. 절단된 인터리버들 및 절단된 디-인터리버들은 2의 거듭제곱들이 아닌 사이즈들을 가지며, 그 결과 L 내지 M-1의 범위 내의 어드레스들이 무효(invalid)하며, 여기서 L은 절단된 인터리버 또는 디-인터리버의 사이즈이다.

일 양상에서, 선형 어드레스가 선형 어드레스에 대응하는 무효 매핑들의 전체 수를 결정함으로써 절단된 인터리버에 대한 인터리빙된 어드레스로 매핑될 수 있다. 무효 매핑은 비-절단된 인터리버 함수에 기반하여 0 내지 L-1의 범위 내에 있지 않은 인터리빙된 어드레스로의 선형 어드레스의 매핑이다. 선형 어드레스는 중간 어드레스를 획득하기 위해 무효 매핑들의 전체 수와 합산(sum)될 수 있다. 절단된 인터리버에 대한 인터리빙된 어드레스는 그리고나서 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 결정될 수 있다.

일 설계에서, 절단된 인터리버는 절단된 비트-반전 인터리버(BRI)일 수 있다. 중간 어드레스의 비트-반전 버전이 절단된 BRI에 대한 인터리빙된 어드레스로서 제공될 수 있다. 다른 설계에서, 절단된 인터리버는 2-차원(2D) 어레이의 복수의 행(row)들에 대한 비트-반전 함수 및 각각의 행에 있는 복수의 엔트리들에 대한 LCS(linear congruential sequence) 함수를 포함하는 절단된 터보 인터리버일 수 있다. 절단된 터보 인터리버에 대한 인터리빙된 어드레스가 중간 어드레스의 비-절단된 터보 인터리버 함수에 기반하여 결정될 수 있다.

일 설계에서, 예를 들어 반복들의 미리 결정된 수 동안 또는 무효 매핑들의 동일한 전체 수가 2개의 연속적인 반복들에 대해 획득될 때까지, 유효 매핑들의 전체 수가 반복적으로 결정될 수 있다. 각각의 반복이 아래에서 설명된 것처럼, 절단된 인터리버의 상이한 타입들에 대해 상이한 방식들로 수행될 수 있다.

다른 양상에서, 인터리빙된 어드레스는 인터리빙된 어드레스에 대응하는 무효 매핑들의 전체 수를 결정함으로써 절단된 디-인터리버에 대한 선형 어드레스로 매핑될 수 있다. 중간 어드레스는 인터리빙된 어드레스의 비-절단된 디-인터리버 함수에 기반하여 결정될 수 있다. 무효 매핑들의 전체 수는 절단된 디-인터리버에 대한 선형 어드레스를 획득하기 위해 중간 어드레스로부터 감산될 수 있다.

본 발명의 다양한 양상들 및 특징들이 아래서 더욱 상세하게 설명된다.

도 1은 기지국 및 단말의 블록 다이어그램이다.
도 2는 송신(TX) 데이터 프로세서의 블록 다이어그램이다.
도 3은 터보 인코더의 블록 다이어그램이다.
도 4는 수신(RX) 데이터 프로세서의 블록 다이어그램이다.
도 5는 터보 인코더의 블록 다이어그램이다.
도 6은 무효 매핑들의 전체 수의 반복적인 결정을 도시한다.
도 7은 하나의 반복 동안 무효 매핑들의 수의 계산을 도시한다.
도 8은 절단된 BRI에 대한 어드레스 생성기의 블록 다이어그램을 도시한다.
도 9는 어드레스 생성기 내의 로직 회로의 블록 다이어그램을 도시한다.
도 10은 룩-어헤드 절단된 BRI의 블록 다이어그램을 도시한다.
도 11은 절단된 인터리버에 대한 어드레스 생성기의 블록 다이어그램을 도시한다.
도 12는 절단된 디-인터리버에 대한 어드레스 생성기의 블록 다이어그램을 도시한다.
도 13은 데이터를 재-정렬하기 위한 프로세스를 도시한다.

여기서 설명되는 기술들은 통신, 네트워킹, 컴퓨팅 등과 같은 다양한 애플리케이션들에 대해 이용될 수 있다. 예를 들어, 기술들은 코드 분할 다중 액세스(CDMA), 시 분할 다중 액세스(TDMA), 주파수 분할 다중 액세스(FDMA), 직교 FDMA(OFDMA), 싱글-캐리어 FDMA(SC-FDMA) 및 다른 시스템들과 같은 무선 통신 시스템들에 대해 사용될 수 있다. 용어 "시스템" 및 "네트워크"는 종종 상호교환 가능하게 사용된다. CDMA 시스템은 유니버셜 지상 무선 액세스(UTRA), cdma2000 등과 같은 무선 기술들을 구현한다. cdma2000은 IS-2000, IS-95, 및 IS-856 표준들을 포함한다. UTRA는 와이드밴드-CDMA(WCDMA) 및 CDMA의 다른 변형들을 포함한다. TDMA 시스템은 이동 통신용 범용 시스템(GSM)과 같은 무선 기술을 구현한다. OFDMA 시스템은 이벌브드 UTRA(E-UTRA), 울트라 모바일 브로드밴드(UMB), IEEE 802.11(Wi-Fi), IEEE 802.16(WiMAX), IEEE 802.20, 플래쉬 OFDM®, 등과 같은 무선 기술을 구현한다. UTRA, E-UTRA, 및 GSM은 유니버셜 이동 통신 시스템(UMTS)의 일부이다. 3GPP 롱 텀 에벌루션(LTE)는 다운링크에서 OFDMA를 사용하고 업링크에서 SC-FDMA를 사용하는, E-UTRA를 사용하는 UMTS의 다음 릴리스이다. UTRA, E-UTRA, GSM, UMTS 및 LTE는 "3세대 파트너쉽 프로젝트(3GPP)"의 문서들에 제시된다. cdma2000 및 UMB는 "3세대 파트너쉽 프로젝트 2(3GPP2)"의 문서들에 제시된다. 명확화를 위해, 이러한 기술들의 특정 양상들이 LTE에 대해서 아래에서 제시되며, LTE 용어가 아래 설명에서 많이 사용된다.

여기서 설명된 기술들은 기지국 뿐만 아니라 단말에 대해 사용될 수 있다. 단말은 또한 모바일 스테이션, 사용자 장비, 액세스 단말, 가입자 유닛, 스테이션 등으로 지칭될 수 있다. 단말은 셀룰러 전화, 개인 휴대 단말(PDA), 무선 통신 디바이스, 무선 모뎀, 핸드헬드 디바이스, 랩톱 컴퓨터, 코드리스 전화, 무선 로컬 루프(WLL) 스테이션 등일 수 있다. 기지국은 또한 노드 B, 이벌브드 노드 B(eNB), 액세스 포인트 등으로 지칭될 수 있다.

도 1은 무선 통신 시스템에서 기지국(110) 및 단말(150)의 설계의 블록 다이어그램을 도시한다. 기지국(110)은 T개의 안테나들을 구비하고 있으며, 단말(150)은 R개의 안테나들을 구비하고 있고, 여기서 일반적으로 T≥1 및 R≥1이다.

기지국(110)에서, TX 데이터 프로세서(120)는 데이터 소스(112)로부터 데이터를 수신하고, 패킷 포맷에 기반하여 그 데이터를 프로세싱(예를 들어, 인코딩, 인터리빙, 및 변조)하고, 데이터 심벌들을 제공할 수 있다. 패킷 포맷은 패킷 사이즈, 변조 및 코딩 방식(MCS) 등을 표시할 수 있다. 패킷 포맷은 또한 레이트, 전송 포맷 등으로 지칭될 수 있다. TX 다중-입력 다중-출력(MIMO) 프로세서(130)는 데이터 심벌들을 파일럿 심벌들을 이용하여 멀티플렉스할 수 있고, 만약 적용가능하면 프리코딩(예를 들어, 빔형성을 위한)을 수행할 수 있다. 프로세서(130)는 T개의 변조기들(MOD)(132a 내지 132t)로 T개의 출력 심벌 스트림들을 제공할 수 있다. 각각의 변조기(132)는 출력 샘플 스트림을 획득하기 위해 프로세서의 출력 심벌 스트림(예를 들어, OFDM, SC-FDM, CDMA 등에 대한)을 프로세싱할 수 있다. 각각의 변조기(132)는 그것의 출력 샘플 스트림을 추가적으로 컨디셔닝(예를 들어, 아날로그로 변환, 필터링, 증폭, 및 업컨버팅)할 수 있고 순방향 링크 신호를 생성할 수 있다. 변조기들(132a 내지 132t)로부터의 T개의 순방향 링크 신호들은 T개의 안테나들(134a 내지 134t)로부터 각각 전송될 수 있다.

단말(150)에서, R개의 안테나들(152a 내지 152r)은 순방향 링크 신호들을 수신할 수 있고, 각각의 안테나(152)는 개별적인 복조기(DEMOD)(154)로 수신된 신호를 제공할 수 있다. 각각의 복조기(154)는 샘플들을 획득하기 위해 자신의 수신된 신호를 프로세싱(예를 들어, 필터링, 증폭, 다운컨버팅, 및 디지털화)하며 수신된 심벌들을 획득하기 위해 추가적으로 샘플들(예를 들어, OFDM, SC-FDM, CDMA, 등에 대해)을 추가적으로 프로세싱할 수 있다. MIMO 검출기(160)는 수신된 파일럿 심벌들로부터 획득된 채널 추정을 이용하여 수신된 데이터 심벌들에 대해 MIMO 검출을 수행할 수 있고 데이터 심벌 추정들을 제공할 수 있다. RX 데이터 프로세서(170)는 데이터 심벌 추정들을 추가적으로 프로세싱(예를 들어, 복조, 디-인터리빙, 및 디코딩)할 수 있고 데이터 싱크(172)로 디코딩된 데이터를 제공할 수 있다.

단말(150)에서, 데이터 소스(180)로부터의 데이터가 TX 데이터 프로세서(182)에 의해 프로세싱, 파일럿 심벌들을 이용하여 멀티플렉싱, TX MIMO 프로세서(184)에 의해 프로세싱될 수 있고, R개의 역방향 링크 신호들을 생성하기 위해 변조기들(154a 내지 154r)에 의해 추가적으로 프로세싱될 수 있으며, 이는 안테나들(152a 내지 152r)을 통해 전송될 수 있다. 기지국(110)에서, 역방향 링크 신호들은 T개의 안테나들(134a 내지 134t)에 의해 수신되고, 복조기들(132a 내지 132t)에 의해 프로세싱되며, MIMO 검출기(136)에 의해 검출될 수 있으며, 단말(150)에 의해 전송된 데이터를 복원하기 위해 RX 데이터 프로세서(138)에 의해 추가적으로 프로세싱될 수 있다.

제어기들/프로세서들(140, 190)은 각각 기지국(110) 및 단말(150) 동작을 지시한다. 메모리들(142, 192)은 각각 기지국(110) 및 단말(150)에 대한 데이터 및 프로그램 코드들을 저장할 수 있다.

도 2는 TX 데이터 프로세서(120)의 설계의 블록 다이어그램을 도시하며, 이는 또한 도 1에서 TX 데이터 프로세서(182)에 대해 사용될 수 있다. TX 데이터 프로세서(120) 내에서, 파티셔닝 유닛(210)은 전송할 데이터를 수신하고 그 데이터를 선택된 패킷 사이즈의 패킷들로 분할할 수 있다. 패킷은 또한 전송 블록, 코드 블록, 서브 패킷 등으로서 지칭될 수 있다. 각각의 패킷은 개별적으로 인코딩되고 디코딩될 수 있다. 각각의 패킷은 고정된 사이즈 또는 가변 사이즈를 가질 수 있다. 예를 들어, 패킷 사이즈는 전송할 데이터의 양, 이용가능한 리소스들의 양 등과 같은 다양한 인자들에 기반하여 지원되는 패킷 사이즈들의 세트로부터 선택될 수 있다. 패킷 사이즈는 128 내지 16,384 비트들(UMB에 대해)의 범위 내이거나 몇몇 다른 범위일 수 있다.

사이클릭 리던던시 체크(CRC; cyclic redundancy check) 생성기(220)는 각각의 패킷에 대한 CRC 값을 생성하고 CRC 값을 패킷에 첨부할 수 있다. 터보 인코더(230)는 터보 코드에 기반하여 각각의 패킷을 인코딩하고 코딩된 패킷을 제공할 수 있다. 레이트 매칭 유닛(240)은 선택된 코드 레이트에 기반하여 각각의 인코딩된 패킷에서 코드 비트들의 서브셋을 선택할 수 있고 코딩된 패킷에서 나머지 비트들을 삭제할 수 있다. 채널 인터리버(250)는 각각의 코딩된 패킷에서 삭제되지 않은 코드 비트들을 인터리빙하고 인터리빙된 패킷을 제공할 수 있다. 인터리빙은 코드 비트들에 대한 시간, 주파수, 및/또는 공간 다이버시티(diversity)를 제공할 수 있다. 심벌 매퍼(260)는 선택된 변조 방식에 기반하여 데이터 심벌들로 인터리빙된 비트들을 매핑할 수 있다. 패킷 사이즈, 코드 레이트, 및 변조 방식이 패킷 포맷에 기반하여 결정될 수 있고, 이는 채널 조건들, 단말 성능, 시스템 리소스들의 이용가능성 등에 기반하여 선택될 수 있다.

도 3은 도 2에 있는 터보 인코더(230)의 일 설계의 블록 다이어그램을 도시한다. 터보 인코더(230)는 병렬 연쇄(concatenate)된 컨볼루션 코드(PCCC)를 구현하고 2개의 구성 인코더들(310a, 310b), 터보 인터리버(320), 및 멀티플렉서(MUX)(330)를 포함한다. 터보 인코더(230)는 L개의 데이터 비트들의 패킷을 인코딩하고 S개의 코드 비트들의 대응하는 코딩된 패킷을 제공하며, 여기서 L 및 S는 임의의 적절한 값들일 수 있다.

터보 인코더(230) 내에서, 터보 인터리버(320)는 터보 인터리버 함수에 기반하여 패킷에서 데이터 비트들(x로서 표시된)을 인터리빙할 수 있다. 구성 인코더(310a)는 제 1 구성 코드에 기반하여 데이터 비트들을 인코딩할 수 있고 제 1 패리티 비트들(y로서 표시된)을 제공할 수 있다. 유사하게, 구성 인코더(310b)는 제 2 구성 코드에 기반하여 터보 인터리버(320)로부터 인터리빙된 데이터 비트들을 인코딩하고 제 2 패리티 비트들(z로서 표시된)을 제공할 수 있다. 구성 인코더들(310a 및 310b)은 2개의 반복적 시스템 구성 코드들을 구현할 수 있고, 이는 컨벌루션 코드들일 수 있다. 멀티플렉서(330)는 구성 인코더들(310a, 310b)로부터 데이터 비트들 및 패리티 비트들을 수신하고, 데이터 비트들 및 패리티 비트들을 멀티플렉스하며, 코딩된 패킷에 대한 코드 비트들을 제공할 수 있다. 코드 비트들은 제 1 패리티 비트들에 후속하고, 그리고 나서 제 2 패리티 비트들에 후속하는, 데이터 비트들을 포함할 수 있다.

일 설계에서, 각각의 구성 인코더(310)는 레이트 1/3 제한 길이 4 구성 컨볼루션 코드들을 구현할 수 있고, 터보 인코더(230)는 레이트 1/5 터보 코드를 구현할 수 있다. 터보 인코더(230)는 가변 사이즈 L의 패킷을 수신할 수 있고 코딩된 패킷에 대한 5L개의 코드 비트들을 생성할 수 있다. 터보 인코더(230)는 또한 다른 코드 레이트들 및/또는 제한 길이들의 구성 컨볼루션 코드들을 이용하여 구현될 수 있다.

도 4는 도 1에서 RX 데이터 프로세서(138)에 대해 사용될 수 있는, RX 데이터 프로세스(170)의 일 설계의 블록 다이어그램을 도시한다. RX 데이터 프로세서(170) 내에서, 로그-우도 비(LLR; log-likelihood ratio) 계산 유닛(410)은 MIMO 검출기(160)로부터 데이터 심벌 추정치들을 수신하고 각각의 데이터 심벌 추정에 대한 코드 비트들의 LLR들을 계산할 수 있다. 데이터 심벌은 신호 성상도(constellation)에서 복소 값(complex value)으로 B개의 코드 비트들을 매핑함으로써 획득될 수 있다. B개의 LLR들은 대응하는 데이터 심벌 추정치에 기반하여 데이터 심벌의 B개의 코드 비트들에 대해 계산될 수 있다. 각각의 코드 비트에 대한 LLR이 그 코드 비트에 대한 데이터 심벌 추정에 주어지는 코드 비트의 확률을 제로('0') 또는 일('1')로서 표시할 수 있다. 채널 디-인터리버(420)는 도 2의 채널 인터리버(250)에 의한 인터리빙에 상보적 방식으로 LLR들을 디-인터리빙할 수 있다. 디-레이트 매칭 유닛(430)은 도 2의 유닛(240)에 의한 레이트 매칭과 상보적인 방식으로 디-인터리빙된 LLR들에 대해 디-레이트 매칭을 수행할 수 있고 입력 LLR들을 제공할 수 있다. 터보 인코더(440)는 입력 LLR들의 각각의 패킷을 디코딩하고 디코딩된 패킷을 제공할 수 있다. CRC 체커(450)는 각각의 디코딩된 패킷을 체크하고 패킷에 대한 디코딩 상태를 제공할 수 있다. 어셈블러(460)는 디코딩된 패킷들을 어셈블링하고 디코딩된 데이터를 제공할 수 있다.

도 5는 도 4의 터보 인코더(440)의 일 설계의 블록 다이어그램을 도시한다. 터보 인코더(440) 내에, 디멀티플렉서(Demux)(510)가 패킷에 대한 입력 LLR들을 수신하고 데이터 비트들 x에 대한 LLR들 X, 제 1 패리티 비트들 y에 대한 LLR들 Y, 그리고 제 2 패리티 비트들 z에 대한 LLR들 Z로 입력 LLR들을 디멀티플렉싱할 수 있다. 소프트-입력 소프트-출력(SISO) 디코더(520a)는 디멀티플렉서(510)로부터 데이터 비트 LLR들 X 및 제 1 패리티 비트 LLR들 Y를 수신하고 터보 디-인터리버(540)로부터 디-인터리빙된 데이터 비트 LLR들 X₂를 수신할 수 있다. SISO 디코더(520a)는 제 1 구성 코드에 기반하여 데이터 비트들에 대해 새로운 LLR들을 도출할 수 있다. 터보 인터리버(530)는 도 3의 터보 인터리버(320)에 대해 사용되는 터보 인터리버 함수에 기반하여 데이터 비트 LLR들 X₁을 인터리빙할 수 있고 인터리빙된 데이터 비트 LLR들

을 제공할 수 있다. SISO 디코더(520b)는 디멀티플렉서(510)로부터 데이터 비트 LLR들 X 및 제 2 패리티 비트 LLR들 Z, 터보 인터리버(530)로부터 인터리빙된 데이터 비트 LLR들

을 수신할 수 있다. SISO 디코더(520b)는 제 2 구성 코드에 기반하여 데이터 비트들에 대한 새로운 LLR들

를 도출할 수 있다. 터보 디-인터리버(540)는 터보 인터리버 함수의 역에 기반하여 데이터 비트 LLR들

를 디-인터리빙하고 디-인터리빙된 데이터 비트 LLR들

를 제공할 수 있다.

SISO 디코더들(520a, 520b)은 BCJR MAP 알고리즘 또는 더 낮은 복잡성 파생물(derivative)을 구현할 수 있는 최대 후천적(a posteriori)(MAP) 디코더들일 수 있다. SISO 디코더들(520a, 520b)은 또한 소프트-출력 비터비(Viterbi)(SOV) 알고리즘 또는 당해 기술 분야에서 공지된 몇몇 다른 디코딩 알고리즘을 구현할 수 있다. SISO 디코더들(520a, 520b)에 의한 디코딩은 예를 들어 6, 8, 10배, 또는 그 이상의 배수만큼 반복될 수 있다. 디코딩 결과들은 각각의 반복 이후에 더욱 신뢰적일 수 있다. 모든 디코딩 반복들이 완료된 이후에, 검출기(560)는 SISO 디코더(520a)로부터 최종 데이터 비트 LLR들을 수신하고, 각각의 LLR에 대한 경판정(hard decision)을 하고, 디코딩된 비트들을 제공할 수 있다.

도 2의 채널 인터리버(250)는 비트-반전 인터리버(BRI), 절단된 비트-반전 인터리버(PBRI) 등과 같은 다양한 설계들을 이용하여 구현될 수 있다. BRI는 비트-반전 룰에 따라 n-비트 선형 어드레스 x를 n-비트 인터리빙된 어드레스 y로 매핑하고, 그 결과 y의 n 비트들이 x의 n비트들에 대해 역 순서로 보인다. n-비트 선형 어드레스 x의 BRI 매핑은 다음의 BRI 함수에 의해 지정될 수 있다:

, 등식 (1) 여기서,

는 BRI 함수이다. 어드레스들 x 및 y는 0 내지 M-1의 범위 내의 값들을 가지며, 여기서 M=2ⁿ은 BRI의 사이즈이고 2의 거듭제곱이다. 임의의 선형 어드레스 x는 x의 n 비트들을 반전하고 y로서 반전된 n 비트들을 사용함으로써 대응하는 인터리빙된 어드레스 y로 쉽게 매핑될 수 있다.

절단된 BRI는 비트-반전 룰에 따라 L 미만의 n-비트 인터리빙된 어드레스 y로 L 미만의 n-비트 선형 어드레스를 매핑하고, 여기서 L〈 M이다. 그러나, 모(mother) 인터리버의 사이즈가 M인 반면에, 절단된 BRI의 사이즈는 L이다. L은 패킷 사이즈와 동일할 수 있고 UMB에 대한 128 내지 13,684의 범위 안에 있을 수 있다. 어드레스들 L 내지 M-1은 절단된 BRI 함수에 의해 절단되며 유효 매핑들로 고려되지 않는다. 파라미터 L을 포함하는 n-비트 선형 어드레스 x에 대한 절단된 BRI 매핑은 다음의 절단된 BRI 함수에 의해 지정된다:

, 등식 (2) 여기서

는 절단된 BRI 함수이다. 어드레스들 x 및 y는 0 내지 L-1 범위 내의 값들을 가지며, 여기서 L은 절단된 BRI의 사이즈이고 2의 거듭제곱이 아니다.

주어진 x에 대한 매핑

는 i=0로부터 시작하고 그 방향을 따라 스킵되는 무효 매핑들의 수

를 유지함으로써 순차적으로 결정될 수 있다.

는 0으로 초기화될 수 있다. 만약 i+

가 유효 인터리빙된 어드레스로 매핑되어

라면, i는 1씩 증분될 수 있다. 그렇지 않고, 만약 i+

가 무효 인터리빙된 어드레스로 매핑되면,

는 1씩 증분될 수 있다. 동작은 i가 x에 도달할 때까지 반복될 수 있고,

는 유효하다.

알고리즘 1로도 지칭되는, 순차적으로 절단된 BRI 알고리즘은 의사-코드를 이용하여 구현될 수 있다: i = 0

= 0 while (i≤x) if

then

=

+1, else

=

i = i + 1 end end

알고리즘 1은 (i) i=0로부터 시작하는 M개의 선형 어드레스들을 트래버스(traverse)하고 (ii) 각각의 선형 어드레스 i에 대한 인터리빙된 어드레스를 결정함으로써 M개의 인터리빙된 어드레스들의 전체 리스트를 필수적으로 생성한다. 전체 리스트는 그리고나서 L개의 인터리빙된 어드레스들의 절단된 리스트를 획득하기 위해 L과 동일하거나 L보다 큰 인터리빙된 어드레스들을 삭제함으로써 절단된다. 선형 어드레스 x는 그리고나서 절단된 리스트에서 x-번째 인터리빙된 어드레스로 매핑된다.

표 1은 L=19, M=32인 경우에 대한 예시적인 BRI 매핑 및 예시적인 절단된 BRI 매핑을 제공한다. 표 1에서, "dec" 열들은 십진수 표현으로 어드레스들을 제공하고, "binary" 열들은 이진수 표현으로 어드레스들을 제공한다. 일 예로서, 선형 어드레스 x=7은 BRI 매핑을 이용하여 인터리빙된 어드레스 y=28로 매핑하고, 절단된 BRI 매핑을 이용하여 인터리빙된 어드레스 y=10로 매핑한다. 무효 매핑들은 적어도 2개의 열들에서 "x"에 의해 표시된다.

선형 어드레스		BRI 인터리빙된 어드레스		절단된 BRI 인터리빙된 어드레스		선형 어드레스		BRI 인터리빙된 어드레스		절단된 BRI 인터리빙된 어드레스
dec	binary	binary	dec	binary	dec	dec	binary	binary	dec	binary	dec
0	00000	00000	0	00000	0	16	10000	00001	1	01011	11
1	00001	10000	16	10000	16	17	10001	10001	17	00111	7
2	00010	01000	8	01000	8	18	10010	01001	9	01111	15
3	00011	11000	24	00100	4	19	10011	11001	25	x	x
4	00100	00100	4	01100	12	20	10100	00101	5	x	x
5	00101	10100	20	00010	2	21	10101	10101	21	x	x
6	00110	01100	12	10010	18	22	10110	01101	13	x	x
7	00111	11100	28	01010	10	23	10111	11101	29	x	x
8	01000	00010	2	00110	6	24	11000	00011	3	x	x
9	01001	10010	18	01110	14	25	11001	10011	19	x	x
10	01010	01010	10	00001	1	26	11010	01011	11	x	x
11	01011	11010	26	10001	17	27	11011	11011	27	x	x
12	01100	00110	6	01001	9	28	11100	00111	7	x	x
13	01101	10110	22	00101	5	29	11101	10111	23	x	x
14	01110	01110	14	01101	13	30	11110	01111	15	x	x
15	01111	11110	20	00011	3	31	11111	11111	31	x	x

표 1 - L=19 및 M=32에 대한 BRI 매핑 및 절단된 BRI 매핑

알고리즘 1이 0 내지 L-1의 범위 내에서 L개의 선형 어드레스들을 0 내지 L-1의 범위 내에서 L개의 인터리빙된 어드레스들로 매핑하기 위해 M-1개의 반복들을 수행하는 것이 도시될 수 있다. 알고리즘 1은 0 내지 L-1 범위 내에서 선형 어드레스들을 매핑하는 경우에, L의 값에 독립적인, 0 내지 2ⁿ-1의 범위 내에서 모든 M개의 선형 어드레스들을 트래버스하고, 그러한 방식을 따라 M-L-1개의 무효 매핑들을 절단한다. 따라서, 절단된 BRI의 복잡성이 모 인터리버 M의 사이즈에 의해 결정되며 절단된 BRI의 사이즈에 의해서는 결정되지 않는다.

순차적인 절단된 BRI 알고리즘의 주된 단점은 인터리빙된 어드레스들이 순차적으로 생성된다는 것이다. 특히, 선형 어드레스 x에 대응하는 인터리빙된 어드레스 y를 결정하기 위해, x미만의 모든 선형 어드레스들의 인터리빙된 어드레스들이 먼저 결정된다. 이는 x 이전에 절단된 매핑들의 수가 x를 어디에 매핑할지 알기 위해 알려져야만 한다는 사실을 따른다. 특별히 예를 들어, UMB에서 사용되는 16-킬로비트(16K) 사이즈의 긴 패킷들을 인터리빙/디-인터리빙 및 터보 인코딩/디코딩하는 경우에, 이 후속적인 어드레스 생성은 병목 지연(delay bottleneck)을 초래할 수 있다.

일 양상에서, 많아야 log₂(x-1) 스텝들에서 선형 어드레스 x에 대한 인터리빙된 어드레스 y를 결정할 수 있는 능률적인 절단된 BRI 알고리즘이 여기서 개시된다. 능률적인 절단된 BRI 알고리즘은 기초적인 로직 게이트들을 사용하여 구현될 수 있는 단순한 아키텍쳐를 가지며, 짧은 결정적인 경로 지연을 추가적으로 가질 수 있다.

다음 설명은 절단된 BRI의 사이즈 L이 다음과 같이 주어질 수 있다고 가정한다: . 등식 (3) 만약 등식 (3)의 조건이 만족되지 않으면, 절단된 BRI는 M이 L과 동일하거나 L보다 큰 가장 작은 2의 거듭제곱이도록 재형성(reformulate)될 수 있다. 또한, 만약 L=M이면, x의 모든 값들에 대해

=0, 그리고

이다. 이 경우에, 모든 선형 어드레스들이 유효 매핑들을 가지기 때문에 절단된 어드레스들이 존재하지 않는다. 따라서, 아래의 설명은 등식 (3)에서 정의된 것처럼 L을 가정한다.

비트-반전 연산의 정의 및 등식 (3)에서 도시된 조건으로부터, 만약

이면

이다. 따라서, 2개의 연속적인 선형 어드레스들은 모두 무효 매핑들을 가질 수 없다. 이 사실은 0≤x≤L에 대해,

의 반복적인 정의를 획득하기 위해 사용될 수 있다:

등식 (4) 추가로, 만약 i〉x이면,

이다. 따라서

는 비-감소 함수이다.

알고리즘 1의 복잡성은 M 또는 O(M)과 비슷하다. x 미만의 모든 선형 어드레스들을 매핑하는데 발생한 무효 매핑들의 수

가 어떤 인터리빙된 어드레스가 x를 매핑할지를 확인(ascertain)하기 위해 먼저 결정된다는 사실로부터 이러한 결론이 나온다. 복잡성 O(M)을 이용하여

를 결정하기 위한 알고리즘은 무효 매핑들의 비트 구조를 분석함으로써 도출될 수 있다, n=log₂(M)이다.

양

은 스킵(skip)하기 위한 무효 매핑들의 최소 수를 나타내고, 그 결과 0으로부터 x로의 모든 선형 어드레스들은 유효 매핑들을 가지도록 한다. 동등하게,

는 x로 부가하기 위한 최소 수를 나타내고, 그 결과 0 내지 x+

의 범위에서 정확하게 x+1 선형 어드레스들이 유효 매핑들을 가진다.

도 6은 주어진 선형 어드레스 x에 대해

의 반복적인 결정을 도시한다. 무효 매핑들을 갖는 0 내지 x⁽¹⁾= x의 범위의 선형 어드레스들의 수는

으로서 표시될 수 있다.

는

와 반드시 동일하진 않고

로서 주어질 수 있다. 무효 매핑들을 가지는 0 내지 x의 범위에서의

선형 어드레스들에 대해, 적어도

개의 x 보다 큰 더 많은 선형 어드레스들이 그들이 유효한 매핑들을 가지는지 여부를 확인하기(see) 위해 체크되어야 한다는 사실로부터 이러한 결론이 나온다.

따라서,

는 0 내지

의 범위에서 무효 매핑들의 수와 적어도 동일하다. 무효 매핑들을 갖는 0 내지 x⁽²⁾ 범위에서 선형 어드레스들의 수는

로서 표시될 수 있다. x⁽¹⁾+1에서 x⁽²⁾로의 선형 어드레스들은 무효 매핑들을 가질 수 있고, 이는 고려되어야 한다. 따라서,

는 0 내지 x⁽³⁾ = x +

의 범위에서 무효 매핑들의 수와 적어도 동일하다. x⁽²⁾ + 1에서 x⁽³⁾로의 선형 어드레스들은 무효 매핑들을 가질 수 있고, 이는 고려되어야 한다.

일반적으로, 무효 매핑들을 이용하는 0 내지 x^(k)의 범위에서 선형 어드레스들의 수는

로서 표시될 수 있고, 여기서 k는 반복에 대한 인덱스이다. 프로세스는 0 내지

의 범위가 정확하게 x+1개의 유효 매핑들을 포함할 때까지 K+1번의 반복들에 대해 반복될 수 있고, 이는 다음과 같이 주어진다:

등식 (5) 또는 동등하게

등식 (6) 때까지 반복될 수 있다.

등식 (5) 또는 (6)의 조건이 만족되면,

이다. K+1은 반복들의 최소 수이며, 그 결과 등식 (5) 또는 (6)이 만족되고 x의 값에 종속될 수 있다.

알고리즘 2로도 지칭되는,

를 사용하여 반복적으로

를 계산하는 알고리즘은 아래에서 의사-코드를 이용하여 구현될 수 있다: k=0

= 0 do {

k = k + 1 } while

. 알고리즘 2는 많아야 n-1번의 반복들에서

로 수렴할 수 있어서, K 〈 n-1이다.

를 결정하는 것의 문제는 각각의 반복 k에 대해

를 결정하는 것의 문제가 되며, 여기서

는 0 내지

의 범위에서 무효 매핑들의 수이다. 간략함을 위해, 다음의 설명은

및 x^(k) 둘 모두로부터 반복 인덱스 k를 생략하며, 이는 각각 단순히

및 x로서 표시될 수 있다.

는 L과 M-1 사이의 무효 어드레스들의 비트 표현을 학습(study)함으로써 결정될 수 있다. x<2n의 이진 표현은 다음과 같이 표시될 수 있다:

등식 (7) 여기서, x_n _-1은 최상위 비트(MSB)이고 x₀는 최하위 비트(LSB)이다. 표시 x[i:j]는 MSB에서 LSB로 정렬된, 연속적인 비트들

의 세트를 나타낼 수 있다. 2개의 비트 스트링들 x[i₁:j₁] 및 x[i₂:j₂]의 연쇄는

로서 표현될 수 있다.

L과 M-1 사이의 어드레스들은 L-1의 비트 표현에 따라 그들의 MSB들에 의해 그룹화될 수 있다. L-1의 비트 표현에서 제로 비트들의 수는 z로서 표시될 수 있다. MSB 내지 LSB로 정렬되는, L-1의 비트 표현에서 제로 비트들의 인덱스들의 세트는 I'로서 표시될 수 있다. 예를 들어, 만약 L-1 = 1010100(이진)이면, z=4이고, I' = {5, 3, 1, 0}이다. L 부터 M-1로의 어드레스들, 또는 1010101 ≤x≤ 1111111, 은 다음과 같이 z=4로 그룹화될 수 있다:

정수들,

정수들, 그리고

정수들.

4개의 클래스들을 정의하는 MSB들은 L-1의 비트 표현을 왼쪽에서 오른쪽으로 스캔(scan)하고 제로 비트들을 탐색함으로써 결정될 수 있다. 제 1 클래스

은 제 1 제로까지 L-1의 MSB들에 대응하고, 제 1 제로를 1로 플립(flip)한다. 제 2 클래스

은 제 2 제로까지 L-1의 MSB들에 대응하고, 제 2 제로를 1로 플립한다. 각각의 나머지 클래스의 MSB들은 유사한 방식으로 획득된다. z 클래스들의 각각에서 가장 작은 수는 다음과 같이 표현될 수 있다:

, i=1, 2, ..., z, 등식 (8) 여기서, "

"는 다음의 더 낮은 정수 값을 제공하는 플루어(floor) 연산자이다.

각각의 클래스는 자신들의 가장 작은 수

에 의해 지정될 수 있다. L - 1 = 1010100을 포함하는 위의 예에 대해, 4개의 클래스들의 각각에 대한 가장 작은 수는

,

, 및

로서 주어질 수 있다.

비트-반전되는 경우 무효가 되는 정수들의 세트가

를 결정하는데 관련된다. 비트-반전된 순서임에도 불구하고, 이러한 정수들은 위에서 정의된 클래스들에 속한다. 비트-반전된 순서에서 무효 정수들의 클래스들은 i=1, 2, ..., z에 대해

로서 표시될 수 있고, 대응하는 클래스들이

로서 표시될 수 있다. LSB에서 MSB로의 정렬된,

의 제로 비트들의 인덱스들의 세트가 I로서 표시될 수 있다. 따라서, 만약

이면,

그리고

이며, 여기서 I(i)는 세트 I의 i-번째 엘리먼트이다. L - 1 = 1010100을 포함하는 위의 예에 대해,

, z=4, 및

이다. 비트-반전된 순서에서 무효 정수들의 4개의 클래스들이 다음과 같이 주어질 수 있다:

.

0 내지 x의 범위에서 무효 매핑들

의 수가 i=1, 2, ..., z에 대해 각각의 클래스

에서 무효 매핑들의 수를 카운팅함으로써 결정될 수 있다. 클래스

에서 무효 매핑들의 수가

로서 표시될 수 있고 다음을 사용하여 결정될 수 있다:

,

i-번째 제로 비트의 왼쪽까지의 MSB들, 또는

, 그리고

i-번째 제로 비트를 포함하는 x의 나머지 LSB들, 또는

.

에 의해 주어지는, x의 n-I(i)-1개의 MSB들은 x이전에 나타난

에 속하는 정수들의 수를 나타낸다. 이러한 정수들은

와 동일한 I(i)+1개의 LSB들을 가지나,

미만이다.

에 의해 주어지는, x의 I(i)+1개의 LSB들은

이거나 또는 동등하게

인지 여부를 체크하기 위해 사용될 수 있다. 이것은 x 스스로

에서 무효 정수로 매핑할지 여부 또는 x가

에서 마지막 무효 정수보다 큰 정수로 매핑할지 여부를 체크한다. 이러한 경우에서,

는 1씩 증분될 수 있다. 수학적으로,

는 다음과 같이 표현될 수 있다:

등식 (9)

는 z 클래스들에 대한 모든

의 총합과 동일하고 다음과 같이 표현될 수 있다:

등식 (10)

알고리즘 3으로도 지칭되는, 등식들 (9) 및 (10)을 사용하여

를 계산하는 알고리즘은 아래의 의사-코드를 이용하여 구현될 수 있다: z = L-1의 비트 표현에서 제로 비트들의 수 I = LSB에서 MSB로의, L-1 비트 표현에 있는 제로 비트들의 인덱스들의 세트

도 7은 L - 1 = 1010100, x=1001101,

= 0010101, z=4, 및 I={1, 3, 5, 6}인 일 예에 대한

의 계산을 도시한다. 비트-반전된 순서인 무효 정수들의 4개의 클래스들

내지

가 위에서 주어진다.

i=1에 대해,

=0000011 및 I(1)=1이다. 따라서,

,

및

이다.

이기 때문에,

이고, 여기서 "

"는 십진 표현을 표시한다.

i=2에 대해,

=0001101 및 I(2)=3이다. 따라서,

,

및

이다.

이기 때문에,

이다.

i=3에 대해,

=0110101 및 I(3)=5이다. 따라서,

,

및

이다.

이기 때문에,

이다.

i=4에 대해,

=1010101 및 I(4)=6이다. 따라서,

및

이다.

이기 때문에,

이다.

는 19+5+1+0 = 25₍₁₀₎로서 계산될 수 있다.

위에서 언급한대로,

는 반복적으로 결정될 수 있다. 제 1 반복 k=1에 대해,

는 위에서 설명한대로 선형 어드레스 x에 대해 결정될 수 있다. 다음 반복 k=2에 대해,

는

를 획득하기 위해 x와 합산될 수 있다.

는 그리고나서 위에서 설명한대로

에 대해 결정될 수 있다. K+1 반복들은

까지 수행될 수 있다.

는 그리고나서

로 동일하게 설정될 수 있다.

파라미터 L을 포함하는 절단된 BRI 매핑

에 기반하여 선형 어드레스 x에 대해 인터리빙된 어드레스 y가 다음과 같이 결정될 수 있다. 먼저, 중간 어드레스 v가 다음과 같이 계산될 수 있다:

, 등식 (11) 여기서,

는 위에서 설명된 것처럼

에 기반하여 반복적으로 결정될 수 있다.

인터리빙된 어드레스 y는 중간 어드레스 v에 대해 BRI 매핑을 적용함으로써 결정될 수 있고, 다음과 같다:

등식 (12)

도 8은 n=8인 경우에, 절단된 BRI에 대해 어드레스 생성기(800)의 일 설계의 블록 다이어그램을 도시한다. L-1의 비트 표현은 최대의 n-1개의 제로 비트들을 포함한다. 로직 회로(810)는 L-1을 수신하고 i=1, ..., n-1에 대해 n-1개의 출력들

을 생성한다. 로직 회로(810)는 또한 그

가 유효한지 여부를 표시하기 위해 각각의

출력에 대한 인에이블 신호(

)를 생성한다.

n-1개의 비교기들(812a 내지 812g)의 세트는 로직 회로(810)로부터의 n-1개의

출력들을 수신하고 또한 k-번째 반복에 대해 선형 어드레스 x(k)로부터 획득되는 n-1개의

입력들을 수신한다. 각각의 비교기(812)는 자신의

에 대해 자신의

를 비교하고, 만약

가

미만이면 0을 제공하고 그렇지 않으면 1(예를 들어, 논리 하이)을 제공한다.

1-비트 풀(full) 가산기들(820)의 뱅크(bank)는 선형 어드레스 x^(k) 및 비교기들(812)의 출력들에 기반하여 각각의 반복(k)에 대해

를 계산한다. 뱅크(820)는 n-2개의

출력들에 대해 가산기들(822a 내지 822f)의 n-2개의 열들을 포함한다. 가산기들(822)의 각각의 행은

및 가산기들의 선행하는 행으로부터 출력(만약 있다면)을 수신한다. 가산기들(822)의 각각의 행은, 만약 연관된 비교기(812)가 로직 로우를 제공하면

를 생성하고, 연관된 비교기(812)가 로직 하이를 제공하면

를 생성한다. 가산기들(822)의 각각의 행은, 만약 en_i 신호가 로직 로우이면 선행하는 행으로부터 출력을 패스(pass)하고 만약 en_i 신호가 로직 하이이면

와 선행하는 행으로부터의 출력을 합산(sum)한다.

가산기들(822a 내지 822f)의 n-2개의 행들은 n-2개의 비교기들(812a 내지 812f)로부터 제어 신호들에 의존하여 (

인) x^(k)의 오른쪽-시프트된 카피들을 축적함으로써 알고리즘 3을 집합적으로 구현하며, 여기서

는 k-번째 반복에 대한 가산기들의 행들로의 입력이다. 가산기들(822)의 각각의 행은, 만약 en_i 신호가 로직 하이이면 가산기들의 선행하는 행으로부터의 출력과

를 축적한다. 가산기들(822f)의 마지막 행은

를 제공하고, 이는 모든 반복들이 종료한 이후의

와 동일하다.

각각의 1-비트 풀 가산기는 선형 어드레스 x^(k)로부터 제 1 입력 비트, 위의 다른 가산기로부터 제 2 입력 비트, 다른 가산기에서 왼쪽으로 캐리-인(carry-in) 비트, 그리고 로직 유닛(810)으로부터 en_i 신호를 수신한다. 각각의 가산기는 3개의 입력 비트들을 합산하고 아래의 가산기로 합산 비트를 제공하고, 오른쪽 또는 아래의 가산기로 캐리-아웃 비트를 제공한다. 만약 en_i 신호가 디-어서트(de-assert)되면, 제 1 입력 비트는 제로 아웃(zero out)된다.

각각의 비교기(812)가 만약

이면 1을 생성하고 그렇지 않으면 0을 생성한다. 각각의 비교기(812)는 자신의 출력을 동일한 행의 제 1 가산기로 캐리-인 비트로서 제공한다. 이는 만약

이면,

로 1을 효과적으로 가산한다. 마지막 행의 가산기들(824)은 만약

이면 1을

로 가산하는 것에 대응하는 출력을 생성한다.

의 최대 값이 L-1이기 때문에, 등가 비교기(812g)가 충분하다.

가산기들(822f)의 마지막 행으로부터의 출력은 k-번째 반복에 대해

에 대응한다. 제 1 반복에 대해, x는 가산기 뱅크(820)에 제공된다. 각각의 후속하는 반복에 대해, 가산기들(824)의 행은

를 획득하기 위해 가산기들(822f)의 마지막 행으로부터

와 x를 합산하고, 이는 다음 반복 k+1에 대해 새로운 선형 어드레스로서 제공된다.

가산기 뱅크(820)의 출력은

를 판독하기 위해 매 n-1개의 클록 사이클들마다 샘플링될 수 있다. 비교기가 이른 종료를 위해

및

를 비교하도록 가산될 수 있다(도 8에 미도시). 가산기들(824)의 행은 선형 어드레스 x와 가산기들(822f)의 마지막 행으로부터의

를 합산하며, 등식(11)에서 도시되는 것처럼 중간 어드레스 v를 제공한다. BRI 유닛(826)은 v를 수신하고, 등식(12)에 도시된 것처럼 절단된 BRI에 대해 인터리빙된 어드레스 y로서 v의 비트 반전을 제공한다.

도 8에 도시된 설계에 대해, 결정적인 경로 지연은 2n-2 단계들이고, 이는 관심있는 대부분의 값들 n에 대한 현재의 집적 회로(IC) 프로세스 기술들에 의해 만족될 수 있다. 비교기들(812)은 XOR 트리들을 이용하여 구현될 수 있고 무시해도 좋은 지연을 초래할 수 있다.

도 9는 도 8의 로직 회로의 설계의 블록 다이어그램을 도시한다. 로직 회로(810) 내에서, 비트-반전 유닛(910)은 L-1을 수신하고 비트-반전된 L-1을 제공한다. n-1개의 유닛들(912a 내지 912g)은 비트-반전된 L-1을 수신하고 각각 n-1개의 출력들(

내지

)을 생성한다.

출력에 대한 유닛(912i) 내에서, 인버터(916)는 비트-반전된 L-1의 i-번째 비트를 수신하고

출력에 대한 en_i 신호를 제공한다. en_i 신호는 만약 i-번째 비트가 0이면 로직 하이이고, 그렇지 않으면 로직 로우이다. 유닛(912i)은 도 8의 연관된 비교기(812)로의

출력으로서 비트들 0 내지 i-1뿐만 아니라 인버터(916)의 출력을 제공한다. AND 게이트들(918)은 비트들 i+1 내지 n-1을 제로 아웃한다.

도 10은 알고리즘 2에 기반하여 룩-어헤드 절단된 BRI에 대한 어드레스 생성기(1000)의 일 설계의 블록 다이어그램을 도시한다. 길이 N의 패킷은 P개의 길이 L의 서브-패킷들로 파티션될 수 있고, 여기서 L, P 및 N 각각은 임의의 적절한 정수일 수 있다. 각각의 서브-패킷은 독립적으로 인터리빙될 수 있다. P-1개의 블록들(1010b 내지 1010p)은 각각 서브-패킷들 1 내지 P-1에 대한 무효 매핑들의 수를 계산한다. 서브-패킷 j에 대한 블록(1010)은 0 내지 j·L-1의 범위에서 무효 매핑들의 수를 계산하고, 이는

로서 표시되며, 여기서 j=1, ..., P-1이다. P-1개의 컴포넌트 절단된 BRI들(1020b 내지 1020p)은 각각 블록들(1010b 내지 1010p)로부터

를 수신할 수 있다. 컴포넌트 절단된 BRI(1020a)는

에 대해 0을 수신할 수 있다. 각각의 컴포넌트 절단된 BRI(1020)에 대해,

는 서브-패킷 j를 인터리빙하기 위해 절단된 BRI를 초기화되도록 사용될 수 있다.

일 설계에서, 순차적인 절단된 BRI 알고리즘(예를 들어, 알고리즘 1)은 각각의 컴포넌트 제고된 BRI(1020)에 대해 사용될 수 있다. 다른 설계에서, 각각의 컴포넌트 절단된 BRI(1020)는 2L개의 가산기들, 2L개의 비교기들, 멀티플렉서, 및 제어 로직을 이용하여 병렬로 L개의 정수들을 인터리빙할 수 있다. 병렬 설계가 작은 값들의 L, 예를 들어, L에서 16까지에 대해 적절할 수 있다.

도 10에 도시된 설계는 길이 L의 서브-패킷에 대해, 많아야 L개의 무효 매핑들이 2L개의 정수들을 차지하는 범위에 존재할 수 있다는 사실을 활용한다. 따라서, j-번째 컴포넌트 절단된 BRI는 L개의 정수들 j·L 내지 (j+1)·L-1을 범위

내지

의 범위에서 제 1 L개의 유효 인터리빙된 어드레스들로 매핑한다. 컴포넌트 절단된 BRI는 2L개의

내지

을 합산하고, 만약 그들이 유효 어드레스들인지 여부를 결정하기 위해 N-1과 그들의 비트-반전된 값들을 비교하며, 멀티플렉서로 유효 어드레스들을 패스한다. 도 10의 룩-어헤드 절단된 BRI는 직렬 컴포넌트 절단된 BRI들을 사용하여 P의 인자에 의해 또는 충분히 순차적인 절단된 BRI에 대해 병렬 컴포넌트 절단된 BRI들을 사용하여 L의 인자에 의해 더 높은 동작 속도를 가질 수 있다. 그러나, 룩-어헤드 절단된 BRI의 복잡성은 L의 더 큰 값들에 대해 급격하게 증가한다.

터보 인터리버는, 시스템 피드백 구성 컨볼루션 인코더들을 이용하여 사용되는 경우 코드 워드들의 랜덤-유사 가중 스펙트럼을 생산하기 위해 (예를 들어, 도 3에서 도시된 것처럼) 터보 인코더에서 사용될 수 있다. 터보 인터리버는, 제 1 구성 인코더(310a)로부터의 로우-가중 패리티 시퀀스들을 제 2 구성 인코더(310b)로부터의 하이-가중 패리티 시퀀스들과 페어링(pair)함으로써 입력 시퀀스들의 패턴들을 깨뜨린다(break). 터보 인터리버는 선형 어드레스들의 시퀀스를 일 방향(예를 들어, 행마다)의 2D 어레이로 기록하는 블록 인터리버에 기반할 수 있고, 그리고나서 독립적 의사-랜덤 치환들을 행 및 열 엔트리들로 적용하고, 그리고나서 다른 방향(예를 들어, 열마다)의 셔플된 어드레스들을 판독한다. 어레이의 각각의 행의 엔트리들로 적용된 치환들은 선형 구성 시퀀스들에 기반할 수 있다. 어레이의 각각의 열의 엔트리들로 적용되는 치환들은, 채널 인터리버에 이용되는 하나와 유사하게, 비트-반전 함수에 기반할 수 있다. 절단하는 것은 가변 패킷 사이즈를 수용하기 위해 터보 인터리버에 대해 사용될 수 있다.

일 설계에서, 터보 인터리버는 다음과 같이 구현될 수 있다. 먼저, 작은 양의 정수 r이 터보 인터리버의 메모리 뱅크 아키텍쳐에 기반하여 선택될 수 있다. 예를 들어, r은 5와 동일하고(UMB에서와 같이), 그 결과 터보 인터리버 메모리는 32개의 행들에 대해 2^r=32개의 뱅크들로 구성된다. 다음으로, 가장 작은 양의 정수 n이 L≤2^r+n이 되도록 결정된다. 이는 L개의 엔트리들을 홀드할 수 있는 가장 작은 사이즈인 2^r × 2ⁿ을 찾는 것과 동등하다. 어레이의 행들의 수는 2^r에 의해 주어지며, 어레이의 열들의 수는 2ⁿ에 의해 주어진다.

2^r개의 행들 및 2ⁿ개의 열들을 가지는 어레이는 위에서 아래쪽으로 행마다, 선형 어드레스들 0 내지 M-1의 시퀀스로 채워질 수 있고, 여기서 M=2^r·2ⁿ이다. 그리고나서 어레이의 M개의 엔트리들은 아래에서 설명되는 것처럼 셔플될 수 있다. 그리고나서 M개의 셔플된 엔트리들은 선형 어드레스들의 시퀀스에 대응하는 인터리빙된 어드레스들의 시퀀스를 획득하기 위해 왼쪽에서 오른쪽으로 열마다 판독될 수 있다.

어레이의 엔트리들은 2^r개의 행들의 순서를 치환하고 각각의 행의 2ⁿ개의 엔트리들로 독립적인 치환을 적용함으로써 셔플될 수 있다. 2^r개의 행들은 비트-반전 순서로 셔플될 수 있다. 행 셔플링의 결과는 인터리빙된 행들의 세트이다. 각각의 행의 2n개의 엔트리들은 파라미터들이 행 인덱스 및 n에 기반하여 룩-업 테이블(LUT)을 사용하여 결정될 수 있는 선형 구성 시퀀스(LCS) 반복을 이용하여 독립적으로 셔플될 수 있다. LCS 연산의 결과는 각각의 행에 대한 인터리빙된 열 값들의 세트이다. LCS 연산 및 행 치환의 순서가 교환될 수도 있다. 마지막으로, 인터리빙된 어드레스들은 선형 어드레스들의 순서에 대해 반대의 순서로 인터리빙된 행 및 열 값들을 결합함으로써 획득될 수 있다. 마지막 단계는 어레이가 채워진(예를 들어, 행마다) 반대 순서(예를 들어, 열마다)로 어레이의 인터리빙된 엔트리들을 판독함으로써 달성될 수 있다. 각각의 인터리빙된 엔트리는 인터리빙된 어드레스를 포함한다. 인터리빙된 어드레스는 만약 그것이 L과 동일하거나 큰 경우에 절단될 수 있다.

예시적 터보 인터리버에 대한 인터리빙된 어드레스들의 생성이 아래에서 설명된다. 이 예에서, r=n=3 및 M=2⁶=64이다. 6-비트 선형 어드레스들 0 내지 63이 표 2에서 도시된 것처럼 2³×2³ 어레이로 행마다 기록될 수 있다. 예를 들어 L=44의 예에서, 유효 선형 어드레스들 0 내 43은 표 2에서 굵은 문자로 도시되고, 무효 선형 어드레스들 44 내지 63은 일반 문자로 도시된다.

표 2 - 행마다 기록된 선형 어드레스들

어레이의 8개의 행들이 비트-반전 순서로 셔플될 수 있다. 표 3은 행 치환 이후의 어레이의 엔트리들을 도시한다.

표 3 - 행 치환 이후 어레이들의 엔트리들

각각의 행의 엔트리들은 LCS 반복에 기반하여 셔플될 수 있다. 예를 들어, 8개의 행들에 대한 8개의 LCS 반복들의 계수들은 5, 7, 5, 7, 1, 1, 1 및 7일 수 있다. 각각의 행에 대한 LCS 반복은 아래서 설명된 것처럼 수행될 수 있다. 표 4는 LCS 반복 이후의 각각의 행의 셔플된 엔트리들을 도시한다.

표 4 - LCS 반복 이후의 각각의 행의 셔플된 엔트리들

인터리빙된 어드레스들이 열마다 판독될 수 있다. 절단하는 것 없이, 인터리빙된 어드레스들의 시퀀스는 5, 39, 21, 55, 9, 41, 25, 63, 2, 등으로 주어질 수 있다. L=44와 동일하거나 큰 어드레스들의 절단을 이용하여, 인터리빙된 어드레스들의 시퀀스가 5, 39, 21, 9, 41, 25, 2 등으로 주어질 수 있다.

(r+n)-비트 선형 어드레스 x의 (r+n)-비트 인터리빙된 어드레스 y로의 매핑은 다음의 터보 인터리버 함수에 의해 지정될 수 있다:

, 등식 (13) 여기서,

은 터보 인터리버 함수이다.

절단하는 것 없이, 터보 인터리버 함수가 다음과 같이 표현될 수 있다:

등식 (14) 여기서

는 r-비트 BRI 함수이고, LUT는 매 n에 대해 2^r개의 LCS 반복들의 계수를 저장하는 룩-업 테이블이다.

등식 (14)는 2개의 부분들로 인터리빙된 어드레스를 제공한다. 제 1 부분은 주어진 행에서 모든 2ⁿ개의 엔트리들에 대해 적용가능한 행 값을 제공하는 비트-반전 함수

에 의해 결정된다. 제 2 부분은 0 내지 2ⁿ-1의 범위 내의 열 값을 제공하는 LCS 함수에 의해 결정된다. 인터리빙된 어드레스가 행 값 및 열 값을 합산함으로써 획득된다.

파라미터들 r=n=3이고 절단이 없는 위에서 설명된 예시적인 터보 인터리버에 대해, 선형 어드레스 x=010001=17₍₁₀₎은 등식(14)에서 터보 인터리버 함수에 기반하여 인터리빙된 어드레스 y로 매핑될 수 있다:

등식 (14)의 터보 인터리버 함수는 절단하는 것 없이 인터리빙된 어드레스들을 생성하기 위해 사용될 수 있다. 등식 (14)에 의해 생성된 인터리빙된 어드레스들은 절단하는 것에는 유효하지 않을 수 있고, 0 내지 x의 범위의 모든 정수들이 유효 매핑을 가지는 것은 아니다.

0 및 x 사이의 모든 선형 어드레스들에 대한 유효 인터리빙된 어드레스들을 생성할 수 있는 절단된 터보 인터리버 함수는 다음과 같이 표시될 수 있다:

등식 (15) 여기서,

는 절단된 터보 인터리버 함수이고 v는 0 내지 v의 범위가 정확하게 x+1 유효 매핑들을 포함하도록 하는 최소 정수이다.

만약 L=2^r+n이면, 절단된 어드레스들이 존재하지 않고, v=x 및

이다. 그러나, 만약 L<2^r+n이면, 절단된 어드레스들이 존재하고, 절단된 터보 인터리버 함수가 다음과 같이 표현될 수 있다:

등식 (16) 여기서,

이고,

는 x에 가산될 무효 매핑들의 최소 수이고, 그 결과 터보 인터리버 함수에 의해 매핑되는 경우 0 내지 v의 범위가 정확하게 x+1개의 유효 어드레스들을 포함하도록 한다. 만약

가 결정될 수 있는 경우, 절단된 터보 인터리버 함수는 터보 인터리버 함수를 이용하여 구현될 수 있다.

알고리즘 4로서도 지칭되는, 순차적인 절단된 터보 인터리버 알고리즘이 아래의 의사-코드를 이용하여 구현될 수 있다:

등식 (14)의 터보 인터리버 함수는 비트-반전 함수 및 LCS 함수를 둘 다 포함한다. 비트-반전 함수에 대한 무효 매핑들의 수는 절단된 BRI에 대해 위에서 설명되는 것처럼 결정될 수 있다. LCS 함수에 대한 무효 매핑들의 수가 아래서 설명되는 것처럼 결정될 수 있다. LCS 함수에 대한 결과가

를 결정하기 위해 비트-반전 함수에 대한 결과를 이용하여 결합될 수 있다.

선형 구성 시퀀스가 다음의 반복에 의해 정의될 수 있다:

, i≥0, 등식 (17) 여기서, m>0인 계수이고, a는 0≤a<m인 곱수(multiplier)이고, c는 0≤c<m인 인크리먼트(increment)이며, 그리고 Y_i는 선형 구성 시퀀스에서 i-번째 엘리먼트이다.

LCS가 0 및 m-1 사이의 모든 정수들을 생성하고 만약 다음의 조건들을 만족하는 경우에만 길이 m의 전체 기간(period)을 가진다고 보여질 수 있다: 1. c 및 m은 상대적으로 중요하며, 2. (a-1)은 m의 매 중요한 제수(divisor)의 배수이며, 그리고 3. 만약 m이 4의 배수이면, (a-1)은 4의 배수이다.

터보 인터리버에 대한 선형 구성 시퀀스들은 예를 들어 UMB에서와 같은 a=1 및 m=2ⁿ인 고정된 파라미터들을 가질 수 있다. 인크리먼트들 c는 룩-업 테이블에 저장될 수 있는 홀수 상수들일 수 있다. 시퀀스에 있는 시작 엘리먼트 Y₀는 c 또는 몇몇 다른 값과 동일할 수 있도록 선택될 수 있다. 계수 m, 곱수 a, 및 인크리먼트 c의 이 선택은 위에서 주어진 3개의 조건들을 만족한다. 따라서, 선형 구성 시퀀스들은 전체 기간을 가진다. 이 경우에, 시퀀스 엘리먼트들은

이고, 여기서 s()는 다음과 같이 주어질 수 있다:

, 0≤x<m, 등식 (18) 어드레스들은 n-비트 가산기 및 nxn 언사인드(unsigned) 곱셈기를 사용하여 등식 (18)에 따라 하드웨어에서 생성될 수 있다.

등식 (18)을 참조하면, 등식 (18) 하의 이미지가 0 및 임의의 β' 사이인, 0 및 임의의 α' 사이의 정수들의 수가 관심있고, 여기서 α'≥0 그리고 β'≥0이다. 예를 들어, α'는 x+1과 동일할 수 있고, β'는 절단된 인터리버 사이즈 L과 동일할 수 있다. 이러한 정수들의 수(즉, 무효 매핑들의 수)는 등식 (18)의 값들의 시퀀스를 통해 스테핑(step) 그리고 0≤x≤α'에 대해 s(i)를 β'에 비교함으로써 직접적으로 카운팅될 수 있다. 무효 매핑들의 수를 카운팅하는 직접적인 방법은 x에 비례하는 복잡성을 가진다. log₂(x)에 비례하는 복잡성을 가지는 무효 매핑들의 수를 능률적으로 카운트할 수 있는 알고리즘은 아래에서 설명된다.

정수들의 세트 I는 다음과 같이 정의될 수 있다:

등식 (19)

세트 I는 LCS 함수에 기반하여 0 및 β' 사이의 유효 매핑들을 가지는, 0 내지 α'-1의 모든 수들을 포함한다.

*세트 I의 엘리먼트들의 수가

로서 표시될 수 있고 다음과 같이 주어질 수 있다:

등식 (20)

여기서

, 등식 (21)

, 등식 (22)

,

및

,

.

세트 I의 엘리먼트들의 수는 등식 (22)에서

에 대한 총합을 결정함으로써 확정될 수 있다. 이 총합은 정수 플루어 함수들을 포함하며 폐쇄-형태(closed-form) 표현을 가지지 않는다. 등식 (22)은 플루어 함수 대신에 "톱니(saw-tooth)" 함수((x))를 사용하여 표현될 수 있다. 톱니 함수((x))는 다음과 같이 표현될 수 있다:

, 및 등식 (23)

. 등식 (24)

일반화된 Dedekind 합산 d(c,m,u)는 톱니 함수를 사용하여 다음과 같이 정의될 수 있다:

. 등식 (25)

등식 (22)은 다음과 같이 일반화된 Dedekind 총합을 사용하여 표현될 수 있다:

, 등식 (26)

등식 (27)

여기서 c₁ = c + α·c - β, c₂ = c + α·c, c₃ = c, c₄ = c - β이고, K는 상수이다.

등식 (27)의 4개의 Dedekind 총합들의 조합은 많아야 log₂(m) 스텝들에서 반복적으로 평가될 수 있다:

등식 (28) 여기서,

등식 (28)에 기반한 4개의 Dedekind 총합들의 조합에 대해

를 결정하기 위한 능률적인 알고리즘은, 미국 특허 가출원 제61/016,045호에서 설명된다. 4개의 Dedekind 총합들의 조합은 미국 특허 가출원 제61/016,045호에서 설명되는 하드웨어 아키텍쳐를 이용하여 능률적으로 결정될 수 있다.

정수들

의 세트는 다음과 같이 정의될 수 있다:

등식 (29) 세트

는 무효 매핑들을 가지는 0에서 α'-1까지의 모든 정수들을 포함하여 그 결과

이다. α' 및 β'는 각각 r+n 비트들을 이용하여 표현될 수 있다. 세트

의 정수들의 수는

로서 표시될 수 있다.

세트

는 다음과 같이 표현될 수 있다:

등식 (30) 여기서

는 x의 r개의 LSB들 상의 비트 반전 함수

를 고려함으로써 결정되는 무효 매핑들을 이용하는 정수들의 세트이고,

는 x의 n개의 MSB들 상의 LCS 함수를 고려함으로써 결정되는 무효 매핑들을 이용하는 정수들의 세트이며, "

"는 합집합(union set) 연산을 표시한다.

세트

가 다음과 같이 정의될 수 있다:

. 등식 (31) 세트

는 α' 미만인 정수 - 그것의 r개의 LSB들이 β'의 r개의 MSB들에 의해 형성되는 수보다 큰 r-비트 수를 생성함 - 를 포함한다.

세트

에서 정수들의 수가

로서 표시될 수 있고 다음과 같이 결정될 수 있다:

등식 (32)

등식 (32)에서, 각각이

개의 무효 매핑들을 가지는

개의 전체 열들이 존재한다. 마지막 열은

개의 무효 매핑들을 가진다.

는 절단된 BRI에 대해

에 대해 위에서 설명된 것처럼 결정될 수 있고, x=(α'-1) mod 2^r이고,

, 그리고 M=2^r이다.

세트

는 다음과 같이 정의될 수 있다:

. 등식 (33) 세트

는 α' - (i) 비트 반전되는 경우, 그것의 r개의 LSB들이 β'의 r개의 MSB들과 중첩하고, (ii) 그것의 n개의 MSB들이, 계수 2n 및 적절하게 정의된 곱수 c를 포함하는 LCS 함수에 의해 매핑되는 경우, β'의 n개의 LSB들에 의해 형성되는 수와 동일하거나 그보다 큰 n-비트 수를 형성함 - 미만인 정수를 포함한다.

세트

의 정수들의 수가

로서 표시될 수 있고 다음과 같이 결정될 수 있다:

, 등식 (34) 여기서,

, 등식 (35)

, 및 등식 (36)

. 등식 (37)

는 등식 (21)에서 도시되고 위에서 설명된 것처럼 결정될 수 있다.

세트

의 정수들의 전체 수가 다음과 같이 표현될 수 있다:

등식 (38)

길이 L의 절단된 터보 인터리버에 대해, 여기서 n은 L≤2^r+n이도록 하는 가장 작은 양의 정수이며, 선형 어드레스 x는 다음과 같이 인터리빙된 어드레스 y로 매핑될 수 있다. 먼저, 0 내지 x(1) = x의 범위의 무효 매핑들의 수

가 등식 (38)에 기반하여 결정될 수 있고, 여기서 α'= x+1, β'=L이다. 그 범위는 절단된 어드레스를 포함하기 위해

로 확장될 수 있다. 0 내지 x⁽²⁾의 범위의 무효 매핑들의 수가 그리고나서 결정될 수 있다. 프로세스는, 정확하게 x+1개의 무효 어드레스들을 포함하는 최소 사이즈의 범위가 도달될 때까지 반복될 수 있다.

(k+1)-번째 반복에서 무효 매핑들의 수가 다음과 같이 주어질 수 있다:

, 및 등식 (39)

. 등식 (40) 모든 반복들이 종료한 이후에,

의 마지막 값이 등식 (16)에서

로서 제공될 수 있다. 인터리빙된 어드레스 y는 그리고나서 등식 (16)을 이용하여

에 기반하여 결정될 수 있다.

알고리즘 5로도 지칭되는, 반복적으로

를 결정하는 알고리즘은 아래에서 의사-코드를 이용하여 구현될 수 있다:

파라미터 L을 포함하는 절단된 터보 인터리버 함수

에 기반하여 선형 어드레스 x에 대한 인터리빙된 어드레스 y가 다음과 같이 결정될 수 있다. 먼저, 중간 어드레스 v가 다음과 같이 계산될 수 있다:

. 등식 (41)

인터리빙된 어드레스 y가 그리고나서 중간 어드레스 v에 대해 터보 인터리버 함수

를 적용함으로써 결정될 수 있다:

등식 (42) 터보 인터리버 함수가 등식 (14)에서 도시되거나 몇몇 다른 방식으로 구현될 수 있다.

도 11은 절단된 BRI, 절단된 터보 인터리버 등일 수 있는, 절단된 인터리버에 대한 어드레스 생성기(1100)의 일 설계의 블록 다이어그램을 도시한다. 어드레스 생성기(110)는 도 2의 채널 인터리버(250), 도 3의 터보 인터리버(320), 도 5의 터보 인터리버(530) 등에 대해 사용될 수 있다. 어드레스 생성기(1100)내에서, 유닛(1110)은 선형 어드레스 x를 수신하고 x에 대응하는 무효 매핑들(예를 들어,

또는

)의 전체 수를 결정한다. 유닛(1110)은 절단된 BRI에 대한 알고리즘들 2 및 3, 절단된 터보 인터리버에 대한 알고리즘 5, 또는 다른 타입들의 인터리버에 대한 몇몇 다른 알고리즘을 구현할 수 있다. 유닛(1110)은 위에서 설명한 것처럼, 무효 매핑들의 전체 수를 반복적으로 계산할 수 있다.

합산기(1112)는 무효 매핑들의 전체 수와 선형 어드레스 x를 합산하고 중간 어드레스 v를 제공한다. 비-절단된 인터리버 함수(1120)는 중간 어드레스 v를 수신하고 인터리빙된 어드레스 y를 제공한다. 함수(1120)는 비트-반전 함수를 구현하고 인터리빙된 어드레스 y로서 중간 어드레스 v의 비트-반전 버전을 제공한다. 함수(1120)는 등식 (14)에서 도시되는 터보 인터리버 함수, 등식 (17) 또는 (18)에서 도시되는 LCS 함수, 또는 몇몇 다른 인터리버 함수를 구현할 수 있다.

도 12는 절단된 디-인터리버에 대한 어드레스 생성기(1200)의 일 설계의 블록 다이어그램을 도시하고, 이는 절단된 비트-반전 디-인터리버, 절단된 터보 디-인터리버 등일 수 있다. 어드레스 생성기(1200)는 도 4의 채널 디-인터리버(420), 도 5의 터보 디-인터리버(540) 등에 대해 사용될 수 있다. 어드레스 생성기(1200) 내에서, 비-절단된 디-인터리버 함수(1210)가 인터리빙된 어드레스 y를 수신하고 중간 어드레스 v를 제공한다. 함수(1210)는 비트-반전 함수를 구현하고 중간 어드레스 v로서 인터리빙된 어드레스 y의 비트-반전 버전을 제공할 수 있다. 함수(1210)는 또한 터보 디-인터리버 함수, LCS 함수, 또는 몇몇 다른 디-인터리버 함수를 구현할 수 있다. 유닛(1220)은 중간 어드레스 v를 수신하며 예를 들어 단지 한 번의 반복을 이용하여 v에 대응하는 무효 매핑들의 전체 수를 결정할 수 있다. 유닛(1220)은 절단된 비트-반전 디-인터리버에 대한 알고리즘들 2 및 3, 절단된 터보 디-인터리버에 대한 알고리즘 5, 또는 다른 타입들의 디-인터리버에 대한 몇몇 다른 알고리즘을 구현할 수 있다. 합산기(1222)는 중간 어드레스 v로부터 무효 매핑들의 전체 수를 감산하고 선형 어드레스 x를 제공한다.

도 13은 데이터를 재-정렬하기 위한 프로세스(1300)의 일 설계를 도시한다. 프로세스(1300)는 데이터 전송을 위한 송신기, 데이터 수신을 위한 수신기 또는 몇몇 다른 엔티티에 의해 수행될 수 있다. 프로세스(1300)는 채널 인터리빙, 터보 인터리빙, 채널 디-인터리빙, 터보 디-인터리빙 등에 대해 사용될 수 있다.

크기 L의 절단된 인터리버에 대한 제 1 어드레스가 수신될 수 있다(블록 1312). 제 1 어드레스에 대응하는 무효 매핑들의 전체 수(예를 들어,

또는

)가 결정될 수 있다(블록 1314). 그리고나서 절단된 인터리버에 대한 제 2 어드레스가 제 1 어드레스 및 무효 매핑들의 전체 수에 기반하여 결정될 수 있다(블록 1316). 제 1 및 제 2 어드레스들은 각각 b개의 비트들을 포함할 수 있고 0 내지 L-1의 범위 내에 있을 수 있으며, 여기서 (M/L) < L < M이고 M=2^b이다. b는 절단된 BRI에 대한 n과 동일할 수 있거나 터보 인터리버에 대한 r+n과 동일할 수 있다. 데이터는 제 1 및 제 2 어드레스들에 기반하여 재-정렬될 수 있다(블록 1318).

인터리빙에 대해, 제 1 어드레스는 선형 어드레스를 포함할 수 있고 제 2 어드레스는 인터리빙된 어드레스를 포함할 수 있다. 블록(1318)에 대해, 선형 어드레스에서의 데이터 값은 데이터를 인터리빙하기 위해 인터리빙된 어드레스로 매핑될 수 있다. 일 설계에서, 절단된 인터리버는 절단된 비트-반전 인터리버를 포함할 수 있다. 인터리빙된 어드레스는 그리고나서 (i) 중간 어드레스를 획득하기 위해 무효 매핑들의 전체 수와 선형 어드레스를 합산하고, (ii) 인터리빙된 어드레스로서 중간 어드레스의 비트-반전 버전을 제공함으로써 결정될 수 있다. 다른 설계에서, 절단된 인터리버는 절단된 터보 인터리버를 포함할 수 있다. 인터리빙된 어드레스는 그리고나서 (i) 중간 어드레스를 획득하기 위해 무효 매핑들의 전체 수와 선형 어드레스를 합산하고 (ii) 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 인터리빙된 어드레스를 결정함으로써 결정될 수 있다. 비-절단된 인터리버 함수는 (i) 어레이의 복수의 행들에 대한 제 1 매핑 함수(예를 들어, 비트-반전 함수) 및 (ii) 각각의 행의 복수의 엔트리들에 대한 제 2 매핑 함수(예를 들어, LCS 함수)를 포함할 수 있다.

디-인터리빙에 대해, 제 1 어드레스는 인터리빙된 어드레스를 포함하고 제 2 어드레스는 선형 어드레스를 포함할 수 있다. 블록(1318)에 대해, 인터리빙된 어드레스에서의 데이터 값은 데이터를 디-인터리빙하기 위해 선형 어드레스로 매핑될 수 있다. 일 설계에서, 절단된 인터리버는 절단된 비트-반전 인터리버를 포함할 수 있다. 선형 어드레스는 그리고나서 (i) 인터리빙된 어드레스의 비트-반전된 버전에 기반하여 중간 어드레스를 결정하고 (ii) 선형 어드레스를 획득하기 위해 중간 어드레스로부터 무효 매핑들의 전체 수를 감산함으로써 결정될 수 있다. 다른 설계에서, 절단된 인터리버는 절단된 터보 인터리버를 포함할 수 있다. 선형 어드레스는 그리고나서 (i) 인터리빙된 어드레스의 비-절단된 디-인터리버 함수에 기반하여 중간 어드레스를 결정하고 (ii) 선형 어드레스를 획득하기 위해 중간 어드레스로부터 무효 매핑들의 전체 수를 감산함으로써 결정될 수 있다.

일 설계에서, 무효 매핑들의 전체 수가 예를 들어, 미리 결정된 수의 반복들(예를 들어, n-1번의 반복들) 동안 또는 무효 매핑들의 동일한 전체 수가 2개의 연속하는 반복들에 대해 획득될 때까지 반복적으로 결정될 수 있다. 각각의 반복은 상이한 타입의 절단된 인터리버에 대해 상이한 방식들로 수행될 수 있다.

절단된 BRI 및 가능한 다른 절단된 인터리버들에 대해 적용될 수 있는 일 설계에서, 각각의 반복 k에 대해, 임시적인 어드레스(예를 들어, x^(k))가 제 1 어드레스의 총합 및 반복에 대한 최초 값에 기반하여 결정될 수 있다. 최초 값은 제 1 반복에 대한 0과 같을 수 있거나 또는 각각의 후속하는 반복에 대해 이전의 반복으로부터의 무효 매핑들의 수(예를 들어,

)와 같을 수 있다. 0에서 임시적인 어드레스(예를 들어,

)까지 범위인 무효 매핑들의 수가 그리고나서 결정될 수 있다. 절단된 BRI에 대해, L-1의 비트 표현에 있는 제로 비트들이 식별될 수 있다. L-1의 비트 표현에 있는 각각의 제로 비트에 대한 카운트 값(예를 들어,

)이 임시적인 어드레스, L-1의 비트 표현, 및 위에서 설명된 것처럼 L-1의 비트 표현에 있는 제로 비트의 위치에 기반하여 결정될 수 있다. L-1의 비트 표현에 있는 모든 제로 비트들에 대한 카운트 값들이 예를 들어 등식 (10)에서 도시된 것처럼 0에서 임시적인 어드레스 까지 범위의 무효 매핑들의 수를 획득하도록 합산될 수 있다.

절단된 터보 인터리버 및 가능한 한 다른 절단된 인터리버들에 대해 적용가능할 수 있는 일 설계에서, 각각의 반복 k에 대해, 임시적인 어드레스(예를 들어, x^(k))가 반복에 대해 제 1 어드레스의 총합 및 초기 값에 기반하여 결정될 수 있다. 초기 값은 제 1 반복에 대해 0과 동일하며 각각의 후속하는 반복에 대한 이전의 반복으로부터 무효 매핑들의 결합된 수(예를 들어,

)와 동일할 수 있다. 0에서 임시적인 어드레스 범위에 있는 무효 매핑들의 제 1 수(예를 들어,

)는 등식 (32)에서 예를 들어 도시된 것처럼 제 1 매핑 함수에 의해 결정되는 제 1 카운트 함수에 기반하여 결정될 수 있다. 0에서 임시적인 어드레스에 범위에 있는 무효 매핑들의 제 2 수(예를 들어,

)는 예를 들어 등식 (34)에서 도시된 것처럼 제 2 매핑 함수에 의해 결정되는 제 2 카운트 함수에 기반하여 결정될 수 있다. 무효 매핑들의 결합된 수(예를 들어,

)가 등식 (38)에서 도시된 것처럼 무효 매핑들의 제 1 및 제 2 수에 기반하여 결정될 수 있다. 제 1 카운트 함수가 비트-반전 함수에 기반할 수 있다. 제 2 카운트 함수가 LCS 함수에 기반할 수 있고 Dedekind 총합들의 조합을 포함할 수 있다. 제 1 및 제 2 카운트 함수들은 또한 다른 매핑 함수들에 대한 다른 방식들로 정의될 수 있다.

당해 기술 분야에 속한 통상의 지식을 가진 자는 정보 및 신호들이 다양한 타입의 상이한 기술들 및 기능을 사용하여 표현될 수 있음을 잘 이해할 것이다. 예를 들어, 본 명세서상에 제시된 데이터, 지령들, 명령들, 정보, 신호들, 비트들, 심벌들, 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 표현될 수 있다.

당업자는 상술한 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 조합으로서 구현될 수 있음을 잘 이해할 것이다. 하드웨어 및 소프트웨어의 상호 호환성을 명확히 하기 위해, 다양한 예시적인 소자들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 기술되었다. 이러한 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 대해 부가된 설계 제한들에 의존한다. 당업자는 이러한 기능들을 각각의 특정 애플리케이션에 대해 다양한 방식으로 구현할 수 있지만, 이러한 구현 결정이 본 발명의 영역을 벗어나는 것은 아니다.

다양한 예시적인 논리 블록들, 모듈들, 및 회로들이 범용 프로세서, 디지털 신호 처리기(DSP), 주문형 집적회로(ASIC), 필드 프로그래밍 가능한 게이트 어레이(FPGA), 또는 다른 프로그래밍 가능한 논리 장치, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 이러한 기능들을 수행하도록 설계된 것들의 조합을 통해 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서 일 수 있지만; 대안적 실시예에서, 이러한 프로세서는 기존 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수 있다. 프로세서는 예를 들어, DSP 및 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로 프로세서, 또는 이러한 구성들의 조합과 같이 계산 장치들의 조합으로서 구현될 수 있다.

상술한 방법의 단계들 및 알고리즘은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈들은 RAM 메모리, 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드디스크, 휴대용 디스크, CD-ROM, 또는 공지된 저장 매체의 임의의 형태로서 존재한다. 예시적인 저장매체는 프로세서와 결합되어, 프로세서는 저장매체로부터 정보를 판독하여 저장매체에 정보를 기록한다. 대안적으로, 저장 매체는 프로세서의 구성요소일 수 있다. 이러한 프로세서 및 저장매체는 ASIC내에 위치한다. ASIC은 사용자 단말에 위치할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 존재할 수 있다.

하나 이상의 예시적인 설계들에서, 여기서 제시된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 범용 컴퓨터 또는 특별한 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 저장하는데 사용될 수 있고, 범용 컴퓨터, 특별한 컴퓨터, 범용 프로세서, 또는 특별한 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함될 수 있다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD, 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함될 수 있다.

제시된 실시예들에 대한 설명은 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims

데이터를 프로세싱하는 방법으로서,
절단된(pruned) 인터리버에 대한 제 1 어드레스를 수신하는 단계;
상기 제 1 어드레스에 대응하는 무효(invalid) 매핑들의 전체 수를 결정하는 단계;
상기 제 1 어드레스 및 상기 무효 매핑들의 전체 수에 기반하여 상기 절단된 인터리버에 대한 제 2 어드레스를 결정하는 단계; 및
상기 제 1 및 제 2 어드레스들에 기반하여 데이터를 재-정렬(re-order)하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제1항에 있어서, 상기 제 1 어드레스는 선형 어드레스를 포함하고 상기 제 2 어드레스는 인터리빙된 어드레스를 포함하며, 상기 데이터를 재-정렬하는 단계는
상기 데이터를 인터리빙하기 위해 상기 인터리빙된 어드레스로 상기 선형 어드레스에서의 데이터 값을 매핑하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제2항에 있어서, 상기 절단된 인터리버는 절단된 비트-반전(bit-reversal) 인터리버를 포함하고, 상기 제 2 어드레스를 결정하는 단계는
중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 선형 어드레스를 합산(sum)하는 단계, 및
상기 인터리빙된 어드레스로서 상기 중간 어드레스의 비트-반전 버전을 제공하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제2항에 있어서, 상기 제 2 어드레스를 결정하는 단계는
중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 선형 어드레스를 합산하는 단계, 및
상기 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 상기 인터리빙된 어드레스를 결정하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제4항에 있어서, 상기 비-절단된 인터리버 함수는 어레이의 복수의 행(row)들에 대한 제 1 매핑 함수 및 각각의 행에 있는 복수의 엔트리들에 대한 제 2 매핑 함수를 포함하는, 데이터를 프로세싱하는 방법.
제4항에 있어서, 상기 비-절단된 인터리버 함수는 비트-반전 함수 및 LCS(linear congruential sequence) 함수를 포함하는, 데이터를 프로세싱하는 방법.
제1항에 있어서, 상기 제 1 어드레스는 인터리빙된 어드레스를 포함하고 제 2 어드레스는 선형 어드레스를 포함하며, 상기 데이터를 재-정렬하는 단계는
상기 데이터를 디-인터리빙하기 위해 상기 선형 어드레스로 상기 인터리빙된 어드레스에서의 데이터 값을 매핑하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제7항에 있어서, 상기 절단된 인터리버는 절단된 비트-반전 인터리버를 포함하고, 상기 제 2 어드레스를 결정하는 단계는
상기 인터리빙된 어드레스의 비트-반전 버전에 기반하여 중간 어드레스를 결정하는 단계, 및
상기 선형 어드레스를 획득하기 위해 상기 중간 어드레스로부터 상기 무효 매핑들의 전체 수를 감산하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제7항에 있어서, 상기 제 2 어드레스를 결정하는 단계는
상기 인터리빙된 어드레스의 비-절단된 디-인터리버 함수에 기반하여 중간 어드레스를 결정하는 단계, 및
상기 선형 어드레스를 획득하기 위해 상기 중간 어드레스로부터 상기 무효 매핑들의 전체 수를 감산하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제1항에 있어서, 상기 무효 매핑들의 전체 수는 반복적으로(iteratively) 결정되는, 데이터를 프로세싱하는 방법.
제10항에 있어서, 상기 무효 매핑들의 전체 수는, 미리 결정된 수의 반복들 동안 또는 무효 매핑들의 동일한 전체 수가 2개의 연속하는 반복들에 대해 획득될 때까지 결정되는, 데이터를 프로세싱하는 방법.
제10항에 있어서, 상기 무효 매핑들의 전체 수를 결정하는 단계는, 각각의 반복에 대해,
상기 제 1 어드레스의 총합(sum) 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하는 단계, 및
상기 임시적인 어드레스에 대해 0(zero)의 범위에 있는 무효 매핑들의 수를 결정하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제12항에 있어서, 상기 초기 값은 상기 제 1 반복에 대해 0과 동일하며, 각각의 순차적인 반복에 대해 이전 반복으로부터의 상기 무효 매핑들의 수와 동일한, 데이터를 프로세싱하는 방법.
제12항에 있어서, 상기 절단된 인터리버는 L의 크기를 가지며, 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 수를 결정하는 단계는
L-1의 비트 표현에서 제로 비트들을 식별하는 단계,
상기 임시적인 어드레스, 상기 L-1의 비트 표현, 및 상기 L-1의 비트 표현 에서의 상기 제로 비트의 위치에 기반하여 상기 L-1의 비트 표현에서 각각의 제로 비트에 대한 카운트 값을 결정하는 단계, 및
상기 임시적인 어드레스에 대해 0의 범위에 있는 상기 무효 매핑들의 수를 획득하기 위해 상기 L-1의 비트 표현에서 모든 제로 비트들에 대한 카운트 값들을 합산하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제5항에 있어서, 상기 무효 매핑들의 전체 수를 결정하는 단계는
상기 제 1 매핑 함수에 기반하여 상기 제 1 어드레스에 대한 무효 매핑들의 제 1 수를 결정하는 단계,
상기 제 2 매핑 함수에 기반하여 상기 제 1 어드레스에 대한 무효 매핑들의 제 2 수를 결정하는 단계, 및
상기 무효 매핑들의 제 1 및 제 2 수에 기반하여 상기 무효 매핑들의 전체 수를 결정하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제5항에 있어서, 상기 무효 매핑들의 전체 수는 반복적으로 결정되며, 상기 무효 매핑들의 전체 수를 결정하는 단계는, 각각의 반복에 대해,
상기 제 1 어드레스의 총합 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하는 단계,
상기 제 1 매핑 함수에 의해 결정되는 제 1 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 1 수를 결정하는 단계,
상기 제 2 매핑 함수에 의해 결정되는 제 2 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 2 수를 결정하는 단계, 및
상기 무효 매핑들의 제 1 및 제 2 수들에 기반하여 상기 반복에 대해 무효 매핑들의 결합된 수를 결정하는 단계를 포함하는, 데이터를 프로세싱하는 방법.
제16항에 있어서, 상기 초기 값은 상기 제 1 반복에 대해 0과 동일하며 각각의 후속하는 반복에 대해 이전 반복으로부터 상기 무효 매핑들의 결합된 수와 동일한, 데이터를 프로세싱하는 방법.
제16항에 있어서, 상기 제 1 카운트 함수는 상기 제 1 매핑 함수에 대해 비트-반전 함수에 기반하여 결정되는, 데이터를 프로세싱하는 방법.
제16항에 있어서, 상기 제 2 카운트 함수는 상기 제 2 매핑 함수에 대해 LCS(linear congruential sequence) 함수에 기반하여 결정되는, 데이터를 프로세싱하는 방법.
제16항에 있어서, 상기 제 2 카운트 함수는 Dedekind 총합들의 조합을 포함하는, 데이터를 프로세싱하는 방법.
제1항에 있어서, 상기 제 1 및 제 2 어드레스들 각각은 b개의 비트들을 포함하고 0 내지 L-1의 범위 내에 있으며, 여기서 L은 상기 절단된 인터리버의 크기이고, (M/2) < L < M이고 M=2^b인, 데이터를 프로세싱하는 방법.
데이터를 프로세싱하기 위한 장치로서,
절단된 인터리버에 대한 제 1 어드레스를 수신하고, 상기 제 1 어드레스에 대응하는 무효 매핑들의 전체 수를 결정하며, 상기 제 1 어드레스 및 상기 무효 매핑들의 전체 수에 기반하여 상기 절단된 인터리버에 대한 제 2 어드레스를 결정하고, 그리고 상기 제 1 및 제 2 어드레스들에 기반하여 데이터를 재-정렬하도록 구성되는 적어도 하나의 프로세서를 포함하는, 데이터를 프로세싱하기 위한 장치.
제22항에 있어서, 상기 적어도 하나의 프로세서는, 중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 제 1 어드레스를 합산하고, 그리고 상기 제 2 어드레스로서 상기 중간 어드레스의 비트-반전된 버전을 제공하도록 구성되는, 데이터를 프로세싱하기 위한 장치.
제22항에 있어서, 상기 적어도 하나의 프로세서는, 중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 제 1 어드레스를 합산하고, 그리고 상기 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 상기 제 2 어드레스를 결정하도록 구성되는, 데이터를 프로세싱하기 위한 장치.
제24항에 있어서, 상기 비-절단된 인터리버 함수는 비트-반전 함수 및 LCS(linear congruential sequence) 함수를 포함하는, 데이터를 프로세싱하기 위한 장치.
제22항에 있어서, 상기 적어도 하나의 프로세서는 상기 무효 매핑들의 전체 수를 반복적으로 결정하고, 그리고 각각의 반복에 대해, 상기 제 1 어드레스의 총합 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하며, 그리고 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 수를 결정하도록 구성되는, 데이터를 프로세싱하기 위한 장치.
제26항에 있어서, 상기 절단된 인터리버는 L의 크기를 가지며, 각각의 반복에 대해, 상기 적어도 하나의 프로세서는 L-1의 비트 표현에서 제로 비트들을 식별하고, 상기 임시적인 어드레스, 상기 L-1의 비트 표현, 및 상기 L-1 비트 표현에 있는 상기 제로 비트의 위치에 기반하여 상기 L-1의 비트 표현에서 각각의 제로 비트에 대한 카운트 값을 결정하고, 상기 임시적인 어드레스에 대한 0의 범위에 있는 상기 무효 매핑들의 수를 획득하기 위해 상기 L-1의 비트 표현에 있는 모든 제로 비트들에 대한 카운트 값들을 합산하도록 구성되는, 데이터를 프로세싱하기 위한 장치.
제24항에 있어서, 상기 비-절단된 인터리버 함수는 어레이의 복수의 행들에 대한 제 1 매핑 함수 및 각각의 행에 있는 복수의 엔트리들에 대한 제 2 매핑 함수를 포함하고, 상기 적어도 하나의 프로세서는 상기 무효 매핑들의 전체 수를 반복적으로 결정하고, 각각의 반복에 대해, 상기 제 1 어드레스의 총합 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하고, 상기 제 1 매핑 함수에 의해 결정되는 제 1 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 1 수를 결정하며, 상기 제 2 매핑 함수에 의해 결정되는 제 2 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 2 수를 결정하고, 상기 무효 매핑들의 제 1 및 제 2 수들에 기반하여 상기 반복에 대한 무효 매핑들의 결합된 수를 결정하도록 구성되는, 데이터를 프로세싱하기 위한 장치.
제22항에 있어서, 상기 장치는 집적 회로인, 데이터를 프로세싱하기 위한 장치.
제22항에 있어서, 상기 장치는 무선 통신 디바이스인, 데이터를 프로세싱하기 위한 장치.
데이트를 프로세싱하기 위한 장치로서,
절단된 인터리버에 대한 제 1 어드레스를 수신하기 위한 수단;
상기 제 1 어드레스에 대응하는 무효 매핑들의 전체 수를 결정하기 위한 수단;
상기 제 1 어드레스 및 상기 무효 매핑들의 전체 수에 기반하여 상기 절단된 인터리버에 대한 제 2 어드레스를 결정하기 위한 수단; 및
상기 제 1 및 제 2 어드레스들에 기반하여 데이터를 재-정렬하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
제31항에 있어서, 상기 제 2 어드레스를 결정하기 위한 수단은
중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 제 1 어드레스를 합산하기 위한 수단, 및
상기 제 2 어드레스로서 상기 중간 어드레스의 비트-반전 버전을 제공하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
제31항에 있어서, 상기 제 2 어드레스를 결정하기 위한 수단은
중간 어드레스를 획득하기 위해 상기 무효 매핑들의 전체 수와 상기 제 1 어드레스를 합산하기 위한 수단, 및
상기 중간 어드레스의 비-절단된 인터리버 함수에 기반하여 상기 제 2 어드레스를 결정하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
제33항에 있어서, 상기 비-절단된 인터리버 함수는 비트-반전 함수 및 LCS(linear congruential sequence) 함수를 포함하는, 데이트를 프로세싱하기 위한 장치.
제31항에 있어서, 상기 무효 매핑들의 전체 수는 반복적으로 결정되고, 상기 무효 매핑들의 전체 수를 결정하기 위한 수단은, 각각의 반복에 대해,
상기 제 1 어드레스의 총합 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하기 위한 수단, 및
상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 수를 결정하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
제35항에 있어서, 상기 절단된 인터리버는 L의 크기를 가지며, 상기 임시적인 어드레스에 대한 0의 범위에 있는 무효 매핑들의 수를 결정하기 위한 수단은
L-1의 비트 표현에서 제로 비트들을 식별하기 위한 수단,
상기 임시적인 어드레스, 상기 L-1의 비트 표현, 및 상기 L-1의 비트 표현 에서의 상기 제로 비트의 위치에 기반하여 상기 L-1의 비트 표현에 있는 각각의 제로 비트에 대한 카운트 값을 결정하기 위한 수단, 및
상기 임시적인 어드레스에 대해 0의 범위에 있는 상기 무효 매핑들의 수를 획득하기 위해 상기 L-1 비트 표현에 있는 모든 제로 비트들에 대한 카운트 값들을 합산하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
제33항에 있어서, 상기 비-절단된 인터리버 함수는 어레이의 복수의 행들에 대한 제 1 매핑 함수 및 각각의 행에서 복수의 엔트리들에 대한 제 2 매핑 함수를 포함하고, 상기 무효 매핑들의 전체 수는 반복적으로 결정되며, 상기 무효 매핑들의 전체 수를 결정하기 위한 수단은, 각각의 반복에 대해,
상기 제 1 어드레스의 총합 및 상기 반복에 대한 초기 값에 기반하여 임시적인 어드레스를 결정하기 위한 수단,
상기 제 1 매핑 함수에 의해 결정되는 제 1 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 1 수를 결정하기 위한 수단,
상기 제 2 매핑 함수에 의해 결정되는 제 2 카운트 함수에 기반하여 상기 임시적인 어드레스에 대해 0의 범위에 있는 무효 매핑들의 제 2 수를 결정하기 위한 수단, 및
상기 무효 매핑들의 제 1 및 제 2 수들에 기반하여 상기 반복에 대해 무효 매핑들의 결합된 수를 결정하기 위한 수단을 포함하는, 데이트를 프로세싱하기 위한 장치.
컴퓨터 프로그램 물건으로서,
컴퓨터-판독가능 매체를 포함하고:
적어도 하나의 컴퓨터로 하여금 절단된 인터리버에 대한 제 1 어드레스를 수신하도록 하기 위한 코드,
상기 적어도 하나의 컴퓨터로 하여금 상기 제 1 어드레스에 대응하는 무효 매핑들의 전체 수를 결정하도록 하기 위한 코드,
상기 적어도 하나의 컴퓨터로 하여금 상기 제 1 어드레스 및 상기 무효 매핑들의 전체 수에 기반하여 상기 절단된 인터리버에 대한 제 2 어드레스를 결정하도록 하기 위한 코드, 및
상기 적어도 하나의 컴퓨터로 하여금 상기 제 1 및 제 2 어드레스들에 기반하여 데이터를 재-정렬하도록 하기 위한 코드를 포함하는, 컴퓨터 프로그램 물건.