KR20060085844A - Ｍｉｍ 커패시터의 제조 방법 및 ｍｉｍ 커패시터 - Google Patents

Ｍｉｍ 커패시터의 제조 방법 및 ｍｉｍ 커패시터 Download PDF

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Abstract

MIM(Metal-Insulator-Metal) 커패시터의 제조 방법이 제공된다. MIM 커패시터의 제조 방법은 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴을 형성하는 단계, 절연막 패턴의 프로파일에 따라 하부 전극용 도전막을 형성하는 단계, 하부 전극용 도전막 상에 개구부를 채우는 제1 희생막을 형성하는 단계, 제1 희생막 상부에 제2 희생막을 형성하는 단계, 제2 희생막을 평탄화하는 단계, 하부 전극용 도전막의 상면을 노출시키는 단계, 노출된 하부 전극용 도전막을 제거하여 셀 별로 상호 분리된 다수 개의 하부 전극들을 형성하는 단계, 각 하부 전극들 상에 각 하부 전극들의 프로파일을 따라 셀 별로 상호 분리된 유전막 및 상부 전극을 형성하여 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 완성하는 단계를 포함한다.
MIM 커패시터, 희생막, 편차, 에치백, 커패시턴스, 균일성

Description

ＭＩＭ 커패시터의 제조 방법 및 ＭＩＭ 커패시터{Method for fabricating Metal-Insulator-Metal capacitor and MIM capacitor}
도 1a 내지 도 11는 본 발명의 일 실시예에 따른 MIM 커패시터의 제조 방법을 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
1 : MIM 커패시터 100 : 하부 배선
200 : MIM 커패시터 셀 220 : 개구부
230 : 하부 전극 240 : 유전막
250 : 상부 전극 260 : 비아홀
270 : 제1 희생막 280 : 제2 희생막
300 : 제1 상부 배선 350 : 제2 상부 배선
본 발명은 MIM 커패시터의 제조 방법 및 MIM 커패시터에 관한 것으로, 보다 상세하게는 컨케이브형 MIM 커패시터의 제조 방법 및 MIM 커패시터에 관한 것이다.
반도체 장치에는 MOS(Metal-Oxide-Semiconductor) 커패시터, PN 정션 커패시 터, PIP(Polysilicon-Insulator-Polysilicon) 커패시터, MIM(Metal-Insulator-Metal) 커패시터 등 다양한 종류의 커패시터가 사용된다. 특히, MIM 커패시터는 상부 및/또는 하부 전극으로 단결정 실리콘층(monocrystalline silicon layer) 또는 다결정 실리콘층(polycrystalline silicon layer)을 사용하지 않고 메탈을 사용하기 때문에, 커패시터 전극 저항(capacitor electrode resistance)을 줄일 수 있다.
따라서, MIM 커패시터는 높은 스피드가 요구되는 집적 회로에 주로 사용된다. 또한, MIM 커패시터는 전압 또는 온도에 따른 커패시턴스 변동율(capacitance fluctuation rates)이 작으므로 아날로그 집적 회로에 사용될 수 있다.
반도체 칩의 사이즈가 축소(shrinkage)됨에 따라, 동작에 필요한 커패시턴스를 구현하기 어렵다. 커패시턴스를 증가시키기 위한 방법으로는 고유전 물질을 사용하는 방법, 유전막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 특히, 하부 전극의 유효 면적을 증가시키기 위해서 하부 전극을 실린더(cylinder)형, 컨케이브(concave)형, 스택(stack)형 등으로 입체화하거나, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 등의 노력을 하고 있다.
종래의 컨케이브형 MIM 커패시터의 제조 방법을 설명하면, 우선 반도체 기판 상에 일반적으로 다수 개의 개구부가 배열된 절연막 패턴 상에 컨포말하게(conformally) 하부 전극용 도전막을 형성한다. 그 후, 하부 전극용 도전막 상부에 개구부를 채우도록 소정의 매립물질, 예를 들어 포토 레지스트막이나 FOX(Flowable Oxide)를 도포하고, CMP(Chemical Mechanical Polishing) 공정이나 에치백(etchback) 공정을 통해서 상호 분리된 다수 개의 하부 전극(cell)을 형성한다. 여 기서, 하부 전극이란, 하나의 MIM 커패시터를 구성하는 다수 개의 단위 커패시터(이하, ‘MIM 커패시터 셀’이라 함)의 하부 전극을 의미한다.
특히, 소정의 매립 물질의 특성으로는 갭 필(gap fill) 능력이 뛰어나 하부 전극용 도전막 상의 개구부를 충분히 채울 수 있어야 하고, CMP 공정시 횡방향으로 받는 힘을 견딜만큼 단단해야 한다. 또한, 매립 물질을 제거할 때, 주변의 하부 전극 등을 제거하지 않도록 식각 선택비를 가져야 한다. 그런데, 종래의 MIM 커패시터는 상호 분리된 다수 개의 하부 전극을 형성할 때, 다수 개의 하부 전극 중 센터(center)에 위치한 하부 전극의 높이가 에지(edge)에 위치한 하부 전극의 높이보다 낮은 현상이 발생한다. 이에 따라 MIM 커패시터 셀간의 커패시턴스의 균일성(uniformity)이 떨어진다.
본 발명이 이루고자 하는 기술적 과제는, MIM 커패시터 셀들의 커패시턴스의 균일성이 향상된 MIM 커패시터의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, MIM 커패시터 셀들의 커패시턴스의 균일성이 향상된 MIM 커패시터를 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 MIM 커패시 터의 제조 방법은 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴을 형성하는 단계, 절연막 패턴의 프로파일에 따라 하부 전극용 도전막을 형성하는 단계, 하부 전극용 도전막 상에 개구부를 채우는 제1 희생막을 형성하는 단계, 제1 희생막 상부에 제2 희생막을 형성하는 단계, 제2 희생막을 평탄화하는 단계, 하부 전극용 도전막의 상면을 노출시키는 단계, 노출된 하부 전극용 도전막을 제거하여 셀 별로 상호 분리된 다수 개의 하부 전극들을 형성하는 단계, 각 하부 전극들 상에 각 하부 전극들의 프로파일을 따라 셀 별로 상호 분리된 유전막 및 상부 전극을 형성하여 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 완성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 MIM 커패시터는 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴, 절연막 패턴의 프로파일을 따라 셀 별로 상호 분리되어 형성되고, 각 개구부의 측벽에 형성된 하부 전극들의 높이의 편차가 300Å 이내인 하부 전극들, 각 하부 전극들 상에 각 하부 전극들의 프로파일을 따라 상호 분리되어 형성된 유전막들, 각 유전막들 상에 상호 분리된 상부 전극들을 구비하고 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참고 부호는 동일 구성 요소를 지칭한다.
이하에서 도 1a 내지 도 11을 참조하여 본 발명의 일 실시예에 따른 MIM 캐패시터의 제조 방법에 대해서 설명한다.
도 1a를 참조하면, 우선 반도체 기판(도면 미도시) 상에 하부 배선(100)을 형성한다. 하부 배선(100)은 절연막 패턴(210) 내에 형성될 MIM 커패시터 셀들에 전기적으로 동일한 신호를 인가할 수 있도록 한다. 본 발명의 일 실시예에 따른 하부 배선(100)은 TiN/Ti/Al/Ti의 4층 구조(110, 120, 130, 140)를 사용하나 이에 제한되지 않는다. 여기서, TiN층(110)은 하부 전극과 Al층(130) 사이의 확산 방지를 위한 장벽(barrier)역할을 하고, Ti층(120)는 물질간의 접합을 위해 형성된다. Al층(130)은 우수한 전기 전도성을 가지며 하부 배선(100)의 기본 베이스가 되고, Ti층(140)은 하부 기판(도면 미도시)과 Al층(130) 사이의 확산 방지를 위해 형성된다. 또한, 하부 배선(100)은 Ti/TiN/Al/TiN 구조, TiN/Al/Ti/TiN 구조, Ti/Al/Ti/TiN 구조 등을 사용할 수도 있다.
하부 배선(100) 상에 우선 절연막(도면 미도시)을 형성하고 패터닝하여 다수 개의 개구부(220)가 배열된 절연막 패턴(210)을 형성한다. 여기서, 절연막 패턴 (210)은 PE-TEOS(Plasma Enhanced - Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), PSG(Phosphor Silicate Glass), 실리콘 산화막(SiOx) 등으로 형성될 수 있고, CVD(Chemical Vapor Deposition) 방법에 의해 주로 형성된다.
개구부(220)는 하부 배선(100)을 노출시키며, MIM 커패시터 셀들이 형성되는 영역이므로 일정 피치(P)로 배열되는 것이 바람직하다. 이 때, 충분한 커패시턴스를 확보하기 위해 개구부(220)의 너비(W)는 클수록 바람직하다.
도 1b는 본 발명의 일 실시예에 따른 MIM 커패시터의 절연막 패턴(210)을 설명하기 위한 사시도이다.
도 1b를 참고하면, 본 발명의 일 실시예에 따른 MIM 커패시터에는 열 방향으로 연장되어 형성된 개구부(220)가 행 방향으로 다수 개 형성되어 있음을 알 수 있다. 충분한 커패시턴스를 확보하기 위해 개구부(220)의 너비(W), 길이(L), 깊이(D)는 클수록 바람직하다. 즉, 개구부(220) 내부의 표면적(=2(W*D+L*D)+(W*L))이 크면 클수록, 더 큰 커패시턴스 값을 얻을 수 있다. 이러한 너비(W), 깊이(D)는 식각 기술의 최대 한계까지 조절할 수 있다.
도 2을 참조하면, 절연막 패턴(210)의 프로파일을 따라 하부 전극용 도전막(230a)을 형성한다. 하부 전극용 도전막(230a)으로는 TiN, TiW, TaN, Pt, Ir, Ti, Ta, Ru, Rh, Os, Pd, Al, Cu, W 단일막 또는 이들의 적층막을 사용할 수 있고, 본 발명의 일 실시예에서는 TiN을 사용한다. 하부 전극용 도전막(230a)은 400Å 정도의 두께로 형성되고, 형성 방법은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition)법, 전기 도금법 등을 사용할 수 있다.
도 3를 참조하면, 하부 전극용 도전막(230a) 상에 개구부(220)를 채우는 제1 희생막(270)을 형성한다. 따라서, 제1 희생막(270)은 소정의 매립 물질로, 갭 필(gap fill) 특성이 뛰어나 하부 전극용 도전막(230a) 상의 개구부(220)를 충분히 채울 수 있어야 하고, CMP 공정시 횡방향으로 받는 힘을 견딜만큼 단단해야 한다. 또한, 제1 희생막(270)을 제거할 때, 하부 전극용 도전막(230a)은 제거되지 않도록 하는 식각 선택비를 가져야 한다. 제1 희생막(270)은 FOX(Flowable Oxide), TOSZ(Tonen SilaZene), PR(PhotoResist), USG (Undoped Silica Glass), BSG (Borosilica Glass), PSG (PhosphoSilica Glass), BPSG (BoroPhosphoSilica Glass) 단일막 또는 이들의 적층막이 사용될 수 있다.
형성 방법은 FOX와 같은 매립 물질을 스핀 코팅(spin coating) 방식을 이용하여 우선 하부 전극용 도전막(230a) 상에 도포한다. 100 내지 300℃로 유지되는 플레이트(plate)위에서 열처리하는 소프트 베이크(soft bake) 공정을 통해서 매립 물질 내의 용매(solvent)를 일부 제거한다. 그 후, 400℃ 이상의 퍼니스(furnace)에서 큐어링(curing)함으로써, 소프트 베이크 공정시 제거되지 않은 용매를 제거하고 단단하게 하여 제1 희생막(270)을 완성한다. 이와 같은 방법으로 제1 희생막(270)을 2000 내지 5000Å의 두께로 형성한다.
도 4를 참조하면, 제1 희생막(270) 상부에 제2 희생막(280)을 컨포말하게 형성한다. 제2 희생막(280)은 제1 희생막의 물질을 사용하여도 무방하나, PE- TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced OXide), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, PSG(Phosphorus Silicate Glass), USG(Undoped Silicate Glass) 단일막 또는 이들이 적층막으로 형성될 수 있고 제1 희생막(270)과 같이 갭 필 특성이 우수하지 않아도 무방하다. 또한, 제2 희생막(280)은 CVD 방식에 의해 형성하는 것이 바람직하다. 또한, 제2 희생막(280)은 6000 내지 10000Å의 두께로 형성하나, 이에 제한되지 않는다. 즉, 제2 희생막(280)은 충분한 두께로 형성하여 이후의 평탄화 공정에 의해 안정적으로 평탄화될 수 있으면 무방하다.
도 5를 참조하면, CMP(Chemical Mechanical Polishing) 공정을 통해서 제1 희생막(270) 상부의 제2 희생막(도 4의 280 참조)을 평탄화한다. 여기서, 평탄화된 제2 희생막(280a)은 MIM 커패시터 셀들이 형성될 영역의 주변 영역에서의 잔류 높이(h4)가 1000 내지 2000Å이 되도록 할 수 있다. 그러나, 잔류 높이(h4)는 이에 제한되는 것은 아니며, 제1 희생막(270)과 제2 희생막(280)의 식각 선택비의 차이에 따라 달라질 수 있다. 본 발명의 일 실시예에서와 같이 제1 희생막(270)과 제2 희생막(280)의 식각 선택비가 크게 차이나지 않을 때에는 제1 희생막(270)의 표면이 노출되도록 평탄화하여도 무방하고, 제1 희생막(270)의 일부가 함께 평탄화되어도 무방하다. 평탄화 공정에서 사용되는 슬러리는 HPS, Ceria, Silica, Mn2O3, 또는 이들의 조합으로 이루어진 연마제를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 6을 참조하면, 이어서 하부 전극용 도전막(230a)의 상면을 노출한다. 본 발명의 일 실시예에서는 습식 에치백 또는 건식 에치백 등의 에치백 공정을 통해서 수행되나, 이에 제한되는 것은 아니다.
에치백 공정에서 제1 희생막(도 5의 270 참조)에 대한 제2 희생막(280a)의 식각 선택비는 1.2:1 내지 1.5:1로 조절하는 것이 바람직하다. 또한, 에치백 공정이 종료된 후의 결과물에서 개구부(220) 내에 잔존하는 제1 희생막(270a)의 두께는 개구부(220)의 측벽에 형성될 하부 전극(도 8의 230 참조)의 높이에 해당하므로, 제1 희생막(270a)의 표면은 절연막 패턴(210)의 표면과 실질적으로 평행하거나 절연막 패턴(210) 하부로 일정 깊이 리세스(recess)되도록 할 수 있다. 따라서, 제1 희생막(270)의 에치백 공정에서는 제1 희생막(270)과 하부 전극용 도전막(230a)의 식각 선택비를 10:1 이상, 예컨데 10:1 내지 50:1이 되도록 한다. 이러한 식각 선택비를 얻기 위해 습식 에치백의 경우에는 HF 용액을 이용하여 수행하고, 건식 에치백을 사용할 경우에는 C5F8, O2, Ar, N2 등의 가스를 적어도 하나 포함한 플라즈마를 이용한다.
도 7을 참조하면, 이어서 노출된 하부 전극용 도전막(도 6의 230a 참조)을 제거하여 셀 별로 상호 분리된 다수 개의 하부 전극(230)들을 형성한다. 본 발명의 일 실시예에서는 노출된 하부 전극용 도전막(230a)은 에치백 공정을 통해서 제거하나, 이에 제한되는 것은 아니다.
에치백 공정을 사용할 경우, 하부 전극용 도전막(230a)을 CF4, O2, Ar, N2 등 선택적으로 화학적 식각을 할 수 있는 가스를 적어도 하나 포함한 플라즈마를 이용한다. 예를 들어, 하부 전극용 도전막(230a)으로 Ru를 사용할 경우에는 산소를 포함한 플라즈마를 이용한 에치백 공정을 수행하도록 한다. 하부 전극용 도전막(230a)의 종류에 따라 염소 계열의 가스를 포함하는 플라즈마를 이용할 수 있다. 여기서, 플라즈마의 압력은 10 내지 100mTorr로 높게 유지하여 화학적 식각 효과를 극대화하는 것이 바람직하다. 또한, 노출된 하부 전극용 도전막(230a)만을 선택적으로 제거할 수 있도록 플라즈마의 분포를 조절하는 것이 바람직하다. 플라즈마의 분포를 조절하면 플라즈마의 이온들이 개구부(220)의 측벽까지 도달하지 않을 뿐만 아니라, 잔존하는 제1 희생막(270a)이 셀 별로 분리된 하부 전극(230)이 형성될 영역을 커버하고 있으므로, 에치백 공정에 의해 개구부(220)의 측벽에 형성된 하부 전극용 도전막(230a)이 제거되는 것을 근본적으로 방지할 수 있다. 플라즈마의 온도는 10 내지 250℃ 정도의 온도 범위를 사용할 수 있다.
특히, 본 발명의 일 실시예에서는 잔존하는 제1 희생막(270a)의 편차가 300Å이내로 매우 작으므로, 노출된 하부 전극용 도전막(230a)의 노출 부위도 거의 일정하다. 따라서, 에치백 공정을 통해서 셀 별로 상호 분리된 하부 전극(230)들을 형성하면, 개구부(220)의 측벽에 형성된 하부 전극(230)들의 높이의 편차도 300Å이내로 매우 작다. 따라서, MIM 커패시터 셀간의 커패시턴스의 균일성이 유지될 수 있다.
도 8을 참조하면, 잔존하는 제1 희생막(270a)을 제거한다. 본 발명의 일 실시예에서는 습식 식각 방법을 이용하나, 이에 제한되는 것은 아니다.
도 9를 참조하면, 하부 전극(230)들 상에 하부 전극(230)들의 프로파일을 따라 유전막을 형성하고, 유전막 상에 개구부(220)을 채우도록 상부 전극용 도전막을 형성한다. 그 후, CMP 공정으로 유전막, 상부 전극용 도전막를 절연막 패턴(210)이 노출되도록 평탄화하여 셀 별로 상호 분리된 유전막(240)들과 상부 전극(250)들을 형성한다. 따라서, 상호 분리된 하부 전극(230), 유전막(240) 및 상부 전극(250)으로 이루어진 다수 개의 커패시터 셀(200)들을 완성한다.
유전막(240)의 두께는 얇고 표면적을 최대한 넓게 형성하는 것이 바람직하다. 또한, SiN, Al2O3, Ta2O5, TiO, HfO2, La2 O5, ZrO2, TaON, SrTiO3, (Ba, Sr)TiO3, Pb(Zr, Ti)O3, (Pb, La)(Zr, Ti)O3 등 높은 유전율을 가진 물질을 사용하는 것이 바람직하다. 유전막의 종류에 따라 다르나, SiN의 경우에는 700 Å 정도의 두께로 형성된다.
상부 전극(250)들은 TiN, TiW, TaN, Pt, Ir, Ti, Ta, Ru, Rh, Os, Pd, Al, Cu, W 단일막 또는 이들의 적층막을 사용할 수 있다. 본 발명의 일 실시예에 따른 MIM 커패시터(1)에서는 TiN/W을 사용하나, 이에 제한되지 않는다. 여기서 Ti층(도면 미도시)은 하부의 유전막(240)과 W층(도면 미도시)간에 접촉성(adhesion)을 좋게하고 콘택 저항(contact resistance)을 낮추기 위해 형성하고, W층(도면 미도시)은 Ti층 상부에 형성되며, 상하부에 형성될 물질들간의 특성 및 열팽창 계수를 고려하여 다른 전도성 물질을 사용할 수도 있다.
도 10를 참조하면, MIM 커패시터 셀(200)들이 형성된 영역의 주변 영역에 비 아홀(260)을 형성한다. 그 후, 비아홀(260)에 비아홀 도전층(262), 비아홀 배리어막(도면 미도시)이 형성한다. 여기서, 비아홀 도전층(262)은 절연막 패턴(210) 상에 형성될 상부 배선(도면 미도시)과 하부 배선(100)을 전기적으로 연결시켜 하부 배선(100)에 소정의 작동 전압을 인가하기 위해 형성되고, 주로 W과 같은 금속을 사용한다. 또한, 비아홀 배리어막(도면 미도시)은 비아홀 도전층(262) 및 절연막 패턴(210) 사이의 물질의 확산을 방지하고 접합성을 좋게 하는 역할을 하며, Ti, TiN 단일막 또는 Ti/TiN 이중막 구조로 형성될 수 있다.
도 11을 참조하면, MIM 커패시터 셀(200)들과 비아홀(260), 비아홀 도전층(262) 등이 형성된 절연막 패턴(210) 상에 TiN/Ti/Al/Ti의 4층(310 내지 340)을 차례대로 형성하고 패터닝하여 제1 상부 배선(300)과 제2 상부 배선(350)을 형성한다. 제1 상부 배선(300)은 셀 별로 분리된 다수 개의 상부 전극(250)들에 전기적으로 동일한 신호가 인가되도록 하고, 제2 상부 배선(350)은 비아홀(260) 및 하부 배선(100)을 통해서 하부 전극(220)들에 전기적으로 동일한 신호가 인가되도록 하여, 다수 개의 커패시터 셀(100)들로 이루어진 하나의 커패시터(1)가 완성되도록 한다. 여기서, TiN층(310)은 반사 방지층으로서 기능을 하고, Ti층(320)은 상하부 층간에 접합을 용이하게 하고 확산을 방지하는 기능을 한다. Al층(330)은 우수한 전기 전도성을 가지며 상부 전극층의 기본 베이스가 되고, Ti층(340)은 상하부 층간의 접합을 용이하게 하고 확산을 방지한다.
도 11에 도시되어 있는 바와 같이, 본 발명의 일 실시예에 따라 제조된 MIM 커패시터(1)는 하부 배선(100), MIM 커패시터 셀(200), 제1 및 제2 상부 배선(300, 350) 등을 포함한다.
하부 배선(100)은 반도체 기판(도면 미도시)상에 MIM 커패시터 셀(200)별로 분리된 하부 전극에 다수 개의 하부 전극(230)에 전기적으로 동일한 신호를 인가하도록 한다. 또한, 본 발명의 일 실시예에 따른 MIM 커패시터(1)는 TiN/Ti/Al/Ti, Ti/TiN/Al/TiN, TiN/Al/Ti/TiN, Ti/Al/Ti/TiN 등의 4층 구조를 사용하나 이에 제한되지 않는다.
MIM 커패시터 셀(200)은 일정 피치로 다수 개의 개구부(220)가 형성된 절연막 패턴(210) 상에 형성되고, 다수 개의 커패시터 셀(200)은 전기적으로 동일한 신호를 인가받는 하나의 MIM 커패시터(1)를 구성한다. 여기서, 절연막 패턴(210)은 배선간 절연막 패턴일 수 있다.
MIM 커패시터 셀(200)은 이웃하는 MIM 커패시터 셀(200)과 상호 분리되는 하부 전극(230), 유전막(240), 상부 전극(250)을 구비한다.
하부 전극(230)은 다수 개의 하부 전극(230)들의 높이(h1, h2, h3)간의 편차는 300Å 이내이고, 바람직하게는 100Å 이내이다. 종래의 MIM 커패시터는 하부 전극간의 편차가 2000Å 이상이 되는 경우가 많다.
유전막(240)은 하부 전극(230) 상에 하부 전극(230)의 프로파일을 따라 상호 분리되어 형성되고, 유전막(240)의 두께는 얇고 표면적을 최대한 넓게 형성하는 것이 바람직하다.
상부 전극(250)은 유전막(240) 상에 상호 분리되어 형성되고, 하부 전극(230)과 동일한 물질로 동일한 제조 방법으로 형성할 수 있다.
제1 상부 배선(300)은 절연막 패턴(110) 상에 MIM 커패시터 셀(200)별로 분리된 다수 개의 상부 전극(250)들에 전기적으로 동일한 신호가 인가되도록 상부 전극(250)상에 형성된다.
제2 상부 배선(350)은 MIM 커패시터 셀(200)이 형성되는 영역의 주변 영역에 형성되어, 비아홀(260)를 통해서 하부 배선(100)과 전기적으로 연결된다.
비아홀(160)은 하부 배선(200)과 제2 상부 배선(350)을 전기적으로 연결하는 역할을 한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
도 5에서와 같이 CMP 공정을 통해서 제1 희생막(270) 상부의 제2 희생막(280)을 평탄화한 후, 에치백을 이용하여 도 6에서와 같이 하부 전극용 도전막(230a)의 상면을 노출시켰다. 여기서, 에치백 공정 후의 제1 희생막(270a)의 표면은 절연막 패턴(210) 하부로 일정 깊이 리세스되도록 하였다. 그 후, VSEM(Vertical Scanning Electron Microscopy)을 이용하여 단면을 활영한 결과, 센터(center)에 위치하는 MIM 커패시터 셀(200)과 에지(edge)에 위치하는 MIM 커패시터 셀(200)에서 잔존하는 제1 희생막(270a)의 편차가 100Å 이내로 줄일 수 있음을 알 수 있었다. 따라서, 디싱(dishing) 현상이 개선되고, MIM 커패시터 셀 간의 커패시턴스의 균일성을 증가시킬 수 있었다. 따라서, 본 발명의 일 실시예에 따른 MIM 커패시터를 구비한 반도체 장치의 동작 특성이 향상되고, 신뢰성을 높일 수 있 다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 MIM 커패시터 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 입체화된 커패시터를 구현함으로써 고용량의 커패시터 제작이 가능하다.
둘째, 하부 전극간의 높이의 편차를 줄일 수 있으므로, MIM 커패시터 셀들의 커패시턴스의 균일성을 향상시킬 수 있다.
셋째, MIM 커패시터를 구비한 반도체 장치의 동작 특성이 향상되고, 신뢰성을 높일 수 있다.

Claims (25)

  1. 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 프로파일에 따라 하부 전극용 도전막을 형성하는 단계;
    상기 하부 전극용 도전막 상에 상기 개구부를 채우는 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상부에 제2 희생막을 형성하는 단계;
    상기 제2 희생막을 평탄화하는 단계;
    상기 하부 전극용 도전막의 상면을 노출시키는 단계;
    상기 노출된 하부 전극용 도전막을 제거하여 상기 셀 별로 상호 분리된 다수 개의 하부 전극들을 형성하는 단계; 및
    상기 각 하부 전극들 상에 상기 각 하부 전극들의 프로파일을 따라 상기 셀 별로 상호 분리된 유전막 및 상부 전극을 형성하여 전기적으로 동일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 완성하는 단계를 포함하는 MIM 커패시터의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 희생막은 상기 제2 희생막보다 갭 필 특성이 우수한 물질로 형성되는 MIM 커패시터의 제조 방법.
  3. 제 1항에 있어서,
    상기 제2 희생막은 CVD 방식에 의해 형성되는 MIM 커패시터의 제조 방법.
  4. 제 1항에 있어서,
    상기 제2 희생막은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), PEOX(Plasma Enhanced OXide), BPSG(BoroPhosphoSilicate Glass), HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 단일막 또는 이들이 적층막으로 형성되는 MIM 커패시터의 제조 방법.
  5. 제 1항 또는 제 4항에 있어서,
    상기 제1 희생막은 FOX(Flowable Oxide), TOSZ(Tonen SilaZene), PR(PhotoResist), USG (Undoped Silica Glass), BSG (BoroSilica Glass), PSG (PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass) 단일막 또는 이들의 적층막으로 형성되는 MIM 커패시터의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 희생막은 6000 내지 10000Å의 두께로 형성되는 MIM 커패시터의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 희생막은 2000 내지 5000Å의 두께로 형성되는 MIM 커패시터의 제조 방법.
  8. 제 1항에 있어서,
    상기 제2 희생막을 평탄화하는 단계는 상기 MIM 커패시터 셀들이 형성될 영역의 주변 영역에서의 제2 희생막의 두께가 1000 내지 2000Å가 되도록 하는 MIM 커패시터의 제조 방법.
  9. 제 1항에 있어서,
    상기 하부 전극용 도전막의 상면을 노출하는 단계는 에치백 공정을 통해서 수행되는 MIM 커패시터의 제조 방법.
  10. 제 9항에 있어서,
    상기 에치백 공정은 상기 제1 희생막에 대한 상기 제2 희생막의 식각 선택비를 1.2:1 내지 1.5:1로 조절하는 MIM 커패시터의 제조 방법.
  11. 제 1항 또는 제 10항에 있어서,
    상기 하부 전극용 도전막의 상면을 노출하는 단계는 상기 개구부 내에 잔존하는 제1 희생막의 표면이 절연막 패턴의 표면과 실질적으로 평행하거나 절연막 패 턴 하부로 일정 깊이 리세스되도록 하는 MIM 커패시터의 제조 방법.
  12. 제 1항에 있어서,
    상기 하부 전극용 도전막의 상면을 노출한 결과물에서, 상기 각 개구부를 채우는 제1 희생막의 높이의 편차가 300Å 이내인 MIM 커패시터의 제조 방법.
  13. 제 1항에 있어서,
    상기 절연막 패턴을 형성하는 단계는 일정 피치로 배열된 다수 개의 개구부를 형성하는 단계인 MIM 커패시터의 제조 방법.
  14. 제 1항에 있어서,
    상기 절연막 패턴은 배선간 절연막 패턴인 MIM 커패시터의 제조 방법.
  15. 제 1항에 있어서,
    상기 절연막 패턴 상에 상기 MIM 커패시터 셀별로 분리된 상기 상부 전극들에 전기적으로 동일한 신호가 인가되도록 하는 제1 상부 배선을 형성하는 단계를 더 포함하는 MIM 커패시터의 제조 방법.
  16. 제 1항에 있어서,
    상기 절연막 패턴을 형성하기 전에, 상기 반도체 기판 상에 상기 MIM 커패시 터 셀별로 분리된 상기 하부 전극들에 전기적으로 동일한 신호가 인가되도록 하는 하부 배선을 형성하는 단계를 더 포함하는 MIM 커패시터의 제조 방법.
  17. 제 16항에 있어서,
    상기 MIM 커패시터 셀들이 형성되는 영역의 주변 영역 상에, 상기 하부 배선과 전기적으로 연결된 제2 상부 배선을 형성하는 단계를 더 포함하는 MIM 커패시터의 제조 방법.
  18. 제 17항에 있어서,
    상기 제2 상부 배선을 형성하기 전에, 상기 절연막 패턴 내에 상기 하부 배선과 상기 제2 상부 배선을 전기적으로 연결하는 비아홀을 형성하는 단계를 더 포함하는 MIM 커패시터의 제조 방법.
  19. 반도체 기판 상에 각각 커패시터 셀들이 형성될 영역을 정의하는 다수 개의 개구부가 배열된 절연막 패턴;
    상기 절연막 패턴의 프로파일을 따라 상기 셀 별로 상호 분리되어 형성되고, 각 개구부의 측벽에 형성된 높이의 편차가 300Å 이내인 하부 전극들;
    상기 각 하부 전극들 상에 상기 각 하부 전극들의 프로파일을 따라 상호 분리되어 형성된 유전막들; 및
    상기 각 유전막들 상에 상호 분리된 상부 전극들을 구비하고 전기적으로 동 일한 신호가 인가되는 하나의 커패시터를 구성하는 다수 개의 MIM 커패시터 셀들을 포함하는 MIM 커패시터.
  20. 제 19항에 있어서,
    상기 절연막 패턴은 일정 피치로 배열된 상기 다수 개의 개구부를 포함하는 MIM 커패시터.
  21. 제 19항에 있어서,
    상기 절연막 패턴은 배선간 절연막 패턴인 MIM 커패시터.
  22. 제 19항에 있어서,
    상기 절연막 패턴 상에 상기 MIM 커패시터 셀별로 분리된 상부 전극들에 전기적으로 동일한 신호가 인가되도록 하는 제1 상부 배선을 더 포함하는 MIM 커패시터.
  23. 제 19항에 있어서,
    상기 반도체 기판 상에 상기 MIM 커패시터 셀별로 분리된 상기 하부 전극들에 전기적으로 동일한 신호가 인가되도록 하는 하부 배선을 더 포함하는 MIM 커패시터.
  24. 제 19항 또는 제 23항에 있어서,
    상기 MIM 커패시터 셀들이 형성되는 영역의 주변 영역 상에 형성되고, 상기 하부 배선과 전기적으로 연결된 제2 상부 배선을 더 포함하는 MIM 커패시터.
  25. 제 24항에 있어서,
    상기 MIM 커패시터 셀들이 형성된 절연막 패턴에 형성되고, 상기 하부 배선과 상기 제2 상부 배선을 전기적으로 연결하는 비아홀을 더 포함하는 MIM 커패시터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024737A (ko) * 2018-08-28 2020-03-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베딩된 플래시 메모리를 갖는 프로세서들의 제조 동안의 제어 게이트 균일성을 향상시키기 위한 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7510944B1 (en) * 2007-05-10 2009-03-31 National Semiconductor Corporation Method of forming a MIM capacitor
US7585754B2 (en) * 2008-01-10 2009-09-08 Winbond Electronics Corp. Method of forming bonding pad opening
US8445353B1 (en) 2009-09-29 2013-05-21 National Semiconductor Corporation Method for integrating MIM capacitor and thin film resistor in modular two layer metal process and corresponding device
KR20110080665A (ko) * 2010-01-06 2011-07-13 삼성전자주식회사 듀얼 트렌치를 포함하는 반도체 소자와 그 제조 방법, 및 전자 시스템
US8664076B2 (en) * 2011-09-21 2014-03-04 Texas Instruments Incorporated Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density
CN104054169B (zh) * 2011-11-10 2017-03-08 英特尔公司 凹进式底电极电容器及其组装方法
KR101896517B1 (ko) * 2012-02-13 2018-09-07 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9741817B2 (en) * 2016-01-21 2017-08-22 Tower Semiconductor Ltd. Method for manufacturing a trench metal insulator metal capacitor
US11031457B2 (en) 2017-12-15 2021-06-08 International Business Machines Corporation Low resistance high capacitance density MIM capacitor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6251740B1 (en) * 1998-12-23 2001-06-26 Lsi Logic Corporation Method of forming and electrically connecting a vertical interdigitated metal-insulator-metal capacitor extending between interconnect layers in an integrated circuit
JP2002117670A (ja) * 2000-10-04 2002-04-19 Mitsubishi Electric Corp 半導体記憶装置
KR20020045891A (ko) 2000-12-11 2002-06-20 박종섭 반도체소자의 캐패시터 형성방법
KR100437830B1 (ko) 2001-12-19 2004-06-30 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100838388B1 (ko) 2001-12-29 2008-06-13 주식회사 하이닉스반도체 커패시터 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024737A (ko) * 2018-08-28 2020-03-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베딩된 플래시 메모리를 갖는 프로세서들의 제조 동안의 제어 게이트 균일성을 향상시키기 위한 방법
US11856767B2 (en) 2018-08-28 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving control gate uniformity during manufacture of processors with embedded flash memory

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