KR20060079580A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법에서 특히, 정렬 마크를 형성하기 위한 방법이 개시된다. 상기 방법에서는 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련한다. 그리고, 상기 예정 영역의 상기 반도체 기판에 트랜치를 형성한 후, 상기 칩 영역의 상기 반도체 기판 상에 형성되는 산화물과 폴리 실리콘을 포함하는 제1 구조물에 의해 상기 예정 영역의 상기 트랜치에 상기 산화물과 폴리 실리콘이 필링되는 제2 구조물을 형성한다. 이어서, 상기 제1 구조물의 상기 폴리 실리콘을 패터닝할 때 상기 트랜치에 필링된 상기 제2 구조물의 폴리 실리콘을 동시에 제거한다. 그 결과, 상기 예정 영역에는 상기 트랜치의 입구 부위가 단차진 형태를 갖는 상기 정렬 마크가 형성된다.

Description

반도체 장치의 제조 방법{Method of manufacturing a semiconductor device}
도 1은 종래의 방법에 따라 제조한 반도체 장치의 정렬 마크를 나타내는 사진이다.
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 도 2a의 칩 영역과 예정 영역을 나타내는 개략적인 도면이다.
도 4a 내지 도 4g는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 포토 마스크와 반도체 기판의 정렬 상태를 확인하거나 하부 패턴과 상부 패턴이 정확하게 중첩(overlay)되는 가를 확인할 때 사용하는 정렬 마크를 형성하기 위한 방법에 관한 것이다.
일반적으로, 반도체 장치의 제조에서는 포토 마스크에 형성한 이미지를 반도체 기판 상에 전사하기 위한 노광 공정을 빈번하게 수행한다. 특히, 상기 노광 공정에서는 정렬 마크를 기준으로 상기 포토 마스크와 상기 반도체 기판의 정렬을 수행한다. 만약, 상기 정렬이 양호하게 수행되지 않을 경우에는 상기 포토 마스크의 이미지를 상기 반도체 기판에 정확하게 전사하지 못하고, 상기 하부 패턴과 상기 상부 패턴의 중첩이 정확하게 이루어지지 않기 때문에 바람직하지 않다.
종래에는 상기 정렬 마크로서 로코스 소자 분리막의 표면과 반도체 기판의 표면 사이에 존재하는 단차를 이용하였다. 특히, 상기 로코스 소자 분리막에 의한 단차는 후속 공정을 수행하여도 계속적으로 계승되기 때문에 상기 정렬 마크로 사용하기에 별다른 문제가 없었다.
그러나, 최근의 반도체 장치의 제조에서와 같이 상기 로코스 소자 분리막 대신에 트랜치 소자 분리막을 형성할 경우에는 상기 정렬 마크의 구현이 용이하지 않다. 그 이유는 상기 트랜치 소자 분리막의 경우에는 상기 트랜치 소자 분리막의 표면과 반도체 기판의 표면 사이에 단차가 거의 존재하지 않기 때문이다.
이에 따라, 상기 트랜치 소자 분리막을 갖는 반도체 장치의 제조에서는 별도의 공정을 수행하여 상기 정렬 마크를 형성하고 있다. 별도의 공정을 수행하여 상기 정렬 마크를 형성하는 방법에 대한 예들은 대한민국 공개특허 2001-046915호, 일본국 공개특허 2002-134701호 등에 개시되어 있다. 그러나, 상기 별도의 공정을 수행하여 상기 정렬 마크를 형성할 경우에는 반도체 장치의 제조 공정이 다소 복잡해지는 문제점이 발생한다.
특히, 상기 반도체 장치 중에서 플래시 메모리 장치의 제조에서는 상기 정렬 마크가 형성될 영역의 트랜치에 산화물과 폴리 실리콘을 포함하면서 반도체 기판의 표면과 단차가 거의 없는 평탄한 표면을 갖는 구조물이 필링된다. 따라서, 사진 식각 공정을 수행하여 상기 트랜치에 필링된 구조물의 일부를 제거함으로서 상기 정렬 마크로 이용하기 위한 단차를 확보한다. 그러나, 상기 정렬 마크로 이용하기 위한 단차를 확보하기 위한 사진 식각 공정을 수행한 결과, 도 1에 나타난 바와 같이, 돌출 영역(Ⅰ)이 빈번하게 형성된다. 그리고, 상기 돌출 영역은 후속 공정을 수행할 때 주로 제거되어 반도체 기판의 표면에 잔류하기 때문에 디펙 소스로 작용하기도 한다.
이와 같이, 종래의 단차진 형태를 갖는 정렬 마크의 확보에서는 복잡한 공정을 수행하기 때문에 반도체 장치의 제조에 따른 생산성에 영향을 끼치고, 디팩 소스가 발생하기 때문에 반도체 장치의 제조에 따른 신뢰성에 영향을 끼친다.
본 발명의 목적은 디팩 소스가 발생하지 않으면서도 별도의 공정을 수행하지 않아도 단차진 형태를 갖는 정렬 마크를 용이하게 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련한다. 그리고, 상기 예정 영역의 상기 반도체 기판에 트랜치를 형성한 후, 상기 칩 영역 의 상기 반도체 기판 상에 형성되는 산화물과 폴리 실리콘을 포함하는 제1 구조물에 의해 상기 예정 영역의 상기 트랜치에 상기 산화물과 폴리 실리콘이 필링되는 제2 구조물을 형성한다. 이어서, 상기 제1 구조물의 상기 폴리 실리콘을 패터닝할 때 상기 트랜치에 필링된 상기 제2 구조물의 폴리 실리콘을 동시에 제거한다. 그 결과, 상기 예정 영역에는 상기 트랜치의 입구 부위가 단차진 형태를 갖는 상기 정렬 마크가 형성된다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련한다. 그리고, 상기 칩 영역의 반도체 기판에는 제1 종횡비를 갖는 제1 트랜치를 형성하고, 상기 예정 영역의 반도체 기판에는 상기 제1 종횡비보다 작은 제2 종횡비를 갖는 제2 트랜치를 형성한다. 이어서, 상기 예정 영역에 형성되는 산화막이 상기 칩 영역에 형성되는 산화막보다 낮은 높이를 가지면서 상기 제1 트랜치와 상기 제2 트랜치에 산화물이 필링되도록 상기 제1 트랜치와 상기 제2 트랜치를 갖는 상기 반도체 기판 상에 상기 산화막을 형성한다. 이때, 상기 제2 트랜치가 상기 제2 종횡비를 갖기 때문에 상기 예정 영역에 형성되는 산화막의 높이와 상기 칩 영역에 형성되는 산화막의 높이가 다르다. 계속해서, 상기 제1 트랜치의 입구 부위가 노출될 때까지 상기 산화막을 제거하여 상기 제1 트랜치에는 상기 제1 트랜치의 입구 부위까지 상기 산화물이 필링된 소자 분리막을 형성하고, 상기 제2 트랜치에는 상기 제2 트랜치의 입구 부위가 단차지게 상기 산화물이 필링된 산화 구조물을 형성한다. 그리고, 상기 소자 분리막과 상기 산화 구조물을 갖는 결과물 상에 터널 산 화막과 폴리 실리콘막을 순차적으로 형성하면서 상기 제2 트랜치에는 상기 터널 산화막과 상기 폴리 실리콘막이 상기 제2 트랜치의 입구 부위까지 필링되게 형성한 후, 상기 폴리 실리콘막을 패터닝한다. 그 결과, 상기 칩 영역 상에는 폴리 실리콘막 패턴이 형성되고 동시에 상기 예정 영역에는 상기 제2 트랜치의 입구 부위가 단차진 형태의 정렬 마크가 형성된다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 셀 영역과 주변 회로 영역을 포함하는 칩 영역과 정렬을 위한 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련한다. 그리고, 상기 칩 영역 상에는 상기 칩 영역의 표면을 부분적으로 노출시키고, 제1 선폭을 갖는 제1 하드 마스크 패턴을 형성하고, 상기 예정 영역 상에는 상기 예정 영역의 표면을 부분적으로 노출시키고, 상기 제1 선폭보다 큰 제2 선폭을 갖는 제2 하드 마스크 패턴을 형성한다. 이어서, 상기 제1 하드 마스크 패턴에 의해 노출된 반도체 기판과 상기 제2 하드 마스크 패턴에 의해 노출된 반도체 기판을 식각한다. 이에 따라, 상기 칩 영역에는 제1 종횡비를 갖는 제1 트랜치가 형성되고, 상기 예정 영역에는 상기 제1 종횡비보다 작은 제2 종횡비를 갖는 제2 트랜치가 형성된다. 계속해서, 상기 제1 하드 마스크 패턴 사이의 공간 및 상기 제1 트랜치에 절연 물질이 필링된 제1 구조물을 형성하고, 상기 제2 하드 마스크 패턴 사이의 공간 및 상기 제2 트랜치에 상기 제1 구조물보다 낮은 높이를 갖는 상기 절연 물질이 필링된 제2 구조물을 형성한다. 이때, 상기 제2 트랜치가 상기 제2 종횡비를 갖기 때문에 상기 제1 구조물의 높이와 상기 제2 구조물의 높이가 다르다. 그리고, 상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴을 제거한다. 그 결과, 상기 칩 영역에는 제1 구조물 패턴이 형성되고, 상기 예정 영역에는 상기 제2 트랜치의 입구 부위가 단차지게 상기 절연 물질이 필링된 제2 구조물 패턴이 형성된다. 계속해서, 상기 제1 하드 마스크 패턴의 제거에 의해 노출되는 상기 칩 영역과 상기 제2 하드 마스크 패턴의 제거에 의해 노출되는 상기 예정 영역에 터널 산화막과 폴리 실리콘막을 순차적으로 형성한 후, 상기 제1 구조물 패턴의 표면이 노출될 때까지 상기 폴리 실리콘막을 제거한다. 이에 따라, 상기 칩 영역에는 상기 폴리 실리콘막의 노드가 분리되고, 상기 예정 영역에는 상기 제2 트렌치의 상기 단차진 입구 부위까지 상기 폴리 실리콘막이 필링되게 형성된다. 그리고, 상기 노출된 제1 구조물 패턴의 일부를 제거하여 상기 칩 영역에 터널 산화막 패턴과 폴리 실리콘막 패턴을 형성하면서 상기 제1 트랜치 내에 상기 절연 물질이 필링된 소자 분리막을 형성한다. 이어서, 상기 칩 영역 중에서 주변 회로 영역에 형성된 폴리 실리콘막 패턴을 제거하면서 동시에 상기 예정 영역의 상기 제2 트랜치에 필링된 폴리 실리콘막을 제거한다. 그 결과, 상기 예정 영역에는 제2 트랜치의 입구 분위가 단차진 형태의 정렬 마크가 형성된다.
이와 같이, 본 발명에서는 상기 트랜치 소자 분리막을 가짐에도 불구하고 단차진 형태를 갖는 정렬 마크를 별도의 공정 수행없이 형성할 수 있다. 즉, 상기 칩 영역에 형성된 구조물의 폴리 실리콘을 제거할 때 상기 예정 영역의 트랜치에 필링된 폴리 실리콘을 함께 제거함으로서 상기 예정 영역에 단차진 형태를 갖는 정렬 마크를 형성하는 것이다.
따라서, 본 발명에 의하면 단순한 공정을 수행함에도 불구하고 디팩 소스의 발생없이 단차진 형태의 정렬 마크를 용이하게 형성할 수 있다.
이하, 본 발명의 바람직한 실시예들을 도면을 참조하여 상세히 설명한다.
실시예 1
도 2a 내지 도 2d는 본 발명의 실시예 1에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판(20)을 마련한다. 구체적으로, 상기 칩 영역(Ⅱ)은 상기 반도체 기판(20)을 기준할 때, 도 3에 도시된 바와 같이, 게이트 구조물, 금속 배선 등이 형성되는 영역이고, 상기 예정 영역(Ⅲ)은 상기 반도체 기판(20)을 단위 칩으로 분리할 때 절단하는 영역으로서 스크라이브 라인에 해당한다. 특히, 상기 칩 영역(Ⅱ)은 상기 게이트 구조물 등과 같은 회로 소자(integrated circuit device)가 형성되는 셀 영역과 상기 금속 배선 등이 형성되는 주변 회로 영역을 포함한다.
그리고, 상기 반도체 기판(20)에 트랜치(22a, 22b)를 형성한다. 상기 트랜치(22a, 22b)는 상기 칩 영역과 상기 예정 영역에 동시에 형성된다. 특히, 상기 예정 영역에 형성되는 트랜치(22b)는 상기 칩 영역에 형성되는 트랜치(22a) 보다 작은 종횡비를 갖는다. 그 이유는 상기 예정 영역에는 상기 칩 영역과 달리 미세 구조를 갖는 패턴을 형성할 필요가 없기 때문이다.
도 2b를 참조하면, 상기 칩 영역의 반도체 기판(20) 상에 산화물(24a)과 폴리 실리콘(25a)을 포함하는 제1 구조물(26a)을 형성하고, 동시에 상기 예정 영역의 반도체 기판(20) 상에 상기 제1 구조물과 동일한 산화물(24b)과 폴리 실리콘(25b)을 포함하는 제2 구조물(26b)을 형성한다. 그 결과, 상기 칩 영역의 트랜치(22a)에는 상기 제1 구조물(26a)의 상기 산화물(24a)이 필링되고, 상기 산화물(24a)이 필링된 상부에는 상기 제1 구조물(26a)의 폴리 실리콘(25a)이 적층된다. 특히, 상기 칩 영역의 트랜치(22a)에 필링된 상기 제1 구조물(26a)의 상기 산화물(24a)은 소자 분리막에 해당한다. 아울러, 상기 예정 영역의 트랜치(22b)에는 상기 제2 구조물(26b)의 상기 산화물(24b)이 일부 필링되고, 상기 산화물(24b)이 필링된 상부에는 상기 제2 구조물(26b)의 상기 폴리 실리콘(25b)이 적층된다. 여기서, 상기 제1 구조물(26a)의 프로파일과 상기 제2 구조물(26b)의 프로파일이 다른 것은 상기 예정 영역의 트랜치(22b)가 갖는 종횡비가 상기 칩 영역의 트랜치(22a)가 갖는 종횡비 보다 작기 때문이다.
본 실시예에서는 상기 제1 구조물(26a)과 상기 제2 구조물(26b)로서 상기 산화물(24a, 24b)과 상기 폴리 실리콘(25a, 25b)을 포함하는 것으로 한정하지만, 다른 실시예로서 상기 산화물(24a, 24b)과 상기 폴리 실리콘(25a, 25b) 이외에도 상기 제1 구조물(26a)과 상기 제2 구조물(26b)은 다양한 종류의 물질이 더 포함할 수도 있다.
도 2c를 참조하면, 상기 제1 구조물(26a)의 표면과 상기 제2 구조물(26b)의 표면을 평탄화시킨다. 상기 평탄화는 주로 화학기계적 연마에 의해 달성된다. 그 결과, 상기 칩 영역에는 상기 제1 구조물(26a)의 상기 폴리 실리콘(25a)의 일부가 제거되어 평탄한 표면을 갖는 제1 구조물(28a)이 형성되고, 상기 예정 영역에는 상 기 제2 구조물(26b)의 상기 폴리 실리콘(25b)이 상기 트랜치(22b)의 입구 부위까지 제거되어 상기 트랜치(22b)에 필링된 형태를 갖는 제2 구조물(28b)이 형성된다.
도 2d를 참조하면, 상기 칩 영역의 평탄한 제1 구조물(28a)의 상기 폴리 실리콘(25a)을 패터닝한다. 그 결과, 상기 칩 영역의 트랜치(22a)에는 소자 분리막(30)이 형성되고, 상기 칩 영역의 반도체 기판(20) 상에는 폴리 실리콘 패턴(32)이 형성된다. 아울러, 상기 패터닝에 의해 상기 필링된 형태를 갖는 제2 구조물(28b)의 폴리 실리콘(25b)이 제거된다. 그 결과, 상기 예정 영역에는 상기 트랜치(22b)의 입구 부위가 단차진 형태를 갖는 정렬 마크(34)가 형성된다.
이와 같이, 본 실시예에서는 상기 정렬 마크(34)를 별도의 공정을 수행하지 않아도 형성할 수 있다. 즉, 상기 칩 영역에서 수행되는 패터닝을 수행할 때 상기 정렬 마크(34)를 동시에 형성하는 것이다. 따라서, 본 실시예에 의하면 상기 정렬 마크(34)를 용이하게 형성할 수 있고, 또한 별도의 공정을 수행하여 형성할 때 빈번하게 발생하는 디팩 소스가 충분하게 줄일 수 있다.
그리고, 상기 칩 영역에 잔류하는 산화물을 제거할 때 상기 예정 영역의 트랜치(22b)에 필링된 산화물(24b)을 함께 제거한다. 그 결과, 상기 정렬 마크(34)가 갖는 단차를 더욱 크게 확보할 수 있다.
아울러, 상기 정렬 마크(34)가 갖는 단차는 후속 공정을 수행하여도 프로파일이 계승되기 때문에 상기 후속 공정의 정렬에 계속적으로 사용할 수 있다.
실시예 2
도 4a 내지 도 4g는 본 발명의 실시예 2에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 칩 영역과 예정 영역을 갖는 반도체 기판(40) 상에 하드 마스크막(42)을 형성한다. 본 실시예에서 상기 칩 영역과 예정 영역은 실시예 1에서 설명한 것과 동일하다. 그리고, 상기 하드 마스크막(42)은 패드 산화막(42a)과 패드 질화막(42b)을 포함한다. 상기 패드 산화막(42a)은 화학기상증착에 의해 약 50 내지 100Å의 두께를 갖도록 형성한다. 상기 패드 질화막(42b)은 화학기상증착에 의해 약 300 내지 500Å의 두께를 갖도록 형성한다.
도 4b를 참조하면, 상기 하드 마스크막(42)을 패터닝한다. 상기 패터닝은 주로 사진 식각 공정을 수행한다. 상기 패터닝을 수행한 결과, 상기 칩 영역의 상기 반도체 기판(40)을 노출시키는 제1 하드 마스크 패턴(44a)과 상기 예정 영역의 상기 반도체 기판(40)을 노출시키는 제2 하드 마스크 패턴(44b)이 형성된다. 특히, 상기 제2 하드 마스크 패턴(44b)의 선폭(ℓ1)은 상기 제1 하드 마스크 패턴(44a)의 선폭(ℓ2)에 비해 넓다. 그 이유는 상기 예정 영역에는 상기 칩 영역과는 달리 미세 패턴을 갖는 구조물을 형성하지 않기 때문이다.
그리고, 상기 제1 하드 마스크 패턴(44a)에 의해 노출된 상기 칩 영역의 반도체 기판(40)과 상기 제2 하드 마스크 패턴(44b)에 의해 노출된 상기 예정 영역의 반도체 기판(40)을 식각한다. 그 결과, 상기 칩 영역에는 제1 종횡비를 갖는 제1 트랜치(46a)가 형성되고, 상기 예정 영역에는 제2 종횡비를 갖는 제2 트랜치(46b) 가 형성된다. 특히, 상기 제2 종횡비는 상기 제1 종횡비에 비해 작다.
이어서, 상기 제1 트랜치(46a)와 상기 제2 트랜치(46b)의 형성에 의해 상기 반도체 기판(40)에 가해진 손상을 보상하기 위한 열처리를 더 수행하기도 한다. 아울러, 본 실시예에서와 같이, 상기 반도체 기판(40)에 가해진 손상을 보상하기 위하여 상기 제1 하드 마스크 패턴(44a)의 표면과 상기 제1 트랜치(46a)의 측벽과 저면 및 상기 제2 하드 마스크 패턴(44b)의 표면과 상기 제2 트랜치(46b)의 측벽과 저면에 버퍼 산화막(48)을 연속적으로 형성한다. 상기 버퍼 산화막(48)은 주로 화학기상증착에 의해 약 5 내지 100Å의 두께를 갖도록 형성한다.
도 4c 및 도 4d를 참조하면, 상기 제1 트랜치(46a)와 상기 제2 트랜치(46b)를 갖는 결과물 상에 산화막(50)을 형성한다. 상기 산화막(50)은 주로 고밀도 플라즈마 화학기상증착을 수행하여 형성한다. 그 이유는 상기 고밀도 플라즈마 화학기상증착을 수행하여 형성하는 상기 산화막(50)의 경우 필링 특성이 우수하기 때문이다. 이와 같이, 상기 산화막(50)을 형성한 결과, 상기 제1 트랜치(46a)에는 상기 산화막(50)이 충분하게 필링되고, 상기 제2 트랜치(46b)에는 상기 제2 트랜치(46b)의 프로파일과 유사하게 상기 산화막(50)이 필링된다. 이에 따라, 상기 칩 영역에 형성되는 상기 산화막(50)의 높이에 비해 상기 예정 영역에 형성되는 상기 산화막(50)의 높이가 낮다. 이는, 실시예 1에서 설명한 바와 같이 상기 제2 트랜치(46b)의 제2 종횡비가 상기 제1 트랜치(46a)의 제1 종횡비에 비해 작기 때문이다.
이어서, 상기 산화막(50)의 표면을 평탄화시킨다. 구체적으로, 화학기계적 연마를 수행하여 상기 제1 하드 마스크 패턴(44a)과 상기 제2 하드 마스크 패턴 (44b)의 표면이 노출될 때까지 상기 산화막(50)을 제거하는 것이다.
그리고, 상기 산화막(50)의 제거에 의해 노출된 상기 제1 하드 마스크 패턴(44a)과 상기 제2 하드 마스크 패턴(44b)을 제거한다. 이때, 상기 제거는 주로 인산 스트립을 수행한다.
계속해서, 상기 제1 트랜치(46a)에만 상기 산화막(50)이 필링되도록 상기 산화막(50)을 제거한다. 이때, 상기 산화막(50)의 제거는 주로 화학기계적 연마에 의해 달성되고, 경우에 따라서는 전면 식각 등에 의해 달성될 수도 있다. 이와 같이, 상기 산화막(50)의 제거를 수행한 결과, 도 4d에 도시된 바와 같이, 상기 칩 영역의 제1 트랜치(46a)에는 소자 분리막(52)이 형성되고, 상기 예정 영역의 제2 트랜치(46b)에는 상기 제2 트랜치(46b)의 입구 부위가 단치지게 산화물이 필링된 산화 구조물(54)이 형성된다. 아울러, 상기 제1 트랜치(46a)의 측벽과 저면 그리고, 상기 산화 구조물(54)이 형성되어 있는 부위의 상기 제2 트랜치(46b)의 측벽과 저면에 버퍼 산화막(48a)이 잔류한다.
도 4e를 참조하면, 상기 소자 분리막(52)과 상기 산화 구조물(54)을 갖는 결과물 상에 터널 산화막(56)과 폴리 실리콘막(58)을 순차적으로 적층한다. 상기 터널 산화막(56)은 열산화 또는 화학기상증착을 수행하여 약 5 내지 100Å의 두께를 갖도록 형성하고, 상기 폴리 실리콘막(58)은 열분해 또는 화학기상증착을 수행하여 약 200 내지 500Å의 두께를 갖도록 형성한다. 특히, 상기 예정 영역에서는 상기 터널 산화막(56)과 폴리 실리콘막(58)이 상기 단차진 프로파일을 계승하는 형태로 형성된다.
이어서, 상기 폴리 실리콘막(58)의 표면을 평탄화시킨다. 상기 평탄화는 주로 화학기계적 연마를 수행한다. 상기 평탄화 결과, 상기 칩 영역에는 상기 폴리 실리콘막(58)이 평탄하게 형성되고, 상기 예정 영역에는 상기 폴리 실리콘막(58)이 상기 제2 트랜치(46b)의 입구 부위까지 필링된 형태로 형성된다. 그 이유는 상기 예정 영역에서 단차진 프로파일을 계승하는 형태로 형성된 상기 폴리 실리콘막(58)을 평탄화하기 때문이다.
도 4f를 참조하면, 상기 칩 영역에 형성된 상기 폴리 실리콘막(58)을 패터닝한다. 상기 패터닝은 주로 사진 식각 공정을 수행한다. 그 결과, 상기 칩 영역에는 폴리 실리콘막 패턴(58a)이 형성되고, 상기 예정 영역에는 상기 폴리 실리콘막(58)이 제거됨으로서 상기 제2 트랜치(46b)의 입구 부위가 단차진 형태를 갖는 정렬 마크(60)가 형성된다.
도 4g를 참조하면, 상기 폴리 실리콘막 패턴(58a)에 의해 노출된 상기 터널 산화막(56)을 제거한다. 그 결과, 상기 칩 영역에는 터널 산화막 패턴(56a)이 형성되고, 상기 예정 영역에는 상기 정렬 마크(60)의 단차가 더욱 크게 확보된다.
이어서, 상기 폴리 실리콘막 패턴(58a)과 상기 터널 산화막 패턴(56a)의 높이를 높이기 위하여 상기 소자 분리막(52)과 상기 버퍼 산화막(48a)을 일부 제거하기도 한다. 따라서, 상기 예정 영역의 상기 산화 구조물(54)과 상기 버퍼 산화막(48)이 일부 제거된다. 그 결과, 상기 정렬 마크(60)의 단차는 보다 더욱 크게 확보할 수 있다.
그리고, 상기 폴리 실리콘막 패턴(58a) 상에 유전막과 폴리 실리콘막을 더 형성함으로서 반도체 장치의 하나인 플래시 메모리 장치의 게이트 구조물을 형성한다. 여기서, 하부에 형성되는 상기 폴리 실리콘막 패턴(58a)은 플로팅 게이트에 해당하고, 상부에 형성되는 폴리 실리콘막은 콘트롤 게이트에 해당한다.
이와 같이, 본 실시예에서는 상기 정렬 마크(60)를 별도의 공정을 수행하지 않아도 형성할 수 있다. 즉, 상기 칩 영역에서 수행되는 패터닝을 수행할 때 상기 정렬 마크(60)를 동시에 형성하는 것이다. 특히, 본 실시예에서는 상기 플래시 메모리 장치의 제조에 상기 정렬 마크(60)를 형성하는 방법을 적용하고 있다.
따라서, 본 실시예에 의하면 상기 정렬 마크(60)를 용이하게 형성할 수 있고, 또한 별도의 공정을 수행하여 형성할 때 빈번하게 발생하는 디팩 소스가 충분하게 줄일 수 있다. 아울러, 상기 정렬 마크(60)가 갖는 단차는 후속 공정을 수행하여도 프로파일이 계승되기 때문에 상기 후속 공정의 정렬에 계속적으로 사용할 수 있다.
실시예 3
도 5a 내지 도 5e는 본 발명의 실시예 3에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 4a 내지 도 4c에서 설명한 방법과 동일한 방법으로 공정을 수행하여 제1 트랜치(82a)와 제2 트랜치(82b)를 갖는 결과물 상에 산화막을 형성한다. 여기서, 상기 반도체 기판(80)은 실시예 1에서 설명한 것과 동일한 칩 영역과 예정 영역으로 구분할 수 있다.
이와 같이, 상기 산화막을 형성한 후, 제1 하드 마스크 패턴(86a)과 제2 하드 마스크 패턴(86b)이 노출될 때까지 상기 산화막을 제거한다. 상기 제1 하드 마스크 패턴(86a)과 상기 제2 하드 마스크 패턴(86b) 각각은 패드 산화막 패턴(84a, 84b)과 패드 질화막 패턴(85a, 85b)을 포함한다. 그리고, 상기 산화막의 제거는 화학기계적 연마를 수행하는 것이 바람직하고, 경우에 따라서는 전면 식각을 수행하기도 한다. 따라서, 상기 칩 영역에는 제1 구조물(90)이 형성되고, 상기 예정 영역에는 제2 구조물(92)이 형성된다. 특히, 상기 제2 구조물(92)은 상기 제2 트랜치(82b)에 필링되는 형태가 아니라 상기 제2 트랜치(82b)의 프로파일과 유사한 형태로 적층된다. 따라서, 상기 제1 구조물의 높이에 비해 상기 제2 구조물의 높이가 낮은 형태로 형성된다. 그 이유는 실시예 1에서 설명한 바와 같이 상기 제2 트랜치(82b)의 제2 종횡비가 상기 제1 트랜치(82a)의 제1 종횡비보다 작기 때문이다. 그리고, 미설명 부호 88은 버퍼 산화막을 나타낸다.
도 5b를 참조하면, 상기 제1 하드 마스크 패턴(86a)과 상기 제2 하드 마스크 패턴(86b)을 제거한다. 이와 같이, 상기 제거에 의해 상기 칩 영역에는 제1 구조물 패턴(90a)이 형성되고, 상기 예정 영역에는 제2 구조물 패턴(92b)이 형성된다. 특히, 상기 제2 구조물(92)의 높이가 상기 제1 구조물(90)의 높이보다 낮기 때문에 상기 제2 구조물 패턴(92b)은 상기 제2 트랜치(82b)의 입구 부위에서 단차진 형태를 갖는다. 즉, 상기 제2 구조물 패턴(92b)은 상기 제2 트랜치(82b)에 완전히 필링되는 것이 아니라 상기 제2 트랜치(82b)의 일부에 필링되는 것이다. 그리고, 미설명 부호 88a는 상기 제거에 의해 잔류하는 버퍼 산화막을 나타낸다.
도 5c를 참조하면, 상기 제1 하드 마스크 패턴(86a)과 상기 제2 하드 마스크 패턴(86b)을 제거함에 의해 노출되는 반도체 기판(80) 상에 터널 산화막과 폴리 실리콘막을 순차적으로 적층한다. 특히, 상기 예정 영역에서는 상기 터널 산화막과 상기 폴리 실리콘막이 상기 제2 구조물 패턴(92b)의 프로파일과 유사한 형태로 적층된다.
이어서, 상기 제1 구조물 패턴(90a)이 노출될 때까지 상기 폴리 실리콘막을 제거한다. 상기 제거는 주로 화학기계적 연마를 수행한다. 그 결과, 상기 칩 영역에는 상기 폴리 실리콘막이 노드가 분리된 형태를 갖는 폴리 실리콘막 패턴(96)이 형성된다. 그리고, 상기 터널 산화막은 터널 산화막 패턴(94)으로 형성된다. 즉, 상기 제1 구조물 패턴(90a)들 사이에 상기 폴리 실리콘막 패턴(96)이 필링된 형태를 갖는 것이다. 아울러, 상기 예정 영역에는 상기 폴리 실리콘막 패턴(96)이 상기 제2 트랜치(82b)를 필링시키는 형태로 형성된다. 즉, 상기 예정 영역에는 상기 폴리 실리콘막 패턴(96)이 상기 제2 구조물 패턴(92b)에 의해 상기 단차진 입구 부위까지 필링시키는 것이다.
도 5d를 참조하면, 상기 제1 구조물 패턴(90a)의 일부를 제거한다. 이때, 상기 예정 영역에 잔류하는 터널 산화막 패턴(94)이 함께 제거된다. 그 결과, 상기 칩 영역에는 상기 제1 트랜치(82a)에 제1 구조물 패턴(90a)의 나머지 부분이 필링된 소자 분리막(98)이 형성된다.
그리고, 상기 칩 영역 중에서 주변 회로 영역에 형성된 폴리 실리콘막 패턴(96c)을 제거한다. 그 이유는 상기 주변 회로 영역에서는 셀 영역에 비해 다소 낮 은 높이를 갖는 폴리 실리콘막 패턴(96c)을 갖기 때문이다. 이와 같이, 상기 폴리 실리콘막 패턴(96c)을 제거할 때 상기 예정 영역의 상기 제2 트랜치(82b)에 필링된 폴리 실리콘막 패턴(96)도 함께 제거된다. 따라서, 상기 예정 영역에는 상기 제2 트랜치(82b)의 입구 부위가 단차진 형태를 갖는 정렬 마크(100)가 형성된다.
도 5e를 참조하면, 상기 칩 영역 상에 잔류하는 버퍼 산화막(88a), 상기 소자 분리막(98)을 형성할 때 잔류하는 물질 등을 제거한다. 이와 동시에 상기 예정 영역에 잔류하는 터널 산화막 패턴(94)이 함께 제거된다. 따라서, 상기 정렬 마크(100)는 더욱 큰 단차를 갖게 된다.
계속해서, 상기 폴리 실리콘막 패턴(96, 96c) 상에 유전막과 폴리 실리콘막을 적층하고, 패터닝을 수행한다. 이에 따라, 상기 반도체 기판 상에는 플래시 메모리 장치의 게이트 구조물이 형성된다. 여기서, 하부에 형성되는 상기 폴리 실리콘막 패턴(96)은 플로팅 게이트에 해당하고, 상부에 형성되는 폴리 실리콘막은 콘트롤 게이트에 해당한다.
이와 같이, 본 실시예에서는 상기 정렬 마크(100)를 별도의 공정을 수행하지 않아도 형성할 수 있다. 즉, 상기 칩 영역에서 수행되는 패터닝을 수행할 때 상기 정렬 마크(100)를 동시에 형성하는 것이다. 특히, 본 실시예에서는 자기 정렬 방법에 의한 상기 플래시 메모리 장치의 형성에 상기 정렬 마크(100)를 형성하는 방법을 적용하고 있다.
따라서, 본 실시예에 의하면 상기 정렬 마크(100)를 용이하게 형성할 수 있고, 또한 별도의 공정을 수행하여 형성할 때 빈번하게 발생하는 디팩 소스가 충분 하게 줄일 수 있다. 아울러, 상기 정렬 마크(100)가 갖는 단차는 후속 공정을 수행하여도 프로파일이 계승되기 때문에 상기 후속 공정의 정렬에 계속적으로 사용할 수 있다.
본 발명에 의하면, 별도의 공정을 수행하지 않고도 단차진 형태를 갖는 정렬 마크를 용이하게 형성할 수 있다. 따라서, 본 발명은 반도체 장치의 제조에 따른 생산성의 향상을 기대할 수 있다. 또한, 상기 단차진 형태를 갖는 정렬 마크에 디팩 소스가 없기 때문에 상기 디팩 소스로 인한 불량을 충분하게 감소시킬 수 있다. 따라서, 본 발명은 반도체 장치의 제조에 따른 신뢰성의 향상을 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (24)

  1. 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련하는 단계;
    상기 예정 영역의 상기 반도체 기판에 트랜치를 형성하는 단계;
    상기 칩 영역의 상기 반도체 기판 상에 형성되는 산화물과 폴리 실리콘을 포함하는 제1 구조물에 의해 상기 예정 영역의 상기 트랜치에 상기 산화물과 폴리 실리콘이 필링되는 제2 구조물을 형성하는 단계; 및
    상기 제1 구조물의 상기 폴리 실리콘을 패터닝할 때 상기 트랜치에 필링된 상기 제2 구조물의 폴리 실리콘을 동시에 제거하여 상기 예정 영역에 상기 트랜치의 입구 부위가 단차진 형태를 갖는 상기 정렬 마크를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 예정 영역은 상기 칩 영역과 칩 영역 사이에 위치하는 스크라이브 라인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서, 상기 예정 영역의 트랜치는 상기 칩 영역에 트랜치를 형성할 때 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서, 상기 트랜치에 필링된 상기 제2 구조물을 상기 트랜치의 입구 부위까지 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4 항에 있어서, 상기 제2 구조물의 제거는 상기 칩 영역 상에 형성된 제1 구조물을 제거할 때 동시에 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4 항에 있어서, 상기 제2 구조물의 제거는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서, 상기 제1 구조물의 상기 산화물을 제거할 때 상기 트랜치에 필링된 상기 산화물을 동시에 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 칩 영역과 정렬 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련하는 단계;
    상기 칩 영역의 반도체 기판에는 제1 종횡비를 갖는 제1 트랜치를 형성하고, 상기 예정 영역의 반도체 기판에는 상기 제1 종횡비보다 작은 제2 종횡비를 갖는 제2 트랜치를 형성하는 단계;
    상기 제2 트랜치가 상기 제2 종횡비를 갖기 때문에 상기 예정 영역에 형성되 는 산화막은 상기 칩 영역에 형성되는 산화막보다 낮은 높이를 가지면서 상기 제1 트랜치와 상기 제2 트랜치에 산화물이 필링되도록 상기 제1 트랜치와 상기 제2 트랜치를 갖는 상기 반도체 기판 상에 상기 산화막을 형성하는 단계;
    상기 제1 트랜치의 입구 부위가 노출될 때까지 상기 산화막을 제거하여 상기 제1 트랜치에는 상기 제1 트랜치의 입구 부위까지 상기 산화물이 필링된 소자 분리막을 형성하고, 상기 제2 트랜치에는 상기 제2 트랜치의 입구 부위가 단차지게 상기 산화물이 필링된 산화 구조물을 형성하는 단계;
    상기 소자 분리막과 상기 산화 구조물을 갖는 결과물 상에 터널 산화막과 폴리 실리콘막을 순차적으로 형성하면서 상기 제2 트랜치에는 상기 터널 산화막과 상기 폴리 실리콘막이 상기 제2 트랜치의 입구 부위까지 필링되게 형성하는 단계; 및
    상기 폴리 실리콘막을 패터닝하여 상기 칩 영역 상에는 폴리 실리콘막 패턴을 형성하고 동시에 상기 예정 영역에는 상기 제2 트랜치의 입구 부위가 단차진 형태의 정렬 마크를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서, 상기 예정 영역은 상기 칩 영역과 칩 영역 사이에 위치하는 스크라이브 라인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8 항에 있어서, 상기 제1 트랜치와 상기 제2 트랜치를 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막과 패드 질화막을 포함하는 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 패터닝하여 상기 칩 영역의 반도체 기판을 노출시키는 제1 하드 마스크 패턴과 상기 예정 영역의 반도체 기판을 노출시키는 제2 하드 마스크 패턴을 형성하는 단계; 및
    상기 노출된 칩 영역의 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제8 항에 있어서, 상기 산화막을 형성하는 단계는 고밀도 플라즈마 화학기상증착을 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제8 항에 있어서, 상기 산화막을 제거하는 단계는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8 항에 있어서, 상기 제1 하드 마스크 패턴의 표면, 상기 제1 트랜치의 측벽과 저면, 상기 제2 하드 마스크 패턴의 표면, 상기 제2 트랜치의 측벽과 저면 상에 버퍼 산화막을 연속적으로 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제8 항에 있어서, 상기 터널 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계 이후에 상기 폴리 실리콘막의 표면을 화학기계적 연마에 의해 평탄화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제8 항에 있어서, 상기 정렬 마크를 형성하는 단계 이후에 상기 제2 트랜치에 필링된 폴리 실리콘막의 제거에 의해 노출된 상기 터널 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 터널 산화막의 제거는 상기 칩 영역에 형성된 터널 산화막을 패터닝하여 터널 산화막 패턴으로 형성할 때 동시에 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 셀 영역과 주변 회로 영역을 포함하는 칩 영역과 정렬을 위한 마크가 형성될 예정 영역을 갖는 반도체 기판을 마련하는 단계;
    상기 칩 영역 상에는 상기 칩 영역의 표면을 부분적으로 노출시키고, 제1 선폭을 갖는 제1 하드 마스크 패턴을 형성하고, 상기 예정 영역 상에는 상기 예정 영역의 표면을 부분적으로 노출시키고, 상기 제1 선폭보다 큰 제2 선폭을 갖는 제2 하드 마스크 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴에 의해 노출된 반도체 기판과 상기 제2 하드 마스크 패턴에 의해 노출된 반도체 기판을 식각하여 상기 칩 영역에는 제1 종횡비를 갖는 제1 트랜치를 형성하고, 상기 예정 영역에는 상기 제1 종횡비보다 작은 제2 종횡비를 갖는 제2 트랜치를 형성하는 단계;
    상기 제1 하드 마스크 패턴 사이의 공간 및 상기 제1 트랜치에 절연 물질이 필링된 제1 구조물을 형성하고, 상기 제2 트랜치가 상기 제2 종횡비를 갖기 때문에 상기 제2 하드 마스크 패턴 사이의 공간 및 상기 제2 트랜치에 상기 제1 구조물보다 낮은 높이를 갖는 상기 절연 물질이 필링된 제2 구조물을 형성하는 단계;
    상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴을 제거하여 상기 칩 영역에는 제1 구조물 패턴을 형성하고, 상기 예정 영역에는 상기 제2 트랜치의 입구 부위가 단차지게 상기 절연 물질이 필링된 제2 구조물 패턴을 형성하는 단계;
    상기 제1 하드 마스크 패턴의 제거에 의해 노출되는 상기 칩 영역과 상기 제2 하드 마스크 패턴의 제거에 의해 노출되는 상기 예정 영역에 터널 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계;
    상기 제1 구조물 패턴의 표면이 노출될 때까지 상기 폴리 실리콘막을 제거하여 상기 칩 영역에는 상기 폴리 실리콘막의 노드를 분리시키고, 상기 예정 영역에는 상기 제2 트렌치의 상기 단차진 입구 부위까지 상기 폴리 실리콘막이 필링되게 형성하는 단계;
    상기 노출된 제1 구조물 패턴의 일부를 제거하여 상기 칩 영역에 터널 산화막 패턴과 폴리 실리콘막 패턴을 형성하면서 상기 제1 트랜치 내에 상기 절연 물질이 필링된 소자 분리막을 형성하는 단계; 및
    상기 칩 영역 중에서 주변 회로 영역에 형성된 폴리 실리콘막 패턴을 제거하면서 동시에 상기 예정 영역의 상기 제2 트랜치에 필링된 폴리 실리콘막을 제거하여 상기 제2 트랜치의 입구 분위가 단차진 형태의 정렬 마크를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 예정 영역은 상기 칩 영역과 칩 영역 사이에 위치하는 스크라이브 라인인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17 항에 있어서, 상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막과 패드 질화막을 포함하는 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제17 항에 있어서, 상기 제1 구조물과 상기 제2 구조물을 형성하는 단계는,
    상기 제1 하드 마스크 패턴과 상기 제2 하드 마스크 패턴을 갖는 결과물 상에 절연 물질로서 고밀도 플라즈마 화학기상증착을 수행하여 획득하는 산화물을 포함하는 박막을 형성하는 단계;
    상기 제1 하드 마스크 패턴의 표면과 상기 제2 하드 마스크 패턴의 표면이 노출될 때까지 상기 박막을 화학기계적 연마를 수행하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제17 항에 있어서, 상기 제1 구조물 패턴의 표면이 노출될 때까지 상기 폴리 실리콘막을 제거하는 단계는 화학기계적 연마를 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제17 항에 있어서, 상기 제1 하드 마스크 패턴의 표면과 상기 제1 트랜치의 측벽과 저면 그리고 상기 제2 하드 마스크 패턴의 표면과 상기 제2 트랜치의 측벽과 저면 상에 버퍼 산화막을 연속적으로 형성하는 단계; 및
    상기 칩 영역 상에 잔류하는 버퍼 산화막을 제거하면서 동시에 상기 예정 영역에 노출된 상기 터널 산화막 또는 상기 제2 구조물 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제17 항에 있어서, 상기 정렬 마크를 형성하는 단계 이후에 상기 제2 트렌치에 필링된 상기 폴리 실리콘막에 의해 노출된 상기 터널 산화막 또는 상기 제2 구조물 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23 항에 있어서, 상기 터널 산화막 또는 상기 제2 구조물 패턴의 제거는 상기 소자 분리막의 일부를 제거할 때 동시에 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485543B2 (en) * 2005-12-30 2009-02-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with overlay vernier
US7435642B2 (en) * 2006-11-14 2008-10-14 Powerchip Semiconductor Corp. Method of evaluating the uniformity of the thickness of the polysilicon gate layer
JP5446068B2 (ja) * 2007-03-30 2014-03-19 富士通セミコンダクター株式会社 半導体装置の製造方法
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KR20210051401A (ko) 2019-10-30 2021-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN115020307A (zh) * 2022-05-30 2022-09-06 上海积塔半导体有限公司 半导体结构制备方法
CN115295570B (zh) * 2022-09-26 2022-12-30 合肥晶合集成电路股份有限公司 Cmos图像传感器的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5010679A (en) * 1990-01-05 1991-04-30 Tischer Michael M Fishing lure and fish hook
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
DE10000759C1 (de) * 2000-01-11 2001-05-23 Infineon Technologies Ag Verfahren zur Erzeugung von Justiermarken
JP2002134701A (ja) * 2000-10-25 2002-05-10 Nec Corp 半導体装置の製造方法

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