KR20060077760A - Method for manufacturing transistor in semiconductor device - Google Patents

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KR20060077760A KR1020040117293A KR20040117293A KR20060077760A KR 20060077760 A KR20060077760 A KR 20060077760A KR 1020040117293 A KR1020040117293 A KR 1020040117293A KR 20040117293 A KR20040117293 A KR 20040117293A KR 20060077760 A KR20060077760 A KR 20060077760A
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Abstract

본 발명은 (1) 반도체 기판의 상부에 게이트를 형성하는 단계와, (2) 상기 구조의 상부 전면에 버퍼 산화막을 증착하는 단계와, (3) 상기 버퍼 산화막의 상부에 반도체 기판의 비트라인 콘택 형성 영역 상의 버퍼 산화막을 선택적으로 노출시키는 이온주입 마스크 패턴을 형성하는 단계와, (4) 상기 노출된 버퍼 산화막을 버퍼로 고농도 이온주입을 수행하는 단계를 포함하여 구성되는 반도체 장치의 트랜지스터 제조방법에 관한 것이다.
The present invention provides a method of fabricating a semiconductor device, the method comprising: (1) forming a gate on top of a semiconductor substrate, (2) depositing a buffer oxide film on an entire top surface of the structure, and (3) bit line contacting a semiconductor substrate on top of the buffer oxide film. Forming an ion implantation mask pattern for selectively exposing the buffer oxide film on the formation region; and (4) performing a high concentration ion implantation into the buffer with the exposed buffer oxide film. It is about.

버퍼 산화막, 할로우 이온주입Buffer Oxide, Hollow Ion Implantation

Description

반도체 장치의 트랜지스터 제조방법{Method for Manufacturing Transistor in Semiconductor Device} Method for Manufacturing Transistor in Semiconductor Device             

도 1은 종래 반도체 장치의 트랜지스터 제조공정에서 펀치 쓰루를 방지하기 위한 이온주입과정을 나타낸 단면도이다.1 is a cross-sectional view illustrating an ion implantation process for preventing punch through in a transistor manufacturing process of a conventional semiconductor device.

도 2는 종래 펀치 쓰루 방지를 위한 이온주입방법에 따라 주입된 이온의 농도 프로파일을 도시한 것이다.Figure 2 shows the concentration profile of the implanted ions in accordance with the conventional ion implantation method for preventing punch through.

도 3a 내지 도 3c는 본 발명에 의한 일실시예에 따른 반도체장치의 트랜지스터 제조방법을 나타낸 단면도이다.3A to 3C are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.

도 4는 본 발명에 따라 펀치 쓰루 방지를 위해 주입된 이온의 농도 프로파일을 도시한 것이다.
Figure 4 shows the concentration profile of implanted ions for punch through prevention in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 반도체 기판 2 : 게이트1 semiconductor substrate 2 gate

3 : 버퍼 산화막 4 : 마스크 패턴3: buffer oxide film 4: mask pattern

본 발명은 반도체 장치의 트랜지스터 제조방법에 관한 것으로, 더욱 구체적으로는 비트라인 콘택 부분에 고농도의 이온을 주입하는 경우 그 이온이 스토리지 노드 콘택 측으로 확산되는 것을 방지함으로써, 데이터 유지시간(data retention time)을 보다 증가시켜 반도체 장치의 리프레쉬 특성을 개선할 수 있는 반도체 장치의 트랜지스터 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method of a semiconductor device. More specifically, when a high concentration of ions are implanted into a bit line contact portion, the ions are prevented from diffusing to the storage node contact side, thereby providing a data retention time. The present invention relates to a method for manufacturing a transistor of a semiconductor device which can further improve the refresh characteristics of the semiconductor device.

반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지며, 채널 길이도 작아지고 있는 것이다. 이와 아울러, 비트라인 콘택 등 반도체 장치의 특정영역에 접속되는 콘택의 접속면적도 줄어들게 되었으며, 이에 따라 콘택의 저항이 증가하게 되었다. As the integration of semiconductor devices proceeds, the area occupied by each part of the semiconductor devices decreases more and more. In other words, in order to reduce the effective area occupied by the semiconductor device, the gap between the source and drain in the device becomes smaller and the channel length becomes smaller. In addition, the connection area of a contact connected to a specific region of the semiconductor device such as a bit line contact is also reduced, thereby increasing the resistance of the contact.

특히, 반도체 장치의 집적도 심화로 인해 트랜지스터의 채널길이가 줄어듦에 따라 펀치 쓰루(punch through)가 발생하는 문제점이 있었다. 이에 따라, 이러한 문제점을 해결하기 위하여 반도체 기판에 대해 도핑되는 이온의 농도를 증가시켜 소스 및 드레인인과의 공핍층을 증가시켰다.In particular, there is a problem that punch through occurs as the channel length of the transistor decreases due to the increased integration of the semiconductor device. Accordingly, in order to solve this problem, the concentration of the doped ions on the semiconductor substrate is increased to increase the depletion layer with the source and drain phosphorus.

그러나, 이와 같은 기판의 이온주입농도의 증가는 전계를 증가시키게 되어 누설전류를 증가하게 만듦으로써, 반도체 메모리 장치의 데이터 유지시간(data retention time)이 짧아지게 하였고 이에 따라 반도체 장치의 리프레쉬 특성을 나빠지게 하는 문제점이 있다.However, such an increase in ion implantation concentration of the substrate increases the electric field and increases the leakage current, thereby shortening the data retention time of the semiconductor memory device and thus reducing the refresh characteristics of the semiconductor device. There is a problem that is missing.

그래서, 이와 같은 문제점을 방지하기 위하여 종래에는 비트라인과 접하는 반도체 기판 영역에만 선택적으로 도핑농도를 증가시켜 펀치 쓰루 현상이 발생하는 것을 방지함과 아울러, 스토리지 노드 측에는 상대적으로 도핑농도를 감소시켜 데이터 유지시간을 보다 길게 하는 방법이 제안되었다.Therefore, in order to prevent such a problem, conventionally, the doping concentration is selectively increased only in the semiconductor substrate region which is in contact with the bit line to prevent the punch-through phenomenon and the doping concentration is relatively reduced on the storage node side to maintain data. A method of making time longer is proposed.

이를 할로우(HALO) 이온주입이라하는데, 이와 같은 할로우 이온주입이 적용되는 종래 반도체 장치의 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.This is called hollow ion implantation, which will be described in detail with reference to the accompanying drawings of a transistor manufacturing method of a conventional semiconductor device to which the hollow ion implantation is applied.

도 1은 종래 트랜지스터 제조공정에서 할로우 이온주입을 수행하는 과정을 나타낸 공정단면도로서, 이에 도시한 바와 같이 반도체 기판(1)의 상부에 트랜지스터의 게이트(2)를 형성한 후, 포토레지스트를 도포하고 노광 및 현상하여 상기 게이트(2)의 사이에 위치하는 반도체 기판(1)영역을 노출시키는 마스크 패턴(4)을 형성한다. 그런 다음 노출된 반도체 기판(1)에 할로우 영역 형성을 위한 고농도의 이온을 주입한다. 이와 같은 방법은 게이트(2) 쌍의 사이 영역, 즉 이후 비트라인 콘택이 형성되는 영역의 반도체 기판의 농도를 높여 펀치 쓰루의 발생을 방지하기 위한 것이다.FIG. 1 is a cross-sectional view illustrating a process of performing hollow ion implantation in a conventional transistor manufacturing process. As shown in FIG. 1, after the gate 2 of the transistor is formed on the semiconductor substrate 1, a photoresist is applied. A mask pattern 4 is formed to expose and develop a semiconductor substrate 1 region located between the gate 2 by exposure and development. Then, a high concentration of ions are implanted into the exposed semiconductor substrate 1 to form a hollow region. This method is to prevent the occurrence of punch through by increasing the concentration of the semiconductor substrate in the region between the pair of gates 2, that is, the region where the bit line contact is subsequently formed.

그런데, 상기 고농도의 이온을 비트라인 콘택 부분에 주입한 후, 후속 열처리 공정 등을 수행하게 되면 상기 주입된 이온은 확산된다. 이때, 상기 게이트(2) 의 폭인 채널길이는 반도체 장치의 집적도가 심화되면서 더욱 짧아지고 있으므로, 상기 확산되는 이온은 수직방향 뿐만 아니라 수평 방향으로도 확산되어 게이트(2)의 다른 측면 하부의 반도체 기판(1) 영역인 스토리지 노드 콘택 부분에가지 확산된다.However, after implanting the high concentration of ions into the bit line contact portion, the implanted ions are diffused when a subsequent heat treatment process is performed. At this time, since the channel length, which is the width of the gate 2, becomes shorter as the degree of integration of the semiconductor device becomes deeper, the diffused ions are diffused not only in the vertical direction but also in the horizontal direction, thereby lowering the semiconductor substrate under the other side of the gate 2. (1) The area is spread to the storage node contact portion.

도 2는 상기와 같은 종래 이온주입공정 및 열처리 공정 수행 후 주입된 이온의 확산 프로파일을 도시한 것이다. 도 2에 도시된 바와 같이 비트라인 콘택 부분에 주입된 이온의 측면 확산에 의하여 스토리지 노드 콘택 영역도 비트라인 콘택 영역과 유사한 정도의 이온주입농도를 가지게 된다.Figure 2 shows the diffusion profile of the implanted ions after the conventional ion implantation process and heat treatment process as described above. As shown in FIG. 2, the storage node contact region also has an ion implantation concentration similar to that of the bitline contact region due to lateral diffusion of ions implanted into the bitline contact portion.

상기 스토리지 노드 콘택 영역에 확산된 이온은 스토리지 노드 콘택 부분의 전계를 증가시키며, 반도체 메모리 장치의 데이터 유지 시간을 감소시켜 리프레쉬 특성을 악화시키는 원인이 된다.
The ions diffused in the storage node contact region increase the electric field of the storage node contact portion, and reduce the data retention time of the semiconductor memory device, thereby causing a deterioration of the refresh characteristics.

따라서, 본 발밍여 이루고자 하는 기술적 과제는 비트라인 콘택 형성 영역의 반도체 기판에 고농도의 이온을 주입한 후 열처리 공정을 수행하더라도, 주입된 이온이 스토리 노드 영역 측으로 확산되는 것을 억제하여 데이터 유지시간을 증가시키고 반도체 장치의 리프레쉬 특성을 개선할 수 있는 반도체 장치의 트랜지스터 제조방법을 제공하는데 있다.
Therefore, the technical problem to be achieved by this balming is to increase the data retention time by suppressing the diffusion of the implanted ions to the story node region even when the heat treatment process is performed after implanting a high concentration of ions into the semiconductor substrate of the bit line contact forming region The present invention provides a method for manufacturing a transistor of a semiconductor device that can improve the refresh characteristics of the semiconductor device.

상기와 같은 목적을 달성하기 위한 본 발명은 (1) 반도체 기판의 상부에 게이트를 형성하는 단계와, (2) 상기 구조의 상부 전면에 버퍼 산화막을 증착하는 단계와, (3) 상기 버퍼 산화막의 상부에 반도체 기판의 비트라인 콘택 형성 영역 상의 버퍼 산화막을 선택적으로 노출시키는 이온주입 마스크 패턴을 형성하는 단계와, (4) 상기 노출된 버퍼 산화막을 버퍼로 고농도 이온주입을 수행하는 단계를 포함하여 구성되는 반도체 장치의 트랜지스터 제조방법을 제공한다.The present invention for achieving the above object is (1) forming a gate on the upper portion of the semiconductor substrate, (2) depositing a buffer oxide film on the entire upper surface of the structure, and (3) of the buffer oxide film Forming an ion implantation mask pattern selectively exposing the buffer oxide film on the bit line contact formation region of the semiconductor substrate, and (4) performing a high concentration ion implantation into the buffer with the exposed buffer oxide film A method of manufacturing a transistor of a semiconductor device is provided.

본 발명에서, 상기 단계 (1)의 결과물에 대하여 산화공정을 수행하는 단계를 더 포함하는 것이 바람직하다.In the present invention, it is preferable to further include the step of performing an oxidation process for the product of step (1).

본 발명에서, 상기 고농도 이온은 보론(boron) 이온인 것이 바람직하다.In the present invention, it is preferable that the high concentration ions are boron ions.

본 발명에서, 상기 고농도 이온 주입 결과, 비트라인 콘택 형성 영역의 반도체 기판에 할로우 영역이 형성되는 것이 바람직하다.
In the present invention, it is preferable that a hollow region is formed on the semiconductor substrate of the bit line contact forming region as a result of the high concentration ion implantation.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings, the present invention configured as described above are as follows.

도 3a 내지 도 3c는 본 발명에 의한 일실시예에 따른 반도체 장치의 트랜지스터 제조공정을 도시한 수순단면도로서, 이에 도시한 바와 같이 상기와 같은 목적 을 달성하기 위한 본 발명은 반도체 기판(1)의 상부에 게이트(2)를 형성하는 단계와, 상기 구조의 상부 전면에 버퍼 산화막(3)을 증착하는 단계와, 상기 버퍼 산화막(3)의 상부에 반도체 기판(1)의 비트라인 콘택 형성 영역 상의 버퍼 산화막(3)을 선택적으로 노출시키는 이온주입 마스크 패턴(4)을 형성하는 단계와, 상기 노출된 버퍼 산화막(3)을 버퍼로 고농도 이온주입을 수행하는 단계를 포함하여 구성된다.
3A to 3C are cross-sectional views showing a transistor manufacturing process of a semiconductor device according to an embodiment of the present invention. As shown therein, the present invention provides a semiconductor substrate 1 according to the present invention. Forming a gate 2 on the upper surface, depositing a buffer oxide film 3 on the entire upper surface of the structure, and forming a gate line on the bit line contact forming region of the semiconductor substrate 1 on the buffer oxide film 3. Forming an ion implantation mask pattern 4 that selectively exposes the buffer oxide film 3, and performing high concentration ion implantation into the buffer with the exposed buffer oxide film 3;

이하, 상기와 같이 구성된 본 발명을 보다 상세히 설명한다.Hereinafter, the present invention configured as described above will be described in more detail.

먼저, 도 3a에 도시한 바와 같이 반도체 기판(1)에 소자격리막(도면 미도시)을 형성하여 소자형성영역을 정의한다.First, as shown in FIG. 3A, an isolation layer (not shown) is formed on the semiconductor substrate 1 to define an element formation region.

그 다음, 소자형성영역의 상부에 게이트산화막, 게이트전극, 절연막 등을 차례로 증착하고, 이를 패터닝하여 상기 소자형성영역의 반도체 기판(1) 상에 게이트(2)를 형성한다.Next, a gate oxide film, a gate electrode, an insulating film, and the like are sequentially deposited on the device formation region and patterned to form a gate 2 on the semiconductor substrate 1 of the device formation region.

그 다음, 도 3b에 도시한 바와 같이 상기 결과물 전면에 버퍼 산화막(3)을 증착한다. 이 때, 버퍼 산화막(3)을 증착하기 이전에 상기 게이트(2)가 형성된 결과물에 대하여 약하게 산화공정을 수행하는 단계를 더 포함할 수도 있다.Next, as shown in FIG. 3B, a buffer oxide film 3 is deposited on the entire surface of the resultant product. In this case, the method may further include a step of weakly oxidizing a result of the gate 2 formed before the buffer oxide film 3 is deposited.

이어서, 도 3c에 도시한 바와 같이 상기 버퍼 산화막(3)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상 공정을 진행하여 상기 게이트(2)의 사이 영역, 즉 이후 비트라인 콘택이 형성될 영역(A)의 반도체 기판(1)의 상부에 위치하는 버퍼 산화막(3)을 노출시키는 마스크 패턴(4)을 형성한다.Subsequently, as shown in FIG. 3C, the photoresist PR is coated on the upper surface of the buffer oxide film 3, and the exposure and development processes are performed to thereby obtain a region between the gates 2, that is, a bit line contact thereafter. The mask pattern 4 exposing the buffer oxide film 3 positioned on the semiconductor substrate 1 in the region A to be formed is formed.

그런 다음, 상기 마스크 패턴(4)을 이온주입 마스크로 사용하며, 상기 노출 된 버퍼 산화막(3)을 이온주입에 대한 버퍼로 사용하여 이온주입공정을 실시하여 상기 비트라인 콘택 형성 영역(A)의 반도체 기판(1) 하부에 고농도의 이온주입에 의한 할로우 영역을 형성한다. 이 때, 상기 고농도 이온으로는 보론(boron) 이온을 이용할 수 있다.Thereafter, the mask pattern 4 is used as an ion implantation mask, and an ion implantation process is performed using the exposed buffer oxide film 3 as a buffer for ion implantation so that the bit line contact forming region A A hollow region is formed under the semiconductor substrate 1 by implantation of high concentration of ions. In this case, boron ions may be used as the high concentration ions.

상기 이온주입은 펀치 쓰루를 방지하기 위한 것이며, 상기 버퍼 산화막(3)을 이온주입버퍼로 사용하는 이온주입을 함으로써, 상기 비트라인 콘택 형성 영역의 반도체 기판(1)이 손상되는 것을 방지할 수 있다. 또한, 상기 버퍼 산화막(3)의 역할에 의하여, 상기 주입된 이온과 스토리지 노드 콘택 영역(B) 간의 거리를 종래 버퍼를 사용하지 않는 공정에 비하여 보다 멀게 함으로써, 후속 열처리 공정 등에 의하여 보론 이온 등의 상기 고농도 이온이 스토리지 노드 콘택 영역(B) 쪽으로 확산되는 것을 억제할 수 있다. 즉, 상기 버퍼 산화막(2)의 두께를 적당한 수준으로 제어함으로써, 주입된 이온과 스토리지 노드 영역(B) 간의 이격거리를 제어할 수 있을 뿐만 아니라, 후속 열처리 공정에 의하여 상기 이온이 확산되더라도 스토리지 노드 영역(B)와는 소정 거리를 두고 이격되도록 할 수 있고 스토리지 노드 영역(B)의 이온 농도가 높아지지 않도록 할 수 있다.The ion implantation is for preventing punch through, and by damaging the semiconductor substrate 1 in the bit line contact formation region by ion implantation using the buffer oxide film 3 as an ion implantation buffer. . In addition, the distance between the implanted ions and the storage node contact region B is made larger by the role of the buffer oxide film 3 than in a process not using a conventional buffer, and thus, boron ions and the like are subjected to a subsequent heat treatment process or the like. It is possible to prevent the high concentration ions from diffusing toward the storage node contact region B. That is, by controlling the thickness of the buffer oxide film 2 to an appropriate level, not only the separation distance between the implanted ions and the storage node region B can be controlled, but also the storage node is diffused by a subsequent heat treatment process. The storage device may be spaced apart from the region B at a predetermined distance, and the ion concentration of the storage node region B may not be increased.

도 4는 상기 본 발명에 따라 주입된 고농도 이온의 프로파일을 나타낸 것이다. 이에 도시된 바와 같이, 본 발명은 버퍼 산화막(3)을 이온주입버퍼로 사용하여 비트라인 콘택 형성 영역(A)의 반도체 기판(1)에 고농도의 이온을 주입하고 후속 열처리 공정 등을 통해 상기 이온을 확산시킨 경우에도, 주입된 이온과 스토리지 노드 영역(B)의 거리를 증가시킴으로써 스토리지 노드 영역(B)의 농도가 종래에 비 하여 현저히 낮은 것을 알 수 있다.Figure 4 shows the profile of the high concentration ions implanted in accordance with the present invention. As shown in the drawing, the present invention implants a high concentration of ions into the semiconductor substrate 1 of the bit line contact formation region A using the buffer oxide film 3 as an ion implantation buffer, and then performs the ions through a subsequent heat treatment process. Even in the case of diffusing, the concentration of the implanted ions and the storage node region B is increased, indicating that the concentration of the storage node region B is significantly lower than in the related art.

이와 같이, 본 발명은 비트라인 콘택 형성 영역에는 고농도의 이온을 주입하여 펀치 쓰루 발생을 방지함과 아울러 그 주입된 이온이 스토리지 노드 영역으로 확산되는 양을 줄여 스토리지 노드 영역의 농도를 상대적으로 낮게 유지함으로써, 스토리지 노드 영역의 전계 증가를 억제하고 데이터 유지 시간을 증가시켜 리프레쉬 특성을 개선할 수 있다.
As described above, the present invention prevents punch through by injecting a high concentration of ions into the bit line contact forming region and reduces the amount of diffusion of the injected ions into the storage node region, thereby maintaining a relatively low concentration of the storage node region. As a result, the increase in the electric field in the storage node area can be suppressed and the data retention time can be increased to improve the refresh characteristics.

이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 트랜지스터 제조방법은 펀치 쓰루 발생을 방지하기 위하여 비트라인 콘택 부분에 고농도 이온을 주입함에 있어 버퍼 산화막을 버퍼로 하여 주입함으로써, 반도체 기판의 손상을 방지하고 후속 열처리 공정에 의하여 주입 이온이 스토리 노드 영역 측으로 확산되는 것을 억제하여 데이터 유지시간을 증가시키고 반도체 장치의 리프레쉬 특성을 개선할 수 있는 효과를 가진다. As described above, the transistor manufacturing method of the semiconductor device according to the present invention prevents damage to the semiconductor substrate by implanting a buffer oxide film as a buffer in implanting high concentration ions into the bit line contact portion to prevent punch through. The subsequent heat treatment process suppresses diffusion of implanted ions into the story node region, thereby increasing data retention time and improving refresh characteristics of the semiconductor device.

Claims (4)

(1) 반도체 기판의 상부에 게이트를 형성하는 단계와,(1) forming a gate over the semiconductor substrate, (2) 상기 구조의 상부 전면에 버퍼 산화막을 증착하는 단계와,(2) depositing a buffer oxide film on the entire upper surface of the structure; (3) 상기 버퍼 산화막의 상부에 반도체 기판의 비트라인 콘택 형성 영역 상의 버퍼 산화막을 선택적으로 노출시키는 이온주입 마스크 패턴을 형성하는 단계와,(3) forming an ion implantation mask pattern on the buffer oxide film to selectively expose the buffer oxide film on the bit line contact formation region of the semiconductor substrate; (4) 상기 노출된 버퍼 산화막을 버퍼로 고농도 이온주입을 수행하는 단계를 포함하여 구성되는 반도체 장치의 트랜지스터 제조방법.And (4) performing a high concentration ion implantation into the buffer using the exposed buffer oxide film. 제 1항에 있어서,The method of claim 1, 상기 단계 (1)의 결과물에 대하여 산화공정을 수행하는 단계를 더 포함하는 반도체 장치의 트랜지스터 제조방법.And performing an oxidation process on the resultant of the step (1). 제 1 항에 있어서,The method of claim 1, 상기 고농도 이온은 보론(boron) 이온인 반도체 장치의 트랜지스터 제조방법.The high concentration ion is a boron ion transistor manufacturing method of a semiconductor device. 제 1항에 있어서,The method of claim 1, 상기 고농도 이온 주입 결과, 비트라인 콘택 형성 영역의 반도체 기판에 할로우 영역이 형성되는 것을 특징으로 하는 반도체 장치의 트랜지스터 제조방법.And a hollow region is formed in the semiconductor substrate of the bit line contact formation region as a result of the high concentration ion implantation.
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KR101132721B1 (en) * 2004-12-16 2012-04-06 매그나칩 반도체 유한회사 Method for manufacturing mask read only memory device

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