KR101079880B1 - Method for manufacturing the transistor - Google Patents

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Abstract

본 발명은 LDD의 유효 길이를 확보하여 반도체 소자의 고집적화로 인한 단채널 효과 및 핫 캐리어 효과를 최소화하는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method of fabricating a transistor that secures an effective length of LDD to minimize short channel effects and hot carrier effects due to high integration of semiconductor devices.

본 발명에 따른 트랜지스터의 제조 방법은 반도체 기판에 LDD 형성 영역을 정의하는 마스크 패턴을 형성하는 단계와, 마스크 패턴에 의해 드러난 기판에 LOCOS 공정을 진행하여 산화 성장막을 형성하는 단계와, 산화 성장막 및 마스크 패턴을 순차 제거하는 단계와, 마스크 패턴이 제거된 기판 전면에 게이트 유전막 및 게이트 도전막을 순차 형성하는 단계와, 게이트 도전막 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 게이트 도전막을 식각하는 단계와, 게이트를 마스크로 기판에 LDD용 이온을 주입하여 LDD를 형성하는 단계와, 식각된 게이트 도전막 측벽에 게이트 스페이서를 형성하는 단계와, 게이트 스페이서를 마스크로 소오스/드레인용 이온을 주입하여 소오스/드레인을 형성하는 단계를 포함한다.A method of manufacturing a transistor according to the present invention includes forming a mask pattern defining an LDD formation region on a semiconductor substrate, performing a LOCOS process on a substrate exposed by the mask pattern, and forming an oxide growth film; Sequentially removing the mask pattern, sequentially forming a gate dielectric film and a gate conductive film on the entire surface of the substrate from which the mask pattern has been removed, forming a photoresist pattern defining a gate formation region on the gate conductive film, and Etching the gate conductive film with a mask, implanting ions for LDD into the substrate using the gate as a mask, forming an LDD, forming a gate spacer on the sidewalls of the etched gate conductive film, and source the gate spacer as a mask Implanting ions for / drain to form a source / drain.

트랜지스터, LDD, 유효길이, 단채널효과, 핫캐리어효과Transistor, LDD, Effective Length, Short Channel Effect, Hot Carrier Effect

Description

트랜지스터의 제조 방법{Method for manufacturing the transistor} Method for manufacturing the transistor             

도 1은 종래 기술에 따른 LDD를 갖는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a transistor having an LDD according to the prior art.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
2A through 2G are cross-sectional views sequentially illustrating a method of manufacturing a transistor according to an exemplary embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 패드산화막100 semiconductor substrate 110 pad oxide film

120 : 패드 질화막 130 : 산화 성장막120: pad nitride film 130: oxide growth film

140 : 게이트 150 : 감광막 패턴140: gate 150: photosensitive film pattern

160 : LDD 170 : 게이트 스페이서160: LDD 170: gate spacer

180 : 소오스/드레인
180: source / drain

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 고집적화로 인한 단채널 효과 및 핫 캐리어 효과를 최소화할 수 있는 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a transistor capable of minimizing short channel effects and hot carrier effects due to high integration of semiconductor devices.

최근 반도체 소자의 고집적화로 인해 작아지고 있는 트랜지스터의 경우에는 단채널 효과(Short-Channel Effect)와 핫 캐리어 효과(Hot carrier effect)를 유발하여 트랜지스터의 특성이 낮아지는 문제가 있다.Recently, transistors that have become smaller due to high integration of semiconductor devices have short-channel effects and hot carrier effects, resulting in lower transistor characteristics.

이를 해결하기 위한 방법으로, 종래에는 트랜지스터의 동작 전압을 작아지는 소자의 크기만큼 낮게 설정하거나, 소자의 드레인 구조도 n+ 농도의 드레인 구조의 주위를 저농도로 감싸준 DDD(Double Diffused Drain)구조 또는 드레인과 채널과의 연결 부위의 농도를 낮추어 준 LDD(Light Doped Drain)구조 등으로 개량하고 있다.In order to solve this problem, a DDD (Double Diffused Drain) structure or a drain which has a conventionally set an operating voltage of a transistor as low as the size of a small device, or a low concentration of the drain structure of the device is also wrapped around an n + concentration drain structure. Improvements have been made to LDD (Light Doped Drain) structures that have reduced the concentration of the linking sites.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 LDD를 갖는 트랜지스터에 대해 상세하게 설명하도록 한다.Hereinafter, a transistor having an LDD according to the related art will be described in detail with reference to the accompanying drawings.

도 1은 종래 기술에 따른 LDD를 갖는 트랜지스터의 구조를 나타낸 단면도이다.1 is a cross-sectional view showing the structure of a transistor having an LDD according to the prior art.

도 1에 도시한 바와 같이, 종래 기술에 따른 트랜지스터는 반도체 기판(10) 위에 게이트 산화막(21)과 게이트 전극(22)이 순차 적층되어 이루어진 게이트(20)와, 상기 게이트(20)의 측벽에 형성되어 있는 게이트 스페이서(30) 및 상기 게이트 스페이서(30)의 양측 하부의 기판(100) 내에 형성되어 있는 정션인 소오스/드레인(50)을 포함한다. 이때, 상기 게이트 하부에는 소자 구동 시, 채널이 형성되는 바, 이 채널은 게이트 스페이서(30) 아래에 위치하는 LDD(40)에 의해 소오스/드레인 (50)과 연결되어 있다.As shown in FIG. 1, a transistor according to the prior art includes a gate 20 formed by sequentially stacking a gate oxide film 21 and a gate electrode 22 on a semiconductor substrate 10, and a sidewall of the gate 20. The gate spacer 30 is formed, and the source / drain 50, which is a junction formed in the substrate 100 under both sides of the gate spacer 30, is formed. At this time, a channel is formed under the gate when the device is driven, and the channel is connected to the source / drain 50 by an LDD 40 positioned under the gate spacer 30.

그런데, 종래 기술에 따른 트랜지스터의 게이트 및 LDD는 평평한 기판에 형성되는 바, 소자가 고집적화로 인하여 게이트 및 LDD의 크기가 감소됨에 따라, 게이트 형성 영역 및 LDD 형성 영역 이 크기가 감소되어 게이트의 채널 길이 및 LDD의 유효 길이가 감소하고 있다.However, since the gate and the LDD of the transistor according to the prior art are formed on a flat substrate, as the size of the gate and the LDD is reduced due to the high integration of the device, the gate formation region and the LDD formation region are reduced in size, thereby reducing the channel length of the gate. And the effective length of LDD is decreasing.

그러나, 상기 게이트의 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과가 심화되며, 이는 문턱 전압을 감소시켜게 되어 디램 메모리 셀의 리프레쉬 특성을 악화시키고, 상기 LDD의 유효 길이가 감소하면, 게이트와 드레인 간의 전압차에 의해 게이트의 하부 모서리에 고전계영역이 형성되어 핫 캐리어 효과를 유발한다.However, when the channel length of the gate becomes shorter, the short channel effect of the transistor is intensified, which reduces the threshold voltage, thereby degrading the refresh characteristic of the DRAM memory cell, and when the effective length of the LDD decreases, The high voltage region is formed at the lower edge of the gate due to the voltage difference between the drains, causing a hot carrier effect.

또한, 종래 기술에 따른 트랜지스터의 LDD는 고집적화로 인하여 디자인 룰이 축소됨에 따라됨에 따라 크기뿐만 아니라 깊이 또한 얇아지기 때문에 LDD를 형성하기 위한 LDD용 이온 도핑 에너지 또한 감소해야 하나, 현재의 도핑 장치로는 도핑 에너지의 조절에 한계로 인하여 낮은 에너지의 도핑이 어렵다.
In addition, since the LDD of the transistor according to the prior art decreases not only in size but also in depth as the design rule is reduced due to the high integration, the ion doping energy for the LDD to form the LDD should also be reduced. Due to limitations in the control of doping energy, low energy doping is difficult.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, LOCOS 공정을 통해 소자의 고집적화로 인해 작아지고 있는 LDD의 유효 길이 및 LDD를 형성하기 위한 이온 주입 에너지의 마진을 확보하도록 하는 트랜지스터의 제조 방법을 제공하는 데 있다.
SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a method for manufacturing a transistor that ensures the effective length of LDD, which is reduced due to the high integration of the device, and the margin of ion implantation energy to form LDD through LOCOS process. To provide.

상기한 목적을 달성하기 위해 본 발명은 반도체 기판에 LDD 형성 영역을 정의하는 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴에 의해 드러난 기판에 LOCOS 공정을 진행하여 산화 성장막을 형성하는 단계와, 상기 산화 성장막 및 마스크 패턴을 순차 제거하는 단계와, 상기 마스크 패턴이 제거된 기판 전면에 게이트 유전막 및 게이트 도전막을 순차 형성하는 단계와, 상기 게이트 도전막 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 게이트 도전막을 식각하는 단계와, 상기 게이트를 마스크로 상기 기판에 LDD용 이온을 주입하여 LDD를 형성하는 단계와, 상기 식각된 게이트 도전막 측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서를 마스크로 소오스/드레인용 이온을 주입하여 소오스/드레인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming an oxide growth film by forming a mask pattern defining an LDD formation region on a semiconductor substrate, and performing a LOCOS process on a substrate exposed by the mask pattern; Sequentially removing the growth film and the mask pattern, sequentially forming a gate dielectric film and a gate conductive film on the entire surface of the substrate from which the mask pattern is removed, and forming a photoresist pattern defining a gate formation region on the gate conductive film. And etching the gate conductive layer using the photoresist pattern as a mask, implanting LDD ions into the substrate using the gate as a mask to form an LDD, and forming gate spacers on sidewalls of the etched gate conductive layer. And implanting source / drain ions using the gate spacer as a mask. Is provided a method of manufacturing a transistor comprises forming a source / drain.

여기서, 상기 게이트 도전막은 폴리막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 폴리사이드 구조로 형성하고, 상기 게이트 유전막은 산화막 또는 고유전 상수를 가지는 유전체막으로 사용하여 형성하는 것이 바람직하다.Here, the gate conductive film is formed of a single film made of a poly film or a polyside structure in which a polysilicon film and a metal film are sequentially stacked, and the gate dielectric film is formed using an oxide film or a dielectric film having a high dielectric constant. Do.

또한, 상기 게이트 스페이서는 상기 산화 성장막이 제거된 영역과 대응하는 기판의 일부분 또는 전부 중첩하도록 형성하여, 상기 게이트 스페이서를 마스크로 이온 주입하여 형성하는 소오스/드레인과 게이트 하부에 형성되는 채널과의 소정 거리 즉, LDD의 유효 길이를 확보한다.
In addition, the gate spacer may be formed to overlap a portion or a portion of the substrate corresponding to the region from which the oxide growth film is removed, and may be formed by a source / drain formed by ion implanting the gate spacer with a mask and a channel formed under the gate. Secure the distance, that is, the effective length of the LDD.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.A method of manufacturing a transistor according to an embodiment of the present invention will now be described in detail with reference to the drawings.

도 2a 내지 도 2g는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2G are cross-sectional views sequentially illustrating a method of manufacturing a transistor according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 반도체 기판(100) 전면에 완충막 역할을 하는 패드 산화막(110) 및 패드 질화막(120)을 순차적으로 형성한다.First, as shown in FIG. 2A, the pad oxide film 110 and the pad nitride film 120, which serve as a buffer film, are sequentially formed on the entire surface of the semiconductor substrate 100.

그리고, 상기 반도체 기판(100) 위에 LDD 형성 영역이 정의되도록 마스크(도시하지 않음)를 이용하여 패드 질화막(120) 및 패드 산화막(110)을 순차 식각하여 패드 산화막(110) 및 패드 질화막으로 이루어진 마스크 패턴(125)을 형성한다.The pad nitride layer 120 and the pad oxide layer 110 are sequentially etched using a mask (not shown) so that the LDD formation region is defined on the semiconductor substrate 100, and thus the mask is formed of the pad oxide layer 110 and the pad nitride layer. The pattern 125 is formed.

이어, 도 2b에 도시한 바와 같이, 상기 마스크 패턴(125)에 의해 드러난 기판(100) 즉, LDD 형성 영역에 해당하는 기판(100)에 LOCOS 공정을 진행하여 산화 성장막(130)을 형성한다. 이때, 상기 산화 성장막(130)은 LOCOS 공정의 특성에 의해 기판(100)의 표면을 기준으로 상하로 동일한 높이만큼 형성되되, 가운데 부분이 그 외의 부분에 비해 두꺼운 두께로 형성되어 전체적으로 둥근 형상을 가진다.Next, as shown in FIG. 2B, an oxide growth layer 130 is formed by performing a LOCOS process on the substrate 100 exposed by the mask pattern 125, that is, the substrate 100 corresponding to the LDD formation region. . At this time, the oxide growth film 130 is formed by the same height up and down based on the surface of the substrate 100 by the characteristics of the LOCOS process, the middle portion is formed to a thicker thickness than the other parts to have a round shape as a whole Have

그 다음, 도 2c에 도시한 바와 같이, 상기 기판(100) 위에 형성된 산화 성장막(130)과 마스크 패턴(125)을 모두 순차 제거한다. 이때, 상기 산화 성장막(130)이 제거된 부분에 해당하는 기판(100)의 프로파일 즉, LDD 형성 영역에 해당하는 기판(100)은 산화 성장막(130)의 프로파일을 따라 라운딩지게 형성되는 바, 종래의 평평한 기판에 형성되는 LDD에 비해 좀더 긴 유효 길이를 확보할 수 있다.Next, as shown in FIG. 2C, all of the oxide growth film 130 and the mask pattern 125 formed on the substrate 100 are sequentially removed. In this case, the profile of the substrate 100 corresponding to the portion where the oxide growth film 130 is removed, that is, the substrate 100 corresponding to the LDD formation region is formed to be rounded along the profile of the oxide growth film 130. As compared with the LDD formed on a conventional flat substrate, a longer effective length can be ensured.

그리고, 도 2d에 도시한 바와 같이, 상기 LDD 형성 영역이 라운딩진 기판(100) 전면에 게이트 유전막(142) 및 게이트 도전막(144)을 순차 적층한다. 이때, 상기 게이트 유전막(142)은 산화막 또는 고유전 상수를 가지는 유전체막으로 사용하여 형성하고, 게이트 도전막(144)은 폴리막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 폴리사이드 구조로 형성할 수 있다.As shown in FIG. 2D, the gate dielectric layer 142 and the gate conductive layer 144 are sequentially stacked on the entire surface of the rounded substrate 100 in the LDD formation region. In this case, the gate dielectric layer 142 is formed using an oxide layer or a dielectric layer having a high dielectric constant, and the gate conductive layer 144 is a polylayer in which a single layer made of a poly layer or a polysilicon layer and a metal layer are sequentially stacked. It can be formed into a structure.

이어, 도 2e에 도시한 바와 같이, 상기 게이트 도전막(144) 위에 게이트 형성 영역을 정의하는 감광막 패턴(150)을 형성한 다음, 이를 마스크로 상기 게이트 도전막(144)을 식각하여 식각된 게이트 도전막(144)과 그 아래 위치하는 게이트 유전막(142)으로 이루어진 게이트(140)를 형성한다. 이때, 상기 게이트(140) 형성을 위한 식각 시, 게이트 도전막(144) 아래에 위치하는 게이트 유전막(142)까지 식각하여 제거할 수 있으나, 본 발명에서는 기판(100) 위에 게이트 유전막(142)을 잔류시켜 후술하는 LDD 형성 및 소오스/드레인 형성을 위해 기판(100)에 이온 주입 공 정 시, 기판(100)의 스트레스를 완화시키는 완충막 역할을 하기 위해 잔류시키는 것이 바람직하다.Subsequently, as shown in FIG. 2E, a photoresist pattern 150 defining a gate formation region is formed on the gate conductive layer 144, and the gate is etched by etching the gate conductive layer 144 using a mask. A gate 140 formed of a conductive layer 144 and a gate dielectric layer 142 positioned thereunder is formed. In this case, when the gate 140 is etched, the gate dielectric layer 142 positioned under the gate conductive layer 144 may be etched and removed. However, in the present invention, the gate dielectric layer 142 is disposed on the substrate 100. When the ion implantation process is performed in the substrate 100 for LDD formation and source / drain formation which will be described later, it is preferable to remain in order to relieve the stress of the substrate 100.

그리고, 상기 게이트(140)를 마스크로 기판(100)에 LDD용 이온을 주입하여 LDD(160)를 형성한다. 이때, 상기 LDD(160)는 상기 산화 성장막(130)의 하부 프로파일에 의해 라운딩진 기판(100)에 LDD용 이온을 주입하여 형성함으로써, 종래의 평평한 기판에 LDD용 이온을 주입하여 형성한 LDD 보다 좀더 긴 유효 길이를 확보하고 있다. The LDD 160 is formed by implanting LDD ions into the substrate 100 using the gate 140 as a mask. In this case, the LDD 160 is formed by injecting LDD ions into the rounded substrate 100 by the lower profile of the oxide growth film 130, thereby injecting LDD ions into a conventional flat substrate. A longer effective length is secured.

또한, 상기 LDD(160)는 LDD용 이온을 기판(100)에 주입 시, 기판(100) 위에 게이트 유전막(142)이 이온 주입 완충막 역할을 하고 있는 바, LDD용 이온 도핑 에너지의 마진을 확보할 수 있어 도핑 장치의 도핑 에너지의 조절 한계를 개선할 수 있다. In addition, when the LDD 160 injects LDD ions into the substrate 100, the gate dielectric layer 142 serves as an ion implantation buffer layer on the substrate 100, thereby securing a margin of LDD ion doping energy. Can improve the control limits of the doping energy of the doping apparatus.

이어, 도 2f에 도시한 바와 같이, 상기 게이트 도전막(144)의 측벽에 게이트 스페이서(170)를 형성하되, 상기 산화 성장막이 제거된 영역과 대응하는 기판(100)의 일부분 또는 전부 중첩하게 형성한다. 이에 따라, 후속 상기 게이트 스페이서(170)를 마스크로 이온 주입하여 형성하는 소오스/드레인과 게이트(140) 하부에 형성되는 채널(도시하지 않음)과의 소정 거리 즉, LDD(160) 구조의 유효 길이(A)를 확보한다. 또한, 상기 게이트 스페이서(170)는 산화막이나 질화막 등의 절연막으로 이루어지며, 산화막/질화막/산화막이 순차 중첩되어 있는 다중막으로 형성될 수 있다.Subsequently, as shown in FIG. 2F, a gate spacer 170 is formed on sidewalls of the gate conductive layer 144, and a portion or all of the substrate 100 corresponding to the region where the oxide growth layer is removed is formed to overlap. do. Accordingly, a predetermined distance between a source / drain formed by ion implanting the gate spacer 170 into a mask and a channel (not shown) formed under the gate 140, that is, the effective length of the LDD 160 structure Secure (A). In addition, the gate spacer 170 may be formed of an insulating film such as an oxide film, a nitride film, or the like, and may be formed of a multilayer film in which an oxide film / nitride film / oxide film is sequentially overlapped.

그 다음, 도 2g에 도시한 바와 같이, 상기 게이트 스페이서(170)를 마스크로 기판(100)에 소오스/드레인용 이온을 주입하여 소오스/드레인(180)을 형성한다.Next, as illustrated in FIG. 2G, source / drain 180 is formed by implanting source / drain ions into the substrate 100 using the gate spacer 170 as a mask.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

상기한 바와 같이 본 발명은 LOCOS 공정을 통해 소자의 고집적화로 인해 작아지고 있는 LDD의 유효 길이를 확보하여 반도체 소자의 고집적화로 인한 단채널 효과 및 핫 캐리어 효과를 최소화할 수 있다.As described above, the present invention can minimize the short channel effect and the hot carrier effect due to the high integration of the semiconductor device by securing the effective length of the LDD which is reduced due to the high integration of the device through the LOCOS process.

또한, 본 발명은 LDD를 형성하기 위한 이온 주입 공정 시, 도핑 에너지의 마진을 확보하여 소자의 고집적화에 따른 도핑 장치의 에너지 조절 한계를 개선할 수 있다.In addition, the present invention can improve the energy control limit of the doping apparatus due to the high integration of the device by securing a margin of doping energy in the ion implantation process for forming the LDD.

Claims (4)

반도체 기판에 LDD 형성 영역을 정의하는 마스크 패턴을 형성하는 단계와,Forming a mask pattern defining an LDD formation region on the semiconductor substrate, 상기 마스크 패턴에 의해 드러난 기판에 LOCOS 공정을 진행하여 산화 성장막을 형성하는 단계와,Performing an LOCOS process on the substrate exposed by the mask pattern to form an oxide growth film; 상기 산화 성장막 및 마스크 패턴을 순차 제거하는 단계와,Sequentially removing the oxide growth film and the mask pattern; 상기 마스크 패턴이 제거된 기판 전면에 게이트 유전막 및 게이트 도전막을 순차 형성하는 단계와,Sequentially forming a gate dielectric layer and a gate conductive layer on the entire surface of the substrate from which the mask pattern is removed; 상기 게이트 도전막 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern defining a gate formation region on the gate conductive layer; 상기 감광막 패턴을 마스크로 상기 게이트 도전막을 식각하는 단계와,Etching the gate conductive layer using the photoresist pattern as a mask; 상기 게이트 도전막을 마스크로 상기 기판에 LDD용 이온을 주입하여 LDD를 형성하는 단계와,Forming LDD by implanting LDD ions into the substrate using the gate conductive film as a mask; 상기 식각된 게이트 도전막 측벽에 게이트 스페이서를 형성하는 단계와,Forming a gate spacer on sidewalls of the etched gate conductive layer; 상기 게이트 스페이서를 마스크로 소오스/드레인용 이온을 주입하여 소오스/드레인을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.And forming a source / drain by implanting source / drain ions with the gate spacer as a mask. 제1항에 있어서,The method of claim 1, 상기 게이트 도전막은 폴리막으로 이루어진 단일막 또는 폴리 실리콘막과 금속막이 순차 적층되어 있는 폴리사이드 구조로 형성하는 트랜지스터의 제조 방법.And the gate conductive film is formed of a single film made of a poly film or a polyside structure in which a polysilicon film and a metal film are sequentially stacked. 제1항에 있어서,The method of claim 1, 상기 게이트 유전막은 산화막 또는 고유전 상수를 가지는 유전체막으로 사용하여 형성하는 트랜지스터의 제조 방법.And the gate dielectric film is formed using an oxide film or a dielectric film having a high dielectric constant. 제1항에 있어서,The method of claim 1, 상기 게이트 스페이서는 상기 산화 성장막이 제거된 영역과 대응하는 기판의 일부분 또는 전부 중첩하도록 형성하는 트랜지스터의 제조 방법. And the gate spacer is formed to overlap a portion or the entirety of the substrate corresponding to the region where the oxide growth film is removed.
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