KR100261186B1 - Method for fabrication semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로 특히, 임베디드(embedded) 디램(DRAM)에 적당한 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for an embedded DRAM (DRAM).
디램과 로직 디바이스가 반도체 소자의 집적화에 따라 급격한 속도로 각기 발전하고 있으며, 또한 디램과 로직이 결합되는 임베디드(Embedded) 디램이 출현하고 있고, 이러한 추세는 향후 지속될 전망인데 이와 같은 임베디드 디램은 크게 셀부, 주변회로부 및 로직부등으로 나눌수 있으며, 메모리 셀부의 커패시터 제작과정에서는 스택형, 크라운형등이 이용된다.DRAMs and logic devices are evolving at a rapid pace as semiconductor devices are integrated, and embedded DRAMs, which combine DRAM and logic, are emerging, and this trend is expected to continue in the future. It can be divided into peripheral circuit part and logic part, and stack type and crown type are used in capacitor manufacturing process of memory cell part.
이와 같은 종래 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a conventional method for manufacturing a semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1h는 종래 반도체소자의 제조공정 단면도이다.1A to 1H are cross-sectional views illustrating a manufacturing process of a conventional semiconductor device.
먼저, 도 1a에 나타낸 바와 같이, 셀(Cell) 영역(A)과 페리(Peri : Peripheral) 영역(B)이 정의된 반도체기판(1)의 셀 영역(A)에 제 1 N형 웰(2)과, 상기 N형 웰(2)에 접하여 제 1 P형 웰(3)을 형성하고, 페리 영역(B)에 제 2 N형 웰(2a)과, 상기 N형 웰(2a)에 접하여 제 2 P형 웰(3a)을 형성한다. 이어서, 상기 N, P형 웰(2)(2a)(3)(3a)의 계면에 선택적으로 트랜치(4)를 형성한다음 상기 트랜치(4)에 격리막(5)을 형성한다. 그다음, 상기 반도체기판(1) 표면에 게이트 산화막(6)을 형성한다.First, as shown in FIG. 1A, a first N-type well 2 is formed in a cell region A of a semiconductor substrate 1 in which a cell region A and a periphery region B are defined. ) And a first P-type well 3 in contact with the N-type well 2, and in contact with the second N-type well 2a and the N-type well 2a in the ferry region B. 2 P type well 3a is formed. Subsequently, a trench 4 is selectively formed at an interface between the N and P type wells 2, 2a, 3, and 3a, and then an isolation film 5 is formed in the trench 4. Next, a gate oxide film 6 is formed on the surface of the semiconductor substrate 1.
도 1b에 나타낸 바와 같이, 상기 게이트 산화막(6)을 포함한 기판 전면에 폴리실리콘층(7)을 형성한다.As shown in FIG. 1B, a polysilicon layer 7 is formed on the entire substrate including the gate oxide film 6. As shown in FIG.
도 1c에 나타낸 바와 같이, 게이트 전극 영역을 정의하여 게이트 전극 영역에만 남도록 상기 폴리실리콘층(7) 및 게이트 산화막(6)을 패터닝(포토리소그래피공정 + 식각공정)하여 상기 셀 영역(A) 및 페리 영역(B)의 제 1, 제 2 N형 웰(2)(2a) 및 제 1, 제 2 P형 웰(3)(3a)상의 게이트 산화막(6)상에 각각 게이트 전극(7a)을 형성한다. 이어서, 큐어링(curring) 등을 위해 상기 기판 전면을 열처리하면 상기 게이트 전극(7a)을 포함한 기판 전면에 열산화막(8)이 형성된다. 이때, 상기한 바와 같은 절연막인 열산화막(8)은 질화막에 비해 누설전류의 발생을 억제하는 특징이 있다.As shown in FIG. 1C, the polysilicon layer 7 and the gate oxide layer 6 are patterned (a photolithography process + an etching process) to define a gate electrode region so that only the gate electrode region remains. A gate electrode 7a is formed on the gate oxide film 6 on the first and second N-type wells 2 and 2a and the first and second P-type wells 3 and 3a in the region B, respectively. do. Subsequently, when the entire surface of the substrate is heat treated for curing or the like, a thermal oxide film 8 is formed on the entire surface of the substrate including the gate electrode 7a. At this time, the thermal oxide film 8, which is an insulating film as described above, has a feature of suppressing the occurrence of leakage current as compared with the nitride film.
도 1d에 나타낸 바와 같이, 상기 게이트 전극(7a)을 마스크로 이용한 P형 저농도 불순물 이온주입공정으로 제 1, 제 2 N형 웰(2)(2a)에는 제 1, 제 2 P형 저농도 불순물 영역(9)(9a)을 형성하고, 이어서, N형 저농도 불순물 이온주입공정으로 제 1, 제 2 P형 웰(3)(3a)에는 제 1, 제 2 N형 저농도 불순물 영역(10)(10a)을 형성한다. 이때, 도면상에 도시하지는 않았지만 각각의 이온주입공정에서 감광막을 이용한 선택적인 마스킹 공정을 실시한다.As shown in FIG. 1D, the first and second N-type wells 2 and 2a are formed in the first and second P-type low concentration impurity regions by the P-type low concentration impurity ion implantation process using the gate electrode 7a as a mask. (9) (9a), and then, the first and second N-type low concentration impurity regions 10 (10a) in the first and second P-type wells 3 and 3a by an N-type low concentration impurity ion implantation process. ). At this time, although not shown in the drawings, a selective masking process using a photosensitive film is performed in each ion implantation process.
도 1e에 나타낸 바와 같이, 상기 게이트 전극(7a)의 측면에 측벽 스페이서(11)를 형성한다.As shown in Fig. 1E, sidewall spacers 11 are formed on the side surfaces of the gate electrode 7a.
도 1f에 나타낸 바와 같이, 상기 게이트 전극(7a)을 포함한 기판 전면에 감광막(PR1)을 도포한다음 노광 및 현상공정으로 셀 영역(A)에만 남도록 감광막(PR1)을 패터닝한다. 이어서, 상기 게이트 전극(7a) 및 측벽 스페이서(11)를 마스크로 이용하여 상기 페리 영역(B)의 제 2 N형 웰(2a) 및 제 2 P형 웰(3a)에 각각의 도전형과 반대도전형의 고농도 불순물 이온을 주입한다. 그리고, 상기한 바와 같은 고농도 N형 및 P형 불순물 이온주입공정시에도 각각의 웰에 대한 선택적인 마스킹공정을 실시한다.As shown in FIG. 1F, the photoresist film PR 1 is applied to the entire surface of the substrate including the gate electrode 7a, and then the photoresist film PR 1 is patterned so as to remain only in the cell region A by an exposure and development process. Subsequently, the second N-type well 2a and the second P-type well 3a of the ferry region B are opposite to the respective conductivity types by using the gate electrode 7a and the sidewall spacers 11 as masks. Conductive high concentration impurity ions are implanted. In addition, a selective masking process for each well is also performed in the high concentration N-type and P-type impurity ion implantation processes as described above.
도 1g에 나타낸 바와 같이, 상기 감광막(PR1)을 제거한다음 상기 반도체기판(1)을 열처리하여 상기 페리 영역(B)의 제 2 N형 웰(2a) 및 제 2 P형 웰(3a)에 주입된 불순물 이온을 확산시켜 상기 페리 영역(B)의 상기 제 2 N형 웰(2a)에는 고농도 P형 불순물 영역(12)을 형성하고, 제 2 P형 웰(3a)에는 고농도 N형 불순물 영역(13)을 형성한다. 이때, 상기 고농도 P형 불순물 영역(12)과 고농도 N형 불순물 영역(13)은 페리 영역(B)에서의 소오스/드레인 영역을 형성한 것이다.As shown in FIG. 1G, the photoresist film PR 1 is removed, and then the semiconductor substrate 1 is heat-treated to form the second N-type well 2a and the second P-type well 3a of the ferry region B. The implanted impurity ions are diffused to form a high concentration P-type impurity region 12 in the second N-type well 2a of the ferry region B, and a high concentration N-type impurity region in the second P-type well 3a. (13) is formed. At this time, the high concentration P-type impurity region 12 and the high concentration N-type impurity region 13 form a source / drain region in the ferry region (B).
도 1h에 나타낸 바와 같이, 상기 게이트 전극(7a) 및 측벽 스페이서(11)를 포함한 기판 전면에 감광막(PR2)을 도포한다음 노광 및 현상공정으로 셀 영역(A)에만 남도록 상기 감광막(PR2)을 패터닝한다. 이어서, 상기 페리영역(B)의 상기 게이트 전극(7a) 및 측벽 스페이서(11) 양측의 열산화막(8)과 게이트 산화막(6)을 제거한다. 계속해서 상기 페리 영역(B)의 상기 게이트 전극(7a)을 포함한 기판 전면에 고융점 금속을 형성한다음 열처리하여 상기 게이트 전극(7a)의 상측면 및 상기 고농도 P형 불순물 영역(12)과 고농도 N형 불순물 영역(13)상측에 실리사이드(14)를 형성한다.As shown in FIG. 1H, the photoresist film PR 2 is applied to the entire surface of the substrate including the gate electrode 7a and the sidewall spacers 11, and then the photoresist film PR 2 remains only in the cell region A by an exposure and development process. Pattern). Subsequently, the thermal oxide film 8 and the gate oxide film 6 on both sides of the gate electrode 7a and the sidewall spacer 11 of the ferry region B are removed. Subsequently, a high melting point metal is formed on the entire surface of the substrate including the gate electrode 7a of the ferry region B, and then subjected to heat treatment to form an upper surface of the gate electrode 7a and the high concentration P-type impurity region 12 and the high concentration. The silicide 14 is formed on the N-type impurity region 13.
이와 같은 종래 반도체소자의 제조공정은 임베디드 디램의 공정을 나타낸 것으로 임베디드 디램의 특징중의 하나는 셀 영역(A)에서는 신뢰도를 우선으로 하므로 누설전류의 발생이 적어야 한다는 특성이 있고, 페리 영역(B)은 누설전류의 발생보다는 속도가 빨라야 한다는 점에서 살리사이드(SALICIDE : Self Aligned Silicide) 공정을 채용한 것이다. 참고적으로 셀 영역(A)에서는 살리사이드 공정을 실시하지 않는다.Such a conventional semiconductor device manufacturing process is a process of an embedded DRAM. One of the characteristics of an embedded DRAM is that the reliability is prioritized in the cell region A, so that leakage current should be less generated. ) Is a salicide (SALICIDE: Self Aligned Silicide) process in that it should be faster than leakage current. For reference, the salicide process is not performed in the cell region A.
종래 반도체소자의 제조방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method of manufacturing a semiconductor device has the following problems.
첫째, 페리 영역에서 소오스/드레인 영역을 형성하기 위한 고농도 불순물 이온주입후 고농도 불순물 이온을 확산을 위한 열처리공정시 고농도 불순물 영역이 기판으로 확산하여 소오스/드레인 영역을 형성함과 동시에 기판의 외부(게이트 산화막상으로)로도 확산되는 외확산(out diffusion) 현상이 발생하여 기판의 불순물 농도가 저농도가 되어 페리영역에서의 저항이 증가하므로 전송속도가 저하되는등 신뢰도 높은 반도체소자를 제공하기 어려웠다.First, after the implantation of high concentration impurity ions to form the source / drain regions in the ferry region, the high concentration impurity regions diffuse into the substrate to form a source / drain region at the same time as the source / drain regions It is difficult to provide a reliable semiconductor device such as an out diffusion phenomenon, which is diffused onto the oxide film, and a low impurity concentration of the substrate, resulting in an increase in resistance in the ferry region.
둘째, 측벽 스페이서를 형성하기 전까지의 각종 산화공정시 게이트 전극내의 그레인 바운더리(Grain Boundary)로의 산소 이온 확산이 용이하여 실리사이드를 형성할 때 산소이온과 실리사이드와의 결합으로 신뢰도 높은 실리사이드 형성을 어렵게 하여 반도체소자의 신뢰도를 저하시켰다.Second, in the various oxidation processes until the sidewall spacers are formed, oxygen ions are easily diffused into the grain boundary within the gate electrode to form silicides, making it difficult to form highly reliable silicides by combining oxygen ions and silicides. The reliability of the device was lowered.
본 발명은 상기한 바와 같은 종래 반도체소자 제조방법의 문제점들을 해결하기 위하여 안출한 것으로 셀 영역 및 페리 영역에 게이트 전극을 형성하는 공정후에 각각의 영역에 산화막과 질화막으로 이루어진 절연막을 형성하여 임베디드 디램의 특성을 향상시킨 반도체소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional semiconductor device manufacturing method as described above, after forming a gate electrode in the cell region and the ferry region to form an insulating film consisting of an oxide film and a nitride film in each region of the embedded DRAM It is an object of the present invention to provide a method for manufacturing a semiconductor device having improved characteristics.
도 1a 내지 도 1h는 종래 반도체소자의 제조공정 단면도1A to 1H are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도 2a 내지 도 2j는 본 발명 반도체소자의 제조공정 단면도2A to 2J are cross-sectional views of a manufacturing process of the semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체기판 22, 22a : 제 1, 제 2 N형 웰21: semiconductor substrates 22, 22a: first and second N-type wells
23, 23a : 제 1, 제 2 P형 웰 24 : 트랜치23, 23a: first and second P-type wells 24: trenches
25 : 격리막 26 : 게이트 산화막25: separator 26: gate oxide film
27a : 게이트 전극 28 : 질화막27a: gate electrode 28: nitride film
29 : 열산화막29: thermal oxide film
30, 30a : 제 1, 제 2 P형 저농도 불순물 영역30, 30a: first and second P-type low concentration impurity regions
31, 31a : 제 1, 제 2 N형 저농도 불순물 영역31, 31a: first and second N-type low concentration impurity regions
32 : 측벽 스페이서 33 : 고농도 P형 불순물 영역32 sidewall spacer 33 high concentration P-type impurity region
34 : 고농도 N형 불순물 영역 35 : 실리사이드34 high concentration N-type impurity region 35 silicide
본 발명에 따른 반도체소자의 제조방법은 셀 영역과 페리 영역이 정의된 제 1 도전형 반도체기판의 상기 셀 영역과 페리 영역의 반도체기판상에 게이트 전극을 형성하는 단계, 상기 페리 영역의 상기 반도체기판 및 게이트 전극에는 제 1 절연막을 형성하고, 상기 셀 영역의 상기 반도체기판 및 게이트 전극에는 제 2 절연막을 형성하는 단계, 상기 게이트 전극 양측 하부의 반도체기판에 제 2 도전형 불순물 영역을 형성하는 단계, 상기 페리 영역의 상기 게이트 전극 상측 표면과 불순물 영역 표면의 제 1 절연막을 제거하는 단계, 그리고 상기 페리 영역의 게이트 전극 상측 표면 및 불순물 영역 표면에 실리사이드막을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming a gate electrode on a semiconductor substrate of a cell region and a ferry region of a first conductivity type semiconductor substrate having a cell region and a ferry region defined therein, wherein the semiconductor substrate of the ferry region is formed. And forming a first insulating film on the gate electrode, forming a second insulating film on the semiconductor substrate and the gate electrode of the cell region, and forming a second conductivity type impurity region on the semiconductor substrate under the gate electrode. And removing a first insulating layer on the gate electrode upper surface and the impurity region surface of the ferry region, and forming a silicide film on the gate electrode upper surface and the impurity region surface of the ferry region.
이와 같은 본 발명 반도체소자의 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Such a method of manufacturing a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2j는 본 발명 반도체소자의 제조공정 단면도이다.2A to 2J are cross-sectional views illustrating a process of manufacturing the semiconductor device of the present invention.
먼저, 먼저, 도 2a에 나타낸 바와 같이, 셀(Cell) 영역(A)과 페리(Peri : Peripheral) 영역(B)이 정의된 반도체기판(21)의 셀 영역(A)에 제 1 N형 웰(22)과, 상기 제 1 N형 웰(22)에 접하여 제 1 P형 웰(23)을 형성하고, 페리 영역(B)에 제 2 N형 웰(22a)과, 상기 제 2 N형 웰(22a)에 접하여 제 2 P형 웰(23a)을 형성한다. 이어서, 상기 N형 웰(22)(22a)과, P형 웰(23)(23a)의 계면에 각각 트랜치(24)를 형성한다음 상기 트랜치(24)에 격리막(25)을 형성한다. 그다음, 상기 반도체기판(21) 표면에 게이트 산화막(26)을 형성한다. 이때, 도면상에 상세하게 나타내지는 않았지만 상기한 바와 같은 게이트 산화막(26)은 셀 영역(A)과 페리 영역(B)에서의 두께가 다르도록 형성한다. 즉, 문턱전압이 다른 회로를 구성하기에 유리한 구조를 갖도록 구성한다.First, as shown in FIG. 2A, a first N-type well in a cell region A of a semiconductor substrate 21 in which a cell region A and a periphery region B are defined. And a first P-type well 23 in contact with the first N-type well 22, the second N-type well 22a and the second N-type well in the ferry region B. A second P-type well 23a is formed in contact with 22a. Subsequently, trenches 24 are formed at the interface between the N-type wells 22 and 22a and the P-type wells 23 and 23a, and then isolation layers 25 are formed in the trenches 24. Next, a gate oxide film 26 is formed on the surface of the semiconductor substrate 21. At this time, although not shown in detail in the drawing, the gate oxide film 26 as described above is formed so that the thicknesses in the cell region A and the ferry region B are different. That is, it is configured to have a structure that is advantageous to configure a circuit having a different threshold voltage.
도 2b에 나타낸 바와 같이, 상기 게이트 산화막(26)을 포함한 기판 전면에 폴리실리콘층(27)을 형성한다.As shown in FIG. 2B, a polysilicon layer 27 is formed on the entire substrate including the gate oxide film 26.
도 2c에 나타낸 바와 같이, 게이트 전극 영역을 정의하여 게이트 전극 영역에만 남도록 상기 폴리실리콘층(27) 및 게이트 산화막(26)을 패터닝(포토리소그래피공정 + 식각공정)하여 상기 셀 영역(A) 및 페리 영역(B)의 제 1, 제 2 N형 웰(22)(22a) 및 제 1, 제 2 P형 웰(23)(23a)상의 게이트 산화막(26)상에 각각 게이트 전극(27a)을 형성한다.As shown in FIG. 2C, the polysilicon layer 27 and the gate oxide layer 26 are patterned (a photolithography process + an etching process) to define a gate electrode region so that only the gate electrode region remains. A gate electrode 27a is formed on the gate oxide film 26 on the first and second N-type wells 22 and 22a and the first and second P-type wells 23 and 23a in the region B, respectively. do.
도 2d에 나타낸 바와 같이, 상기 게이트 전극(27a)을 포함한 기판 전면에 질화막(28)을 형성한다. 이때, 100Å이하의 두께로 형성한다.As shown in Fig. 2D, a nitride film 28 is formed on the entire substrate including the gate electrode 27a. At this time, it is formed to a thickness of 100 kPa or less.
도 2e에 나타낸 바와 같이, 상기 질화막(28) 전면에 감광막(PR21)을 도포한다음 노광 및 현상공정으로 셀 영역(A)의 감광막이 제거되도록 선택적으로 패터닝한다. 이어서, 패터닝된 상기 감광막(PR21)을 마스크로 이용한 식각공정으로 상기 셀 영역(A)의 질화막(28)을 선택적으로 제거한다.As shown in FIG. 2E, the photoresist film PR 21 is applied to the entire surface of the nitride film 28 and then selectively patterned to remove the photoresist film of the cell region A by an exposure and development process. Subsequently, the nitride layer 28 of the cell region A is selectively removed by an etching process using the patterned photoresist PR 21 as a mask.
도 2f에 나타낸 바와 같이, 상기 감광막(PR21)을 제거한다. 이어서, 상기 셀 영역(A)의 상기 게이트 전극(27a)을 포함한 기판 전면을 열처리하여 열산화막(29)을 형성한다. 이어서, 상기 게이트 전극(27a)을 마스크로 이용한 저농도 불순물 이온주입공정으로 상기 제 1, 제 2 N형 웰(22)(22a)에는 제 1, 제 2 P형 저농도 불순물 영역(30)(30a)을 형성하고, 제 1, 제 2 P형 웰(23)(23a)에는 제 1, 제 2 N형 저농도 불순물 영역(31)(31a)을 형성한다. 이때, 상기 페리 영역(B)에서는 질화막(28) 때문에 산화막이 형성되지 않는다. 이때, 상기한 바와 같은 질화막(28)은 불순물 이온에 대한 확산 방지가 산화막보다 우수한 특성이 있다. 참고적으로 산화막은 전류의 누설을 방지한다는 점에서 질화막보다 우수한 특성을 갖고 있다.As shown in FIG. 2F, the photosensitive film PR 21 is removed. Subsequently, the entire surface of the substrate including the gate electrode 27a in the cell region A is heat treated to form a thermal oxide film 29. Subsequently, first and second P-type low concentration impurity regions 30 and 30a may be formed in the first and second N-type wells 22 and 22a by a low concentration impurity ion implantation process using the gate electrode 27a as a mask. The first and second N-type low concentration impurity regions 31 and 31a are formed in the first and second P-type wells 23 and 23a. At this time, in the ferry region B, no oxide film is formed due to the nitride film 28. In this case, the nitride film 28 as described above has superior characteristics to prevent diffusion of impurity ions from the oxide film. For reference, the oxide film has superior characteristics to that of the nitride film in preventing leakage of current.
도 2g에 나타낸 바와 같이, 상기 게이트 전극(27a)의 측면에 측벽 스페이서(32)를 형성한다(정확히 말하면 게이트 전극(27a) 측면에 형성된 질화막(28)과 산화막(29)의 측면에 측벽 스페이서(32)를 형성함).As shown in FIG. 2G, the sidewall spacers 32 are formed on the side surfaces of the gate electrode 27a (that is, the sidewall spacers are formed on the side surfaces of the nitride film 28 and the oxide film 29 formed on the side surface of the gate electrode 27a). 32).
도 2h에 나타낸 바와 같이, 상기 게이트 전극(27a) 및 측벽 스페이서(32)를 포함한 기판 전면에 감광막(PR22)을 도포한다음 노광 및 현상공정으로 페리 영역(B)의 감광막(PR22)이 제거되도록 선택적으로 패터닝한다. 이어서, 상기 게이트 전극(27a) 및 측벽 스페이서(32)를 마스크로 이용한 고농도 불순물 이온 주입공정을 실시한다. 이때, 상기 제 2 N형 웰(22a)에는 P형 불순물 이온을 주입하고, 제 2 P형 웰(23a)에는 N형 불순물 이온을 주입한다. 이때, 상기한 바와 같은 질화막(28)이 고농도 불순물 이온주입공정시 이온주입깊이(투사범위(Rp(projection range))를 감소시킨다.Also, the photoresist (PR 22) of the gate electrode (27a) and applying a sidewall spacer photoresist (PR 22) over the entire surface of the substrate, including 32 in the following exposure and development process Perry region (B) as shown in 2h the Selectively pattern to be removed. Subsequently, a high concentration impurity ion implantation process using the gate electrode 27a and the sidewall spacers 32 as a mask is performed. At this time, P-type impurity ions are implanted into the second N-type well 22a, and N-type impurity ions are implanted into the second P-type well 23a. At this time, the nitride film 28 as described above reduces the ion implantation depth (projection range) during the high concentration impurity ion implantation process.
도 2i에 나타낸 바와 같이, 상기 감광막(PR22)을 제거한다음 상기 반도체기판(21)을 열처리하여 상기 페리 영역(B)의 제 2 N형 웰(22a) 및 제 2 P형 웰(23a)에 주입된 고농도 P형 및 N형 불순물 이온을 확산시켜 상기 페리 영역(B)의 상기 제 2 N형 웰(22a)에는 고농도 P형 불순물 영역(33)을 형성하고, 제 2 P형 웰(23a)에는 고농도 N형 불순물 영역(34)을 형성한다. 이때, 상기 고농도 P형 불순물 영역(33)과 고농도 N형 불순물 영역(34)은 페리 영역(B)에서의 소오스/드레인 영역을 형성한 것이다.As shown in FIG. 2I, the photoresist film PR 22 is removed and then the semiconductor substrate 21 is heat-treated to form the second N-type well 22a and the second P-type well 23a of the ferry region B. As shown in FIG. The implanted high concentration P-type and N-type impurity ions are diffused to form a high concentration P-type impurity region 33 in the second N-type well 22a of the ferry region B, and the second P-type well 23a In the high concentration N-type impurity region 34 is formed. In this case, the high concentration P-type impurity region 33 and the high concentration N-type impurity region 34 form a source / drain region in the ferry region B.
도 2j에 나타낸 바와 같이, 상기 게이트 전극(27a) 및 측벽 스페이서(32)를 포함한 기판 전면에 감광막(PR23)을 도포한다음 노광 및 현상공정으로 셀 영역(A)에만 남도록 상기 감광막(PR23)을 패터닝한다. 이어서, 상기 페리 영역(B)의 상기 게이트 전극(27a) 및 측벽 스페이서(32) 상측 및 양측의 질화막(28)과 게이트 산화막(26)을 제거한다. 계속해서, 상기 페리 영역(B)의 상기 게이트 전극(27a)을 포함한 기판 전면에 고융점 금속을 형성한다음 열처리하여 상기 게이트 전극(27a)의 상측면 및 상기 고농도 P형 불순물 영역(33)과 고농도 N형 불순물 영역(34)상측에 실리사이드(35)를 형성한다. 이어서, 도면상에 도시하지는 않았지만, 상기 감광막(PR23)을 제거한다.As shown in FIG. 2J, the photoresist film PR 23 is coated on the entire surface of the substrate including the gate electrode 27a and the sidewall spacers 32, and the photoresist film PR 23 remains only in the cell region A by an exposure and development process. Pattern). Subsequently, the nitride film 28 and the gate oxide film 26 on the gate electrode 27a and the sidewall spacer 32 and both sides of the ferry region B are removed. Subsequently, a high melting point metal is formed on the entire surface of the substrate including the gate electrode 27a of the ferry region B, and then heat-treated to form an upper surface of the gate electrode 27a and the high concentration P-type impurity region 33. The silicide 35 is formed on the high concentration N-type impurity region 34. Next, although not shown in the drawing, the photosensitive film PR 23 is removed.
이와 같은 본 발명 반도체소자의 제조공정중 셀 영역(A)은 셀 영역뿐만 아니라 셀 영역과 코아(Core) 영역의 경계 부분에서의 공정을 도시한 것이다.The cell region A in the manufacturing process of the semiconductor device of the present invention as described above shows a process at the boundary between the cell region and the core region as well as the cell region.
본 발명에 따른 반도체소자의 제조방법에 있어서는 다음과 같은 효과가 있다.The manufacturing method of the semiconductor device according to the present invention has the following effects.
첫째, 페리 영역에서 소오스/드레인 영역을 형성하기 위한 고농도 불순물 이온주입후 확산을 위한 열처리공정시 기판의 표면에 형성된 질화막이 고농도 불순물 이온의 외확산(out diffusion)을 방지하므로 기판의 불순물 농도가 저농도가 되는 현상을 방지하여 임베디드 디램의 페리 영역의 특성중 하나인 전송속도 면에서 신뢰도 높은 반도체소자를 제공할 수 있다.First, since the nitride film formed on the surface of the substrate prevents out-diffusion of high concentration impurity ions during the heat treatment process for diffusion after implanting high concentration impurity ions to form source / drain regions in the ferry region, the impurity concentration of the substrate is low. It is possible to provide a semiconductor device with high reliability in terms of transmission speed, which is one of the characteristics of the ferry region of the embedded DRAM.
둘째, 측벽 스페이서를 형성하기 전까지의 각종 산화공정시 게이트 전극내의 그레인 바운더리(Grain Boundary)로의 산소 이온 확산(침투)을 방지할 수 있어 실리사이드와 산소이온과의 결합을 방지할 수 있어 실리사이드 표면에 산화물이 형성되기 때문에 발생하는 저항을 감소시킬 수 있다.Second, it is possible to prevent oxygen ion diffusion (penetration) into the grain boundary in the gate electrode in various oxidation processes until the sidewall spacers are formed, thereby preventing the bonding of silicide and oxygen ions to prevent oxides on the silicide surface. Since it is formed, the resistance generated can be reduced.
Claims (5)
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Family Applications (1)
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1998
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| KR19990084441A (en) | 1999-12-06 |
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